JPH07283336A - チップキャリア - Google Patents
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Abstract
用でき、従来のBGAより放熱性・接続信頼性の高い、
新規なBGA型のチップキャリアを提供する。 【構成】チップ搭載用金属板の表面に、搭載部を除く形
状に設けられた絶縁性シートを介して、所定の導体パタ
ーンよりなるリードが、半導体集積回路素子と接続され
る多数の始端より略放射状に外側に延びており、それら
の末端が前記絶縁性基材の表面に略マトリクス状に配置
されており、個々の前記末端には、外部回路との接続用
の球状パッドが設けられている。
Description
(以下、チップと称する)を搭載し、外部回路に接続す
るために用いるチップキャリアに関する。詳しくは、ボ
ール・グリッド・アレイ型(Ball Grid Array …以下、
BGAと称する)の半導体パッケージ向けのチップキャ
リアに関する。
部回路に接続するための代表的な装置として、クワッド
・フラット・パッケージ(Quad Flat Package …以下、
QFPと称する)がある。
ードフレームのインナー・リードとをワイヤボンディン
グ等により接続し、チップを含む領域を樹脂にてモール
ドしてパッケージとし、その四辺からリードフレームの
アウター・リードを引き出し、前記リードをガルウィン
グ状に形成し、外部回路と接続する方式の半導体パッケ
ージであり、最も広く普及している。(図3参照)
GA型の半導体パッケージが普及しつつある。
報に例示されるような、外部回路に直接的表面取付けが
できるリードレス・チップキャリヤに関するものであ
り、 複数のワイヤボンドパッド51によって取り囲まれたダ
イボンディング部位を有する上方のボンディング面。
(図5(a) 参照) 前記上方のボンディング面に対向し、内側のはんだパ
ッド52配列を含む下方のはんだ付け面。(図5(b) 参
照) 前記はんだパッド52の一部を前記ワイヤボンドパッド
51の一部に電気的に結合する手段53。(図5(c) 参照) 前記内側のはんだパッド52を取り囲んでいる前記下方
のはんだ付け面の絶縁性周辺部位54。(図5(c) 参照) を具えることを特徴とする。(図5参照)
として、上記はんだパッドの代わりに金属ピンを立てた
構造で、プリント配線板に予め形成したスルーホールに
挿入してはんだ付けすることで固定する、いわゆるピン
・グリッド・アレイ型(PinGrid Array…以下、PGA
と称する)の半導体パッケージがある。(図4参照)
数およびリードの本数が9個についての場合で説明を簡
略化している。
装密度の向上にあり、QFPを取り付けるのに必要な外
部回路基板の実質的面積よりも、BGAを取り付けるの
に必要な前記面積が大幅に小さくなる点にある。
プリント配線板用の銅張積層板(エポキシ樹脂等からな
る絶縁性基材の両面または片面に、銅箔を貼り合わせた
もの)をベース材料(上記)とし、これをフォトエッ
チング法等の方法で加工して、チップ搭載部と配線部
(上記と)を形成している。
料として銅張積層板を使用したBGA型の半導体装置で
は、広く一般的に使われているQFP型の半導体パッケ
ージ用の製造設備がそのまま使用できないため、BGA
向けの製造設備が新たに必要となる。
ント配線板(外部回路)に接続する際、230〜260
℃程度に加熱してはんだボール(パッド)を溶融させる
必要があり、この時の熱で半導体パッケージとプリント
配線板(外部回路)の両方に反りが発生することによ
り、ボール状に形成した半導体装置上の端子(はんだパ
ッド)とプリント配線板上に形成したパッドとの間に隙
間が発生してしまうため、端子数がおよそ300ピンを
越えるチップを搭載する場合には、全てのピンを安定し
て接続することが難しい。
場合も、上記ベース材料として樹脂を基本とする従来の
BGAでは、放熱性・接続信頼性の点で満足のいくもの
ではない。
のものや、発熱量の大きいチップを使用する場合には、
接続信頼性を向上させるために、PGA型の半導体パッ
ケージに加工してチップを搭載することになるので、半
導体装置自体が高価になってしまうという問題がある。
く使用されているQFP型の半導体装置の製造設備をそ
のまま使用でき、PGA型の半導体装置より安価で、従
来のBGA型の半導体装置より放熱性・接続信頼性の高
い、新規なBGA型の半導体装置を達成するようなチッ
プキャリアを提供することを目的とする。
は、半導体集積回路の搭載用金属板の表面に、前記搭載
部を除く形状に設けられた絶縁性シートを介して、所定
の導体パターンよりなるリードが配置されてなるチップ
キャリアであって、前記リードが、半導体集積回路素子
と接続される多数の始端より略放射状に外側に延びてお
り、それらの末端が前記絶縁性基材の表面に略マトリク
ス状に配置されており、個々の前記末端には、外部回路
との接続用の球状パッドが設けられていることを特徴と
する。
体パターンよりなるリードが配置された構成)とする理
由は、前記リードの一例を示す平面図(図2)からわか
るように、各リードの末端が略マトリクス状に配置され
ており、各リードが独立しているため、単層の金属板の
みを用いては成形できないので、絶縁性シートによって
各リードを支持する必要があるためである。
端部のみが露出するように、略マトリクス状に開口が存
在する絶縁性シートが、前記リードの表面に積層され、
前記開口部に外部回路との接続用の球状パッドが設けら
れた構成であることを特徴とする。
状パッドとして、錫,錫−鉛合金,金とこれらの金属を
主成分とする合金のうち、2種以上の金属を積層した構
成のものを用い、前記末端部側に金を含む合金を配置
し、外側に錫または錫−鉛合金を配置したことを特徴と
する。
ンの末端部が、対応する箇所の前記絶縁性基材と10μ
m以上の間隔を隔てていることを特徴とする。
(帯状のフレーム材料に、モジュールが4つまたは5つ
ある構成)として、この状態でチップの搭載からパッケ
ージングまでが行なえるようになり、また、従来のBG
Aと異なり、配線パターンであるリード自体が剛性を有
する厚さであり、リードが主体な構成であるため、既存
のQFPの製造設備がそのまま適用でき、BGA型の半
導体パッケージが製造できる。
性シートを介して形成したことにより、導体パターンの
電気特性(インピーダンス・インダクタンス等)を改善
することも可能となる。
ることにより、チップからの発熱を直接金属部で放散で
きるようになり、放熱特性も向上する。
んだパッドを用いると、外部回路との接続が確実となる
が、加熱・加圧によるボールの溶融に起因する隣合う配
線との短絡の問題が、前記パッドの層構成を改善したこ
とと、前記パッドの形成部に対応した開口を有する絶縁
性シートを介したことで改善される。
絶縁性基材と10μm以上の間隔を隔てていることによ
り、外部回路との接続の際の反り等に起因する接続部の
凹凸を吸収することが可能になる。
ケル合金の条(YEF−42(商品名);日立金属
(株)製)をリード材料とし、前記材料を70℃に加熱
したアルカリ脱脂液(エークスリーン(商品名);奥野
製薬(株)製を水に溶解させたもの)に10分間浸漬
し、約50℃の湯で攪拌しながら2分間洗浄し、さらに
約20℃の水に2分間浸漬し、水を交換して再び2分間
浸漬した。
30〜60秒間浸漬し、その後、約20℃の水に1分間
浸漬し、別の槽に溜めておいた約20℃の純水に1分間
浸漬して取り出した後、乾燥空気を吹きつけて表面の水
滴を完全に除去した。
オーブンに入れ、10分後に取り出し、すぐにデシケー
タに入れて温度が30℃以下になるまでそのまま放置し
た。
形成) 前記材料を、約60分後、デシケータから取り出し、塗
布・乾燥後の膜厚が約10μmになるように、ネガ型液
状レジスト(PMER N−HC40(商品名);東京
応化(株)製)をディップコータで表面に塗布した。約
70℃のオーブンに30分間入れて、表面に塗布したレ
ジストがベトつかなくなるまで乾燥させた。
合わせ、両面露光機(HMW532D(商品名);オー
ク(株)製)にセットして、紫外線を約100mJ/cm2照
射して、被照射部のレジストを現像液に不溶な状態に変
化させた。
パターンであり、チップと接続される多数の始端より略
放射状に外側に延びており、それらの末端が略マトリク
ス状に配置されており、必要に応じて、前記末端部が、
他の導体部より幅が広く、円形または多角形もしくはこ
れに類似する形状となるようにパターニングする。
に浸漬し、10秒に1〜2回の割合で揺動しながら2分
後に取り出し、現像液が表面に残らなくなるまで水で洗
浄した。さらに、純水で洗浄し、約40℃の乾燥空気を
吹きつけて水分を完全に飛ばし、表面を乾燥させた。そ
の後、前記材料を、予め110℃に加熱しておいたオー
ブンに入れ、エッチング液で剥離したり溶解したりしな
いようにレジストを十分に硬化させた。
成形) 前記材料に、50℃の塩化第二鉄をスプレーで吹きつ
け、レジストで覆われていない部分の鉄−ニッケル合金
を腐食させて除去した。材料表面に付着した塩化第二鉄
液を良く落としてから、約30℃の水をスプレーで吹き
つけて塩化第二鉄液を完全に洗い流した。次いで、乾燥
空気を吹きつけて表面に付着した水分を飛ばした後、5
0℃に加熱した水酸化ナトリウム5%溶液に約2分間浸
漬し、レジストを膨潤させて除去し、30℃の水で良く
洗浄して乾燥させた。以上、(1) 〜(3) の工程により、
例えば図2に示すようなリード部材20を得た。
20mmを除いた部分を絞り加工して、深さ約0.7mmの
窪みを形成し、チップ搭載部とした。
となる厚さ60μmのエポキシ系接着シート(YEF−
040(商品名);三菱油化(株)製)を重ね、約10
0℃の熱板で2〜5kg/cm2 の圧力を約10秒間加え
て、チップ搭載部と絶縁性基材とを貼り合せ、チップ搭
載用金属板11を得た。(図1参照)
材)を任意のパターン状とすることによって、後工程に
おいて、リード部材と積層した場合に、リード・パター
ンの末端部の接続用パッド部分がチップ搭載用金属板と
離間(シートの厚さ分)した構成とすることができる。
照) チップ搭載用金属板11に設けられた絶縁性基材(接着シ
ート)12側の面に、リード部材20を位置合わせして重
ね、そのまま2〜5kg/cm2 の圧力を加えながら、18
0℃に加熱し、両者を貼り合わせた。約30分後、冷却
して取り出した。
体部とを電気的に接続させることが必要な箇所には、予
め接続用の穴30を形成しておいた。両者の貼り合わせ
後、この穴30に銅粉を含む導電ペースト(NF2000
(商品名);タツタ電線(株)製)を充填し、150℃
で30分間加熱してペーストを硬化させた。
縁性樹脂(プロビマー52(商品名);チバガイギー
製)を、リード部材20のある面に塗布し、そのまま室温
で乾燥させた。
中に含まれる溶剤を揮発させ、表面に塗布したレジスト
がベトつかなくなるまで乾燥させた。
末端部に対応するパターンマスクを重ね合わせ、両面露
光機(HMW532D(商品名);オーク(株)製)に
セットして、紫外線を約7000mJ/cm2 照射して、
被照射部の樹脂を現像液に不溶な状態に変化させた。次
いで、現像処理によって、紫外線の当たらなかった部分
の樹脂を溶解させて除去した。140℃で30分間加熱
して樹脂を完全に硬化させた。
んだクリーム(SQ−10320SHZ(商品名);
(株)タムラ製作所製)を塗布し、IRリフロー装置
(RF−330(商品名);日本パルス技研(株)製)
で230℃、約1分間加熱してはんだクリームを溶融さ
せた。このまま冷却し洗浄することによって、球状のは
んだパッド40をリード部材20の導体パターンの外部端子
上に形成した。
とも任意である。例えば、錫,錫−鉛合金,金とこれら
の金属を主成分とする合金のうち、2種以上の金属を積
層した構成とし、前記末端部側に金を含む合金のような
高融点の金属を配置し、外側に錫または錫−鉛合金を配
置することで、外側のはんだは接続に寄与し、内側のは
んだは接続の際の加熱・加圧によってもつぶれない剛性
を有するものであり、隣り合うリードとの短絡が防止さ
れる。
(チップ搭載箇所)に銀ペースト(CRN−1022
(商品名);住友ベークライト(株)製)を塗布し、チ
ップを乗せ、200℃で30分間加熱することにより、
銀ペーストを硬化してチップを固定させた。これらの一
連の操作はダイボンディング装置で行った。
イヤーボンダを用いて直径30μmの金線で行った。ま
た、チップ上のグランド電極は、チップ搭載用金属板11
の導体部と接続させた。
ワイヤーボンディングによる方法に限定する必要はな
く、導電ペーストによる方法やバンプを使用する方式で
も良い。
樹脂を任意の方法(例えば、ディスペンサやトランスフ
ァ・モールド)で塗布し、180℃で30分間加熱して
樹脂を硬化させ、その後、フレームとの接続部を金型で
切断して半導体パッケージを得た。
まま使用でき、PGA型の半導体装置より安価で、既存
のBGA型の半導体装置より放熱性・接続信頼性の高
い、新規なBGA型の半導体装置を達成するようなチッ
プキャリアが提供された。
の一例を示す平面図。
図。
Claims (4)
- 【請求項1】半導体集積回路の搭載用金属板の表面に、
前記搭載部を除く形状に設けられた絶縁性シートを介し
て、所定の導体パターンよりなるリードが配置されてな
るチップキャリアであって、 前記リードが、半導体集積回路素子と接続される多数の
始端より略放射状に外側に延びており、それらの末端が
前記絶縁性基材の表面に略マトリクス状に配置されてお
り、個々の前記末端には、外部回路との接続用の球状パ
ッドが設けられていることを特徴とするチップキャリ
ア。 - 【請求項2】前記リードの末端部のみが露出するよう
に、略マトリクス状に開口が存在する絶縁性シートが、
前記リードの表面に積層され、前記開口部に外部回路と
の接続用パッドが設けられた構成の請求項1または請求
項2に記載のチップキャリア。 - 【請求項3】前記接続用の球状パッドとして、錫,錫−
鉛合金,金とこれらの金属を主成分とする合金のうち、
2種以上の金属を積層した構成のものを用い、前記末端
部側に金を含む合金を配置し、外側に錫または錫−鉛合
金を配置したことを特徴とする請求項1〜請求項3の何
れかに記載のチップキャリア。 - 【請求項4】前記導体パターンの末端部が、対応する箇
所の前記絶縁性基材と10μm以上の間隔を隔てている
ことを特徴とする請求項1〜請求項4の何れかに記載の
チップキャリア。
Priority Applications (1)
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---|---|---|---|
JP6715494A JP3617072B2 (ja) | 1994-04-05 | 1994-04-05 | チップキャリア |
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JP6715494A JP3617072B2 (ja) | 1994-04-05 | 1994-04-05 | チップキャリア |
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Publication Number | Publication Date |
---|---|
JPH07283336A true JPH07283336A (ja) | 1995-10-27 |
JP3617072B2 JP3617072B2 (ja) | 2005-02-02 |
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ID=13336708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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JP (1) | JP3617072B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11191602A (ja) * | 1997-12-26 | 1999-07-13 | Nec Corp | 半導体装置とその製造方法 |
JPH11284092A (ja) * | 1998-03-27 | 1999-10-15 | Mitsui High Tec Inc | 半導体装置 |
EP1079433A2 (en) * | 1999-08-27 | 2001-02-28 | Texas Instruments Incorporated | Ball grid array package having two ground levels |
WO2002045164A3 (en) * | 2000-12-01 | 2003-03-27 | Broadcom Corp | Thermally and electrically enhanced ball grid array packaging |
US6559536B1 (en) | 1999-12-13 | 2003-05-06 | Fujitsu Limited | Semiconductor device having a heat spreading plate |
US6876553B2 (en) | 2002-03-21 | 2005-04-05 | Broadcom Corporation | Enhanced die-up ball grid array package with two substrates |
US6879039B2 (en) | 2001-12-18 | 2005-04-12 | Broadcom Corporation | Ball grid array package substrates and method of making the same |
US7239024B2 (en) * | 2003-04-04 | 2007-07-03 | Thomas Joel Massingill | Semiconductor package with recess for die |
WO2008073084A1 (en) * | 2006-12-12 | 2008-06-19 | Agere Systems, Inc. | An integrated circuit package and a method for dissipating heat in an integrated circuit package |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6286848A (ja) * | 1985-10-14 | 1987-04-21 | Matsushita Electric Works Ltd | チツプキヤリア |
JPS63307762A (ja) * | 1987-06-09 | 1988-12-15 | Mitsubishi Electric Corp | 半導体装置 |
JPH0358455A (ja) * | 1989-07-26 | 1991-03-13 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH03297152A (ja) * | 1990-04-16 | 1991-12-27 | Hitachi Chem Co Ltd | 半導体装置の製造法 |
JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
JPH05144980A (ja) * | 1991-11-25 | 1993-06-11 | Sumitomo Bakelite Co Ltd | 半導体搭載用基板の製造方法 |
JPH05218228A (ja) * | 1992-02-04 | 1993-08-27 | Ibiden Co Ltd | 電子部品搭載用基板 |
JPH0645401A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | 半導体装置用パッケージ |
-
1994
- 1994-04-05 JP JP6715494A patent/JP3617072B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6286848A (ja) * | 1985-10-14 | 1987-04-21 | Matsushita Electric Works Ltd | チツプキヤリア |
JPS63307762A (ja) * | 1987-06-09 | 1988-12-15 | Mitsubishi Electric Corp | 半導体装置 |
JPH0358455A (ja) * | 1989-07-26 | 1991-03-13 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH03297152A (ja) * | 1990-04-16 | 1991-12-27 | Hitachi Chem Co Ltd | 半導体装置の製造法 |
JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
JPH05144980A (ja) * | 1991-11-25 | 1993-06-11 | Sumitomo Bakelite Co Ltd | 半導体搭載用基板の製造方法 |
JPH05218228A (ja) * | 1992-02-04 | 1993-08-27 | Ibiden Co Ltd | 電子部品搭載用基板 |
JPH0645401A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | 半導体装置用パッケージ |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11191602A (ja) * | 1997-12-26 | 1999-07-13 | Nec Corp | 半導体装置とその製造方法 |
US6111311A (en) * | 1997-12-26 | 2000-08-29 | Nec Corporation | Semiconductor device and method of forming the same |
JPH11284092A (ja) * | 1998-03-27 | 1999-10-15 | Mitsui High Tec Inc | 半導体装置 |
EP1079433A3 (en) * | 1999-08-27 | 2004-03-03 | Texas Instruments Incorporated | Ball grid array package having two ground levels |
EP1079433A2 (en) * | 1999-08-27 | 2001-02-28 | Texas Instruments Incorporated | Ball grid array package having two ground levels |
US6559536B1 (en) | 1999-12-13 | 2003-05-06 | Fujitsu Limited | Semiconductor device having a heat spreading plate |
US6796024B2 (en) | 1999-12-13 | 2004-09-28 | Fujitsu Limited | Method for making semiconductor device |
WO2002045164A3 (en) * | 2000-12-01 | 2003-03-27 | Broadcom Corp | Thermally and electrically enhanced ball grid array packaging |
US6879039B2 (en) | 2001-12-18 | 2005-04-12 | Broadcom Corporation | Ball grid array package substrates and method of making the same |
US6876553B2 (en) | 2002-03-21 | 2005-04-05 | Broadcom Corporation | Enhanced die-up ball grid array package with two substrates |
US7239024B2 (en) * | 2003-04-04 | 2007-07-03 | Thomas Joel Massingill | Semiconductor package with recess for die |
WO2008073084A1 (en) * | 2006-12-12 | 2008-06-19 | Agere Systems, Inc. | An integrated circuit package and a method for dissipating heat in an integrated circuit package |
US8859333B2 (en) | 2006-12-12 | 2014-10-14 | Lsi Corporation | Integrated circuit package and a method for dissipating heat in an integrated circuit package |
Also Published As
Publication number | Publication date |
---|---|
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