JPH1167953A - 半導体装置 - Google Patents

半導体装置

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JPH1167953A
JPH1167953A JP22809797A JP22809797A JPH1167953A JP H1167953 A JPH1167953 A JP H1167953A JP 22809797 A JP22809797 A JP 22809797A JP 22809797 A JP22809797 A JP 22809797A JP H1167953 A JPH1167953 A JP H1167953A
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electrodes
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Abstract

(57)【要約】 【課題】 PBGA41は、吸湿し、この吸湿した状態
で実装するために加熱炉で加熱すると、吸湿した水分が
気化膨張し、応力が発生する。この応力によって密着力
の弱い回路基板25上の接続電極19と、封止樹脂33
との界面で剥離が発生する。この剥離により、ボンディ
ングワイヤ31の切れや、接合部からの剥離が発生す
る。 【解決手段】 接続電極19とこの接続電極19に接続
するボンディングワイヤ31が、熱可塑性ポリエーテル
アミド37で被覆されている。接続電極19が、熱可塑
性ポリエーテルアミド37で被覆されることにより、接
続電極19と、封止樹脂33の密着強度が強まり、PB
GA41が吸湿した状態で加熱しても、接続電極19
と、封止樹脂33との界面で剥離することはない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は回路基板に半導体チ
ップを実装し、その半導体チップを樹脂封止してなる半
導体装置に関するもので、さらに詳しくは、半田バンプ
付き半導体装置に関するものである。
【0002】
【従来の技術】近年、電子回路の高機能化に伴い、多数
の電極端子を有する半導体装置が開発されている。その
代表的なものとして、表面実装形多端子パッケージであ
るプラスチック・ボールグリッドアレイ(Plastic Ball
Grid Array :以下PBGAと記載する)がある。
【0003】図7は従来技術のPBGAを示す断面図で
あり、図8は従来技術のPBGAを示す平面図である。
以下に、図7および図8を用いて、従来技術のPBGA
の構造について説明する。
【0004】図7および図8に示すように、半導体チッ
プ29は、回路基板25上面のダイアタッチパターン1
7の上に、接着剤27を用いて固定されている。回路基
板25は、樹脂基板11の上下両面に厚さ18μmの銅
箔をエッチングして形成されたパターンを有し、そのパ
ターンがソルダーレジスト23によって覆われている。
【0005】このダイアタッチパターン17は、回路基
板25の中央に位置し、半導体チップ29の電源グラン
ドと、半導体チップ29の発熱を放散させる役割を兼ね
ている。
【0006】ダイアタッチパターン17の領域内には、
サーマルビアホール15が複数個設けられている。サー
マルビアホール15は、ダイアタッチパターン17で受
けた半導体チップ29の熱を回路基板25の下面側へ逃
がす役割と、ダイアタッチパターン17と回路基板25
の下面側のパッド電極21とを電気的に接続する役割と
を兼ねている。
【0007】半導体チップ29の電極と回路基板25上
の接続電極19は、ボンディングワイヤ31で電気的に
接続されている。このときボンディングワイヤ31は、
電気特性が良好で、かつ接続電極19との密着性が良好
な、直径0.03mm前後の金線が、用いられる。
【0008】接続電極19とパッド電極21は、スルー
ホール13を介して、電気的に接続されている。
【0009】半導体チップ29およびボンディングワイ
ヤ31は、遮蔽と保護のため、封止樹脂33で樹脂封止
される。封止樹脂33は、熱硬化性樹脂のエポキシ系樹
脂が用いられている。
【0010】さらに、回路基板25の下面側のパッド電
極21には、半田バンプ35を有する。半田バンプ35
には、すずと鉛の比率が約6:4の組成の半田を用い
る。なお半田バンプ35は、図示しないPBGA41を
実装するマザーボード基板の電極パターン上に実装され
る。よってPBGA41とマザーボード基板が電気的に
接続される。
【0011】つぎに回路基板25の製造方法を説明す
る。図9〜図12は、従来技術の回路基板25の製造工
程を示す図である。図9から図11は、従来技術の回路
基板25の製造工程を示す要部断面図であり、図12
は、従来技術の回路基板25の製造工程を示す平面図で
ある。
【0012】図9に記すように、樹脂基板11は四角形
で板厚が0.2mm程度のビスマレミイミド―トリアジ
ン系樹脂からなり、その上下両面に厚さ18μm程度の
銅箔が設けられている。その樹脂基板11には、複数の
スルーホール13と半導体チップ29の放熱のためのサ
ーマルビアホール15が、切削ドリル加工によって設け
られる。スルーホール13とサーマルビアホール15と
の壁面を含む基板面を洗浄した後、樹脂基板11の全表
面には、無電解銅メッキおよび電解銅メッキにより銅メ
ッキ層45が設けられる。その銅メッキ層45はスルー
ホール13とサーマルビアホール15の内まで施され
る。
【0013】つぎに樹脂基板11の上下両面に感光性ド
ライフィルム(図示せず)を張り付け、露光現像してエ
ッチングレジスト膜を形成させる。その後、エッチング
液を樹脂基板11の上下両面に吹き付け、エッチングレ
ジスト膜のない露出した銅メッキ層を除去する。このエ
ッチング後、残ったエッチングレジスト膜を除去する。
この工程によって、図10および図12に示すように、
樹脂基板11の上面側には、半導体チップ29のダイア
タッチパターン17およびワイヤーボンディング用の接
続電極19を、下面側には半田バンプを形成するための
パッド電極21が設けられる。なおダイアタッチパター
ン17とパッド電極21は、サーマルビアホール15を
介して、また接続電極19とパッド電極21はスルーホ
ール13を介して接続されている。
【0014】さらに、樹脂基板11の銅メッキ層45の
両面にメッキレジストをラミネートし、露光現像を行う
ことによって、ソルダーレジスト23を設け、ダイアタ
ッチパターン17、接続電極19、パッド電極21に
は、ソルダーレジスト23の開口部を設ける。
【0015】つぎに図11に示すように、樹脂基板11
の上下両面のソルダーレジスト23から露出している電
極の銅メッキ層の表面に、2μm〜5μm程度のニッケ
ルメッキ層47を設ける。
【0016】最後にニッケルメッキ層47の上にボンデ
ィングワイヤーと導通性の優れた厚さ0.3μm〜0.
7μm程度の金メッキ層49を設ける。これで図12に
示すように、回路基板25が完成される。
【0017】つぎに以上説明したPBGA構造を得るた
めの製造方法を、図7と図8を用いて説明する。
【0018】回路基板25のダイアタッチパターン17
の上に、接着剤27を塗布し、その上に半導体チップ2
9をのせ、接着剤27が硬化するまで乾燥させる。これ
で半導体チップ29は、回路基板25上に固定される。
【0019】つぎに半導体チップ29の電極と、回路基
板25上の接続電極19をボンディングワイヤ31で電
気的に接続する。
【0020】つぎに半導体チップ29およびボンディン
グワイヤ31は、封止樹脂33で、トランスファモール
ドにより封止される。
【0021】つぎに回路基板25の下面側のパッド電極
21に、直径0.6mmから0.8mmの半田ボールを
供給し、加熱炉で加熱することによって、半田バンプ3
5が設けられる。これでPBGA41が完成する。
【0022】
【発明が解決しようとする課題】PBGAは、表面実装
可能で半田バンプのピッチを微細化せずに多ピンに対応
でき、一括加熱による実装のため、高歩留まりであると
いう利点がある。
【0023】しかし前述した従来技術におけるPBGA
には、以下に記載するような問題点がある。一般にPB
GA41は保管中に程度の差はあれ、回路基板25、封
止樹脂33より吸湿する。この状態でPBGA41をマ
ザーボード基板に実装するために、加熱炉で加熱する
と、吸湿した水分が気化膨張し、応力が発生する。この
応力によって、密着力の弱い回路基板25上の接続電極
19と、封止樹脂33との界面で剥離が発生する。
【0024】接続電極の表面は、金メッキ処理が施され
ており、金は不活性金属であり、封止樹脂であるエポキ
シ系樹脂との密着力は非常に小さいため、剥離が発生す
る。
【0025】この剥離によってボンディングワイヤ31
の切れや、接合部からの剥離が発生し、半導体装置の信
頼性を損なってきた。
【0026】〔発明の目的〕本発明の目的は、上記の課
題を解決して、PBGAが吸湿した状態で加熱しても、
回路基板上の接続電極と封止樹脂との界面で剥離せず、
信頼性の高い半導体装置を提供することである。
【0027】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体装置は、下記記載の構成を採
用する。
【0028】本発明の半導体装置は、回路基板と半導体
チップを備えるプラスチック・ボールグリッドアレイで
あって、半導体チップは回路基板の一方の面に搭載し、
回路基板の一方の面に接着剤を用いて半導体チップを搭
載するためのダイアタッチパターンと、半導体チップの
電極とボンディングワイヤで接続する接続電極とを有
し、回路基板の他方の面にマザーボードと接続するため
の半田バンプを設けるパッド電極を有し、回路基板は接
続電極とパッド電極とを電気的に接続するためのスルー
ホールを有し、半導体チップとボンディングワイヤとを
被覆するように設ける封止樹脂と、回路基板の接続電極
とこの接続電極に接続するボンディングワイヤとを被覆
するように設ける熱可塑性樹脂とを有することを特徴と
するものである。
【0029】本発明の半導体装置は、回路基板と半導体
チップを備えるプラスチック・ボールグリッドアレイで
あって、半導体チップは回路基板の一方の面に搭載し、
回路基板の一方の面に接着剤を用いて半導体チップを搭
載するためのダイアタッチパターンと、半導体チップの
電極とボンディングワイヤで接続する接続電極とを有
し、回路基板の他方の面にマザーボードと接続するため
の半田バンプを設けるパッド電極を有し、回路基板は接
続電極とパッド電極とを電気的に接続するためのスルー
ホールを有し、半導体チップとボンディングワイヤとを
被覆するように設ける封止樹脂と、回路基板の接続電極
とこの接続電極に接続するボンディングワイヤとを被覆
するように設ける熱可塑性ポリエーテルアミドとを有す
ることを特徴とするものである。
【0030】本発明の半導体装置は、回路基板と半導体
チップを備えるプラスチック・ボールグリッドアレイで
あって、半導体チップは回路基板の一方の面に搭載し、
回路基板の一方の面に接着剤を用いて半導体チップを搭
載するためのダイアタッチパターンと、半導体チップの
電極とボンディングワイヤで接続する接続電極とを有
し、回路基板の他方の面にマザーボードと接続するため
の半田バンプを設けるパッド電極を有し、回路基板は接
続電極とパッド電極とを電気的に接続するためのスルー
ホールと、半導体チップの搭載面内に設け半導体チップ
の発熱を放散するためのサーマルビアホールを有し、半
導体チップとボンディングワイヤとを被覆するように設
ける封止樹脂と、回路基板の接続電極とこの接続電極に
接続するボンディングワイヤとを被覆するように設ける
熱可塑性樹脂とを有することを特徴とするものである。
【0031】本発明の半導体装置は、回路基板と半導体
チップを備えるプラスチック・ボールグリッドアレイで
あって、半導体チップは回路基板の一方の面に搭載し、
回路基板の一方の面に接着剤を用いて半導体チップを搭
載するためのダイアタッチパターンと、半導体チップの
電極とボンディングワイヤで接続する接続電極とを有
し、回路基板の他方の面にマザーボードと接続するため
の半田バンプを設けるパッド電極を有し、回路基板は接
続電極とパッド電極とを電気的に接続するためのスルー
ホールと、半導体チップの搭載面内に設け半導体チップ
の発熱を放散するためのサーマルビアホールを有し、半
導体チップとボンディングワイヤとを被覆するように設
ける封止樹脂と、回路基板の接続電極とこの接続電極に
接続するボンディングワイヤとを被覆するように設ける
熱可塑性ポリエーテルアミドとを有することを特徴とす
るものである。
【0032】〔作用〕本発明の半導体装置において、接
続電極とこの接続電極に接続するボンディングワイヤ
が、熱可塑性樹脂で被覆されている。
【0033】本発明の半導体装置において、接続電極と
この接続電極に接続するボンディングワイヤが、熱可塑
性ポリエーテルアミドで被覆されている。
【0034】接続電極の表面は、金メッキ処理が施され
ている。金メッキが施されている理由は、腐食防止のた
めで、さらには電気特性が優れているためである。しか
し金は不活性金属であり、封止樹脂であるエポキシ系樹
脂との密着力は、非常に小さい。
【0035】そこで本発明では、接続電極とこの接続電
極に接続するボンディングワイヤを被覆するように、熱
可塑性樹脂が塗布されている。
【0036】そこで本発明では、接続電極とこの接続電
極に接続するボンディングワイヤを被覆するように、熱
可塑性ポリエーテルアミドが塗布されている。
【0037】熱可塑性樹脂は、金属との密着力が大き
く、金との密着力も大きい。
【0038】熱可塑性ポリエーテルアミドは、可撓性が
あり、外部からの応力に対する緩和性が高い。また熱可
塑性ポリエーテルアミドは、耐湿性に優れている。
【0039】接続電極が、熱可塑性樹脂で被覆されるこ
とより、接続電極と封止樹脂の密着強度が強まり、PB
GAが吸湿した状態で加熱しても、接続電極と封止樹脂
の界面で剥離することはない。
【0040】接続電極が、熱可塑性ポリエーテルアミド
で被覆されることより、接続電極と封止樹脂の密着強度
が強まり、PBGAが吸湿した状態で加熱しても、接続
電極と封止樹脂の界面で剥離することはない。
【0041】
【発明の実施の形態】以下、図面を用いて本発明のPB
GAを実施するための最適な形態について説明する。図
1は、本発明の実施形態におけるPBGAの断面図であ
る。図2は、本発明の実施形態におけるPBGAの平面
図である。図1および図2を用いて、本発明のPBGA
の構造について説明する。図において、従来技術と同一
部材は同一符号で示す。
【0042】半導体チップ29は、回路基板25上面の
中央に配置されているダイアタッチパターン17の上
に、接着剤27を用いて固定されている。接着剤27の
層厚は60μmである。接着剤27には、エポキシ系の
導電性ペーストが用いられる。
【0043】回路基板25は、樹脂基板11の上下両面
に厚さ18μmの銅箔をエッチングして形成されたパタ
ーンを有し、そのパターンがソルダーレジスト23によ
って覆われている。このパターンのうち、ダイアタッチ
パターン17と、接続電極19と、パッド電極21の部
分は、ソルダーレジスト23が開口している。このため
ダイアタッチパターン17と、接続電極19と、パッド
電極21は、ソルダーレジスト23より露出している。
これらの膜構成は、18μmの銅箔上に5μmから15
μmのニッケルメッキ層を有し、さらにその上に0.3
μmから0.7μmの金メッキを有する。
【0044】樹脂基板11は、板厚0.2mmから0.
4mmのビスマレイミド―トリアジン系樹脂が用いられ
る。ソルダーレジスト23は、膜厚75μmのアクリル
系樹脂が用いられる。
【0045】樹脂基板11には、三菱瓦斯化学株式会社
のCCL−832(商品名)が、ソルダーレジスト23
には、日立化成工業株式会社のSR2300G(商品
名)が用いられる。
【0046】ダイアタッチパターン17の表面は、金メ
ッキ処理が施されている。金メッキが施されている理由
は、腐食防止のためで、さらには電気特性が優れている
ためである。しかし金は不活性金属であり、接着剤27
の主成分エポキシ系樹脂との密着力は、非常に小さい。
【0047】ダイアタッチパターン17と接着剤27の
密着強度を少しでも高めるために、ダイアタッチパター
ン17の面積を減少させ、接着剤27と樹脂基板11の
接触面積を大きくしている。このために、ダイアタッチ
パターンの形状としては、図2に示すような形状を採用
している。
【0048】ダイアタッチパターン17は、半導体チッ
プ29の電源グランドと、半導体チップ29の発熱を放
散させる役割を兼ねている。
【0049】ダイアタッチパターン17の領域内には、
直径0.3mmのサーマルビアホール15が複数個設け
られている。サーマルビアホール15内は、銅メッキが
施され、回路基板25の上下面が電気的に接続されてい
る。サーマルビアホール15は、ダイアタッチパターン
17で受けた半導体チップ29の熱を回路基板25の下
面側へ逃がす役割と、ダイアタッチパターン17と回路
基板25の下面側のパット電極21とを電気的に接続す
る役割とを兼ねている。
【0050】サーマルビアホール15は、半導体チップ
29の放熱効率を高めるため、半導体チップ29の搭載
した面内に設けることが望ましい。
【0051】半導体チップ29の電極と回路基板25上
の接続電極19は、ボンディングワイヤ31で電気的に
接続されている。このときボンディングワイヤ31は、
直径0.03mm前後の金線が用いられる。金線が用い
られる理由は、金は展延性が大きくて断線しにくく、不
活性で安定しているため、腐食しない。さらに、大気中
でも酸化することなく容易に真球ができるため、生産性
に優れているからである。
【0052】接続電極19とパッド電極21は、直径
0.3mmのスルーホール13を介して、電気的に接続
されている。
【0053】スルーホール13は、接続電極19よりパ
ターンが引き回され、回路基板25の外周に位置してい
る。
【0054】スルーホール13内は、銅メッキが施さ
れ、スルーホール13の上下面が電気的に接続されてい
る。
【0055】接続電極19とこの接続電極19に接続す
るボンディングワイヤ31を被覆するように、熱可塑性
ポリエーテルアミド37が塗布されている。この熱可塑
性ポリエーテルアミド37としては、日立化成工業株式
会社のHL―1200(商品名)が用いられる。
【0056】熱可塑性ポリエーテルアミド37の形成膜
厚は、10μm〜20μmであり、接続電極19の金メ
ッキ部をすべて覆うように塗布する。また熱可塑性ポリ
エーテルアミド37の成形膜は、接続電極19をひとつ
ひとつ断片的に塗布しても、接続電極19をすべてつな
げるように連続的に塗布してもよい。
【0057】半導体チップ29およびボンディングワイ
ヤ31は、遮蔽と保護のために、封止樹脂33で樹脂封
止される。封止樹脂33は、熱硬化性樹脂のエポキシ系
樹脂が用いられる。
【0058】さらに、回路基板25の下面側のパッド電
極21には、半田バンプ35を有する。半田バンプ35
は、半導体チップ29の電極がボンディングワイヤ31
と、接続電極19と、スルーホール13と、パッド電極
21を通して、PBGA41の外側に出た接続端子であ
る。半田バンプ35には、すずと鉛の比率が約6:4の
組成の半田を用いる。なお半田バンプ35は、図示しな
いPBGAを実装するマザーボード基板の電極パターン
上に実装される。よってPBGAとマザーボード基板が
電気的に接続される。
【0059】つぎに本発明のPBGA41における回路
基板25の製造方法を説明する。図3〜図6は、本発明
のPBGA41における回路基板25の製造工程を示す
図である。図3〜図5は、本発明のPBGA41におけ
る回路基板25の製造工程を示す断面図である。そして
図6は、本発明のPBGA41における回路基板25の
製造工程を示す平面図である。図3〜図6を用いて、回
路基板25の製造方法について説明する。
【0060】樹脂基板11は四角形で板厚が0.2mm
から0.4mmのビスマレイミド―トリアジン系樹脂よ
りなり、その上下両面に厚さ18μm程度の銅箔を有す
る。
【0061】図3に示すように、樹脂基板11には複数
個のスルーホール13とサーマルビアホール15が、切
削ドリル加工により設けられる。
【0062】スルーホール13とサーマルビアホール1
5との壁面を含む基板面を洗浄後、樹脂基板11の全表
面には、無電解銅メッキおよび電解銅メッキにより厚さ
12μm〜22μmの銅メッキ層45を設ける。銅メッ
キ層45は、スルーホール13とサーマルビアホール1
5の開口内面にも形成される。このときのメッキ処理条
件は、電流密度が57.8A/dm2 である。
【0063】つぎに樹脂基板11の上下両面に感光性ド
ライフィルムを張り付け、露光現像してエッチングレジ
スト膜を形成させる。その後、一般的なエッチング液で
ある塩化第二銅を樹脂基板11の上下両面に吹き付け、
エッチングレジスト膜のない露出した銅メッキ層を除去
する。この工程によって、図4に示すように、樹脂基板
11の上面側には、半導体チップ29のダイアタッチパ
ターン17およびワイヤーボンディング用の接続電極1
9を、下面側には半田バンプを形成するためのパット電
極21が形成される。なおダイパターン17とパッド電
極21は、サーマルビアホール15の開口面内の銅メッ
キ層45を介して、また接続電極19とパット電極21
はスルーホール13の開口面内の銅メッキ層45を介し
て接続されている。
【0064】さらに、樹脂基板11の銅メッキ層45の
両面にメッキレジストをラミネートし、露光現像を行う
ことによって、ソルダーレジスト23を設け、ダイアタ
ッチパターン17、接続電極19、パット電極21に
は、図6に示すようにソルダーレジスト23の開口部を
設ける。
【0065】つぎに図5に示すように、樹脂基板11の
上下両面の露出している電極の銅メッキ層45の表面
に、厚さ5〜15μm程度のニッケルメッキ層47を設
ける。このときのメッキ処理条件は、電流密度が1.0
A/dm2 である。
【0066】最後に図5に示すように、ニッケルメッキ
層47の上にボンディングワイヤーと導通性の優れた厚
さ0.3μm〜0.7μm程度の金メッキ層49を設け
る。このときのメッキ処理条件は、電流密度が0.16
A/dm2 である。
【0067】これで図6に示すように、本発明のPBG
A41における回路基板25が、完成される。
【0068】つぎに本発明におけるPBGA41の製造
方法を、図1と図2を用いて説明する。
【0069】回路基板25のダイアタッチパターン17
の上に、接着剤27を塗布し、その上に半導体チップ2
9をのせ、接着剤27が完全に硬化するまで乾燥する。
これで半導体チップ29は、回路基板25上に固定され
る。
【0070】つぎに半導体チップ29上面の電極と、回
路基板25上の接続電極19をボンディングワイヤ31
で接続する。この接続によって、半導体チップ29と回
路基板25が電気的に接続される。
【0071】つぎにボンディングワイヤ31が接続され
た回路基板25上の接続電極19の上に液状の熱可塑性
ポリエーテルアミドをディスペンスによって塗布する。
これを150℃で3時間乾燥させると、膜が形成され
る。
【0072】つぎに半導体チップ29およびボンディン
グワイヤ31は、封止樹脂33で封止される。この封止
方法は、封止樹脂を型の中に挿入し、加熱しながらプラ
ンジャで加圧することにより、溶融した封止樹脂がラン
ナを通って型の所要部に供給され、形成されるトランス
ファモールドで行う。
【0073】つぎに回路基板25の下面側に半田バンプ
35を設ける。回路基板25の下面側のパット電極21
上に、半田ぬれ性を良くするためにフラックス液を塗布
し、そのパット電極21上に直径0.6〜0.8mmの
半田ボールを供給する。その後加熱炉で、約220〜2
30℃の温度で加熱することにより、半田ボールがパッ
ト電極21上に接合され、半田バンプ35が設けられ
る。このときフラックス液は、ロジン系の材料で構成
し、半田ボールはすずと鉛が約6:4の組成の半田を使
用する。
【0074】最後に回路基板25の下面側に残ったフラ
ックス液を、アルコール系の洗浄液で洗浄し、PBGA
41が完成する。
【0075】本発明において、接続電極は半導体チップ
の電極とボンディングワイヤで接続後、熱可塑性ポリエ
ーテルアミドで被覆されている。
【0076】接続電極の表面は、金メッキ処理が施され
ている。金は不活性金属であり、封止樹脂であるエポキ
シ系樹脂との密着力は、非常に小さい。
【0077】そこで、接続電極が半導体チップの電極と
ボンディングワイヤで接続後、接続電極の表面に熱可塑
性ポリエーテルアミドを塗布する。
【0078】熱可塑性ポリエーテルアミドは、可撓性が
あり、外部からの応力に対する緩和性が高い。また熱可
塑性ポリエーテルアミドは、耐湿性に優れている。
【0079】熱可塑性樹脂は、金属との密着大きく、金
との密着力も大きい。
【0080】接続電極が、熱可塑性ポリエーテルアミド
で皮膜されることより、接続電極と封止樹脂の密着強度
が強まり、PBGAが吸湿した状態で加熱しても、接続
電極と封止樹脂の界面で剥離することはない。
【0081】
【発明の効果】以上の説明で明らかなように、本発明に
おいては、回路基板の接続電極は、半導体チップの電極
とボンディングワイヤで接続後、熱可塑性ポリエーテル
アミドで被覆されている。
【0082】したがって、従来技術の半導体装置と異な
り、PBGAが吸湿した状態で加熱しても、接続電極と
封止樹脂の界面で剥離することなく、信頼性の高い半導
体装置が得られる。
【図面の簡単な説明】
【図1】本発明の実施形態における半導体装置を示す断
面図である。
【図2】本発明の実施形態における半導体装置を示す平
面図である。
【図3】本発明の実施形態における回路基板構造を得る
ための製造工程を示す断面図である。
【図4】本発明の実施形態における回路基板構造を得る
ための製造工程を示す断面図である。
【図5】本発明の実施形態における回路基板構造を得る
ための製造工程を示す断面図である。
【図6】本発明の実施形態における回路基板構造を得る
ための製造工程を示す平面図である。
【図7】従来技術における半導体装置を示す断面図であ
る。
【図8】従来技術における半導体装置を示す平面図であ
る。
【図9】従来技術における回路基板構造を得るための製
造工程を示す断面図である。
【図10】従来技術における回路基板構造を得るための
製造工程を示す断面図である。
【図11】従来技術における回路基板構造を得るための
製造工程を示す断面図である。
【図12】従来技術における回路基板構造を得るための
製造工程を示す平面図である。
【符号の説明】
25 回路基板 29 半導体チップ 31 ボンディングワイヤ 37 熱可塑性ポリエーテルアミド 41 PBGA

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 回路基板と半導体チップを備えるプラス
    チック・ボールグリッドアレイであって、 半導体チップは回路基板の一方の面に搭載し、回路基板
    の一方の面に接着剤を用いて半導体チップを搭載するた
    めのダイアタッチパターンと、半導体チップの電極とボ
    ンディングワイヤで接続する接続電極とを有し、 回路基板の他方の面にマザーボードと接続するための半
    田バンプを設けるパッド電極を有し、 回路基板は接続電極とパッド電極とを電気的に接続する
    ためのスルーホールを有し、 半導体チップとボンディングワイヤとを被覆するように
    設ける封止樹脂と、回路基板の接続電極とこの接続電極
    に接続するボンディングワイヤとを被覆するように設け
    る熱可塑性樹脂とを有することを特徴とする半導体装
    置。
  2. 【請求項2】 回路基板と半導体チップを備えるプラス
    チック・ボールグリッドアレイであって、 半導体チップは回路基板の一方の面に搭載し、回路基板
    の一方の面に接着剤を用いて半導体チップを搭載するた
    めのダイアタッチパターンと、半導体チップの電極とボ
    ンディングワイヤで接続する接続電極とを有し、 回路基板の他方の面にマザーボードと接続するための半
    田バンプを設けるパッド電極を有し、 回路基板は接続電極とパッド電極とを電気的に接続する
    ためのスルーホールを有し、 半導体チップとボンディングワイヤとを被覆するように
    設ける封止樹脂と、回路基板の接続電極とこの接続電極
    に接続するボンディングワイヤとを被覆するように設け
    る熱可塑性ポリエーテルアミドとを有することを特徴と
    する半導体装置。
  3. 【請求項3】 回路基板と半導体チップを備えるプラス
    チック・ボールグリッドアレイであって、 半導体チップは回路基板の一方の面に搭載し、回路基板
    の一方の面に接着剤を用いて半導体チップを搭載するた
    めのダイアタッチパターンと、半導体チップの電極とボ
    ンディングワイヤで接続する接続電極とを有し、 回路基板の他方の面にマザーボードと接続するための半
    田バンプを設けるパッド電極を有し、 回路基板は、接続電極とパッド電極とを電気的に接続す
    るためのスルーホールと、半導体チップの搭載面内に設
    け半導体チップの発熱を放散するためのサーマルビアホ
    ールを有し、 半導体チップとボンディングワイヤとを被覆するように
    設ける封止樹脂と、回路基板の接続電極とこの接続電極
    に接続するボンディングワイヤとを被覆するように設け
    る熱可塑性樹脂とを有することを特徴とする半導体装
    置。
  4. 【請求項4】 回路基板と半導体チップを備えるプラス
    チック・ボールグリッドアレイであって、 半導体チップは回路基板の一方の面に搭載し、回路基板
    の一方の面に接着剤を用いて半導体チップを搭載するた
    めのダイアタッチパターンと、半導体チップの電極とボ
    ンディングワイヤで接続する接続電極とを有し、 回路基板の他方の面にマザーボードと接続するための半
    田バンプを設けるパッド電極を有し、 回路基板は、接続電極とパッド電極とを電気的に接続す
    るためのスルーホールと、半導体チップの搭載面内に設
    け半導体チップの発熱を放散するためのサーマルビアホ
    ールを有し、 半導体チップとボンディングワイヤとを被覆するように
    設ける封止樹脂と、回路基板の接続電極とこの接続電極
    に接続するボンディングワイヤとを被覆するように設け
    る熱可塑性ポリエーテルアミドとを有することを特徴と
    する半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002542627A (ja) * 1999-04-16 2002-12-10 マイクロン テクノロジー インコーポレイテッド 半導体装置の導電体システム及びその製造方法
JP2011199309A (ja) * 2011-06-06 2011-10-06 Rohm Co Ltd 半導体装置
JP2013085007A (ja) * 2008-09-09 2013-05-09 Lsi Corp ビアを介して電力供給及び接地されるパッケージ
US8810016B2 (en) 2005-06-06 2014-08-19 Rohm Co., Ltd. Semiconductor device, substrate and semiconductor device manufacturing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002542627A (ja) * 1999-04-16 2002-12-10 マイクロン テクノロジー インコーポレイテッド 半導体装置の導電体システム及びその製造方法
US8810016B2 (en) 2005-06-06 2014-08-19 Rohm Co., Ltd. Semiconductor device, substrate and semiconductor device manufacturing method
US9520374B2 (en) 2005-06-06 2016-12-13 Rohm Co., Ltd. Semiconductor device, substrate and semiconductor device manufacturing method
JP2013085007A (ja) * 2008-09-09 2013-05-09 Lsi Corp ビアを介して電力供給及び接地されるパッケージ
JP2011199309A (ja) * 2011-06-06 2011-10-06 Rohm Co Ltd 半導体装置

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