JPH07234737A

JPH07234737A - シンク形成回路

Info

Publication number: JPH07234737A
Application number: JP24640294A
Authority: JP
Inventors: Neil C Bird; クリストファーバードニール
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1993-10-12
Filing date: 1994-10-12
Publication date: 1995-09-05
Also published as: GB9320991D0; EP0647894A2

Abstract

(57)【要約】【目的】ＣＭＯＳ技術を用いる際に制約が課せられる
場合でも多数キャリアに対するシンクを形成できるシン
ク形成回路を提供する。【構成】同一極性の第１及び第２のトランジスタ（Ｑ
１，Ｑ２）の第１電極を第１及び第２の給電ライン
（１，２）の一方（１）に結合する。第１トランジスタ
Ｑ１の第２電極を基準電流（Ｉ_r）を供給する基準電流
源（３）を介して他方の給電ライン（２）に結合し、第
２トランジスタの第２電極を負荷（ＲＬ）を介して他方
の給電ライン（２）に結合して、動作中多数キャリアを
他方の給電ライン（２）から離れる方向に流す。増幅手
段（４）を用いて負帰還を形成して増幅手段の正及び負
の入力部の電圧を等しくし、負荷に基準電流（Ｉ_r）に
対して予め定めた関係の電流（Ｉ_o）を供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数電荷キャリアに対
するシンク、すなわち多数電荷キャリアが電子の場合電
流源、多数電荷キャリアが正孔である場合電流シンクを
構成する回路に関するものである。

【０００２】

【従来技術の説明】集積回路技術分野では、一定の（す
なわち高出力インピーダンスの）電流源及び電流シンク
が重要な回路素子である。一般に、電流シンクは単一の
ｎチャネルエンハンスメントモードＭＯＳトランジスタ
又はカスコードのｎチャネルＭＯＳトランジスタのよう
なｎ型装置を用いることにより比較的容易に実現でき、
電流源は同様にｐチャネルエンハンスメントモードＭＯ
Ｓトランジスタのようなｐ型装置を用いることにより実
現しうる。しかし、ｎチャネルとｐチャネルとの双方の
エンハンスメントモードＭＯＳトランジスタを設けるの
が技術的に困難な幾つかの形態の集積回路があり、従っ
て、ｎチャネル装置のみが得られる場合に、電流源を形
成するのを困難にし、又、ｐチャネル装置のみが得られ
る場合に電流シンクを形成するのを困難にする。この場
合は例えば、非晶質又は多結晶半導体材料をガラス又は
プラスチックのような絶縁基板上に堆積することにより
形成した回路の場合である。その理由は、現在製造しう
るｐチャネルエンハンスメントモード薄膜トランジスタ
（ＴＦＴ）は、極めて悪い電荷移動度特性に加えて許容
できない程度に高いしきい値電圧を有している為であ
る。同様に、バーチカルパワー装置を制御回路又は論理
回路と一緒に集積化したスマートパワー集積回路又はパ
ワー集積回路の技術分野においては、制御回路又は論理
回路をパワー半導体装置と同じ基板又は半導体内に集積
化する必要があるという制約が、複雑な処理技術に頼る
ことなく、使用可能なｐ型装置、例えばバーチカルパワ
ー装置がｎｐｎバイポーラトランジスタ又はｎチャネル
ＭＯＳＦＥＴであるｐチャネルエンハンスメントモート
ＭＯＳトランジスタを形成するのを、或いは使用可能手
ｎ型装置、例えばパワー装置がｐｎｐバイポーラトラン
ジスタ又はｐチャネルバーチカルパワーＭＯＳＦＥＴで
あるｎチャネルエンハンスメントモードＭＯＳトランジ
スタを形成するのを極めて困難にするおそれがある。

【０００３】例えば、論理ゲート又はシフトレジスタに
用いる為に、電流源又は負荷トランジスタを必要とする
現在のｎチャネルＴＦＴデジタル回路は一般に図１に示
す形態の回路を用いている。図１から明らかなように、
上記の回路はｎチャネルＴＦＴＮ１を有し、そのドレ
イン電極が第１電圧供給ライン１に結合され、そのゲー
ト電極がゲート電圧供給ラインＧに結合され、そのソー
ス電極が、電流を供給すべき装置ＲＬを介して第２電圧
供給ライン２に結合されている。図１に示す装置ＲＬは
電流を供給すべき回路の適切ないかなる構成素子とする
こともできる。例えば装置ＲＬを図示のように他のｎチ
ャネルエンハンスメントモードＴＦＴとすることがで
き、その主電流通路、すなわちそのソース電極とドレイ
ン電極との間の通路はＴＦＴＮ１のソース電極と直列
に結合され、この他のｎチャネルエンハンスメントモー
ドＴＦＴの制御電極は入力電圧の入力端子Ｉに結合さ
れ、２つのＴＦＴが、反転電圧を出力端子Ｏに生ぜしめ
るインバータ回路を構成している。

【０００４】

【発明が解決しようとする課題】しかし、このような構
成は定電流源を必要とする場合に適していない。その理
由は、ＴＦＴＮ１のゲート電圧が当然にゲート電圧供
給ラインＧに供給される定電位に保持されている為、Ｔ
ＦＴＮ１のソース電極と装置ＲＬとの間の接続点にあ
る出力端子Ｏにおける出力電圧Ｖ₀のいかなる変化もＴ
ＦＴＮ１のゲート−ソース電圧を変えてしまう為であ
る。ＴＦＴＮ１の相互コンダクタンスをｇ_mとし、装
置ＲＬを流れる電流をｉ₀とすると、出力インピーダン
スは

【数１】によって与えられ、代表的に１０⁵〜１０⁶オームのオ
ーダとなりうる。更に、出力インピーダンスＲ_outは出
力電圧Ｖ₀（すなわちＴＦＴＮ１のソース電圧）に依
存する。その理由は、相互コンダクタンスがドレイン電
流の関数である為である。更に、出力電圧Ｖ₀に対する
出力電流ｉ₀の依存性は、正確な電流源を提供するのに
この回路を用いることができないということを意味す
る。更に、このような構成の回路の利得は

【数２】によって与えられる。ここに、Ｗ及びＬは導通チャネル
の幅及び長さをそれぞれ示し、従って利得が高い場合、
ＴＦＴＮ１を極めて小さくするか或いはＴＦＴＲＬを
極めて大きくする必要があり、これによりキャパシタン
ス問題を生ぜしめるおそれがあり、又、回路が占める面
積が大きくなること勿論である。

【０００５】本発明の目的は、相補技術、例えばＣＭＯ
Ｓ技術を用いる際に制約がある状況の下で構成しうる、
多数電荷キャリアに対するシンクを得る回路を提供する
ことにある。

【０００６】

【課題を解決するための手段並びに作用】本発明の第１
の見地では、多数電荷キャリヤ用のシンクを形成する回
路であって、第１及び第２の給電ラインと、各々が制御
電極並びに第１及び第２の主電極を有する同一極性の第
１及び第２のトランジスタと、主及び負の入力部並びに
出力部を有する増幅手段とを具え、前記第２トランジス
タが第１トランジスタの対応する寸法に対して予め定め
た比の寸法を有し、第１及び第２のトランジスタの第１
主電極を前記第１及び第２の給電ラインの一方の給電ラ
インに結合し、第１トランジスタの主電極をこの第１ト
ランジスタを経て基準電流を供給する基準電流源を介し
て他方の給電ラインに結合し、並びに第２トランジスタ
の第２主電極を負荷を介して前記他方の給電ラインに結
合されるように配置し、回路の動作中多数キャリヤを第
１及び第２のトランジスタを経て前記他方の給電ライン
から離れる方向に流し、前記増幅手段の負の入力部を第
１トランジスタの第２の主電極に結合し、正の入力部を
第２トランジスタの第２の主電極に結合し、並びに出力
部を第１及び第２のトランジスタの制御電極に結合して
増幅手段の正の入力部の電圧及び負の入力部の電圧を等
しくする負帰還を形成し、第２トランジスタがこの第２
トランジスタの第２主電極と前記他方の給電ラインとの
間に結合した負荷に前記基準電流に対して予め定めた比
の電流を供給するように構成したシンク形成回路を提供
する。

【０００７】本発明による回路を用いれば、負帰還によ
り出力電流が基準電流に対して予じめ定めた比で関係を
有し、すなわちこの回路は電流ミラーのように作用し、
さらに出力インピダンスは増幅手段の利得によって決定
されるファクタだけ増大する（上述した既知の回路に比
べて）。従って、この回路により極めて高い出力インピ
ダンスの一定の出力電流が得られる。また、本発明によ
り、多段電荷キャリヤ用のシンクを相補ＭＯＳ又はバイ
ポーラ技術を用いることなく形成することができる。例
えば、本発明により、ｎチャネルエンハンスメントＭＯ
Ｓトランジスタだけしか用いられない場においても電流
源を形成することができる。第１及び第２のトランジス
タは、バイポーラトランジスタやエンハンスメント型Ｍ
ＯＳトランジスタのように第１の主電極と第２の主電極
との間に適切な電圧が印加され制御電極に適当な電圧が
印加されない限り導通しないノーマリオフ型の装置とす
る。

【０００８】好適実施例において、第１及び第２のトラ
ンジスタをｎチャネルエンハンスメントＭＯＳトランジ
スタとし、第１のｎチャネルＭＯＳトランジスタのソー
ス電極を増幅手段の負の入力部に結合し、第２のｎチャ
ネルＭＯＳトランジスタのソース電極を増幅手段の正の
入力部に結合する。この場合、本発明により、ｎチャネ
ルエンハンスメント型ＭＯＳトランジスタだけを用いて
電流源を形成することができる。勿論、所望の場合に
は、ｎチャネルエンハンスメント型ＭＯＳトランジスタ
の代わりにバイポーラのｎ形装置すなわちｎｐｎバイポ
ーラトランジスタを用いることもできる。

【０００９】ここで、“ｎ形”又は“ｎ形装置”とは、
装置の導通期間中多数電荷キャリヤが電子であるｎｐｎ
バイポーラトランジスタ又はｎチャネルＭＯＳトランジ
スタのような装置を意味し、“Ｐ形”又は“Ｐ形装置”
は装置の導通期間中多数電荷キャリヤがホールであるｐ
ｎｐバイポーラトランジスタやＰチャネルＭＯＳトラン
ジスタを意味する。

【００１０】第１及び第２のトランジスタは互いに同様
のものとすることができるが、好ましくは第１及び第２
のトランジスタを互いに整合させて出力電流を基準電流
に等しくする。ここで、“整合させる”とは、第１及び
第２のトランジスタを同一のプロセスで製造して同一の
寸法を有すること、従ってできるだけ同一の動作特性を
有し所定の電圧の場合同一の電流を流すことを意味す
る。一方、“同様な”とは、図第１及び第２のトランジ
スタが同一のプロセスで製造されて互いに等しくはない
予じめ定めた比の寸法を有し、第１のトランジスタによ
って流れる電流と第２のトランジスタによって流れる電
流が予じめ定めた比にあることを意味する。ＭＯＳ又は
ＴＦＴトランジスタの場合、重要な寸法はチャネル長Ｌ
及びチャネル幅Ｗである。

【００１１】前記増幅手段が、前記正の入力部及び負の
入力部に結合した入力トランジスタ回路を有する反転回
路と、この反転回路の動作中に照明される光感知素子を
有する負荷装置とを有することができる。

【００１２】例えば、増幅手段が第３，第４及び第５ト
ランジスタを有し、核トランジスタが第１及び第２の主
電極と制御電極とを具え、第３トランジスタの制御電極
を前記正の入力部に結合し、第４トランジスタの制御電
極を前記負の入力部に結合し、第５トランジスタの制御
電極をバイアス電圧源に結合し、第３及び第５トランジ
スタを前記第１の給電ラインと第２の給電ラインとの間
に直列に接続し、第５トランジスタを第４トランジスタ
及び前記光感知素子に直列に結合し、光感知素子を増幅
手段の出力部に結合することもできる。このように構成
することにより、相補型トランジスタを用いることなく
高出力インピダンスの増幅手段を構成することができ
る。

【００１３】一例として、光感知ダイオードは、第４ト
ランジスタの第１の主電極と第１の給電ラインとの間に
結合した光感知性非線形抵抗装置で構成することができ
る。この回路において、光感知素子への光照射によって
生じたフォト電流を光感知ダイオード両端間の反転バイ
アス電圧に依存しないようにすることができ、この結果
増幅手段は極めて高い出力インピダンスを有することに
なる。増幅手段の利得は出力インピダンスにより決定さ
れ、３０程度とすることができる。

【００１４】第２実施例において、光感知素子が、前記
第４トランジスタに直列に結合した別のトランジスタの
第２の主電極と制御電極との間に結合した少なくとも１
個の光感知装置を有し、光が入射したとき、前記別のト
ランジスタの第２の主電極と制御電極との間に電圧が生
ずるように構成することができる。この実施例では、別
のトランジスタのゲート−ソース間電圧は出力電圧の関
数ではないので、より高い利得を与えれば増幅手段は一
層増大した出力インピダンスをとることになる。この回
路の動作中、光感知素子への光照射により、光感知素子
両端間に微小電圧、すなわちフォト電流に等しい順方向
電流を与えるのに必要な順方向バイアスに等しい電圧が
生ずる。

【００１５】第２の実施例において、一般的に光感知ダ
イオードの特性に応じて、光感知素子を光感知素子列で
構成し、光感知素子が照明されたとき別のトランジスタ
をターンオンさせるのに十分な電圧を与えることができ
る。この第２実施例において、第４トランジスタ、光感
知素子及び別のトランジスタによって形成されるインバ
ータ回路を流れる電流、すなわち負荷容量を充電する電
流は、このインバータ回路の出力電圧が増大する場合に
光感知素子を流れる電流によって決定されない。従っ
て、第２実施例において、別のトランジスタのチャネル
長対チャネル幅の比Ｗ／Ｌを増大させることにより又は
別のトランジスタすなわち負荷トランジスタの制御電極
と第１の主電極との間に結合した光感知素子列に光感知
素子を加えることにより、一層大きな容量性負荷を同一
の所定の速度で駆動することができる。一方、必ずしも
光感知ダイオードの大きさすなわち表面積を増大させる
必要はない。この理由は、光感知ダイオードは出力電流
を発生しないからである。

【００１６】本発明には回路は例えばスイッチド電流回
路のように定電流が必要ないかなる状況にも用いること
ができ、特に例えばスマートパワー装置やインテリジェ
ントパワー装置或いは行及び列に配置された記憶素子の
２次元アレイを行導体及び列導体により個別にアクセス
する際の記憶素子のアクセスを制御する制御回路のよう
な薄膜装置のように相補的トランジスタを用いることが
困難な場合に用いることができる。

【００１７】本発明は、少なくとも１個の光感知素子
と、請求項１から７までのいずれか１項に記載のシンク
形成回路と、第１及び第２の主電極並びに絶縁ゲート電
極を有し、第１の給電ラインと第２の給電ラインとの間
で第１のトランジスタに直列に接続されて基準電流源を
形成する別のトランジスタと、前記第１の給電ラインと
第２の給電ラインとの間で第２のトランジスタに直列に
結合され、回路の負荷に対して第２のトランジスタと前
記別のトランジスタとの間の接続部に生ずる出力を与え
る付加的なトランジスタと、スイッチング手段とを具
え、前記スイッチング手段が、前記光感知素子を給電ラ
インと前記別のトランジスタの制御電極との間に結合し
て前記別のトランジスタが前記光感知素子が照明されな
い場合に光感知素子によって生じた第１信号を表わす第
１の電流を発生すると共に、前記光感知素子を給電ライ
ンと前記付加的なトランジスタの制御電極との間に結合
して前記付加的な前記光感知素子が照明された場合にこ
の光感知素子により生ずる第２の信号を表わす第２の電
流を発生し、前記出力部に生ずべき第１の信号と第２の
信号との間の差を表わす第３の電流を発生するように構
成したイメージセンサを提供する。

【００１８】本発明による回路はバルク半導体技術を用
いて製造することができるが、本発明は、光感知素子が
例えばｐ−ｉ−ｎダイオード、ショットキーダイオード
又は金属−絶縁体−金属（Ｍ−Ｉ−Ｍ）装置のような少
なくとも１個の薄膜ダイオードを有し、１個のトランジ
スタ又は各トランジスタがｎチャネルの薄膜トランジス
タで構成される薄膜技術に用いることができる。

【００１９】勿論、通常の電流ミラー回路の精度を改善
するに試みとしてダイオード接続した第１のトランジス
タと第２のトランジスタとが結合された制御ゲートを有
し、第１トランジスタを流れる電流を第２トランジスタ
により増幅手段を介してダイオードのフィードバック経
路に反射させて入力インピダンスを減少させ出力インピ
ダンスを増大させることが知られている。周知のよう
に、ダイオード接続とは、ＭＯＳトランジスタの場合ゲ
ートとドレインとを結合すること、バイポーラトランジ
スタの場合コレクタとベースとを結合することを意味す
る。このような回路において、例えば米国特許第４６４
２５５１号明細書又は欧州特許出願公開第５２３２６６
号明細書に示されているように、増幅手段の正の入力部
と出力部との間の経路にダイオード結合が挿入され増幅
手段の負の入力部が第２トランジスタのドレイン又はコ
レクタに接続されている。一方、この回路ではシンクを
形成できず又は多数キャリヤを供給することができず、
すなわちｎチャネルの場合電流源を形成することができ
ない。従って、この回路では、一導電型トランジスタし
か利用できず高利得インバータを形成することができな
い。この理由は、この状況ではアクティブ負荷が必要で
あり、米国特許第４６４２５５１号明細書又は欧州特許
出願公開第５２３２６６号明細書に記載された回路の出
力部に結合されたアクティブ負荷は必ずソース（エミッ
ター）フロワー形態を有することにより所望の高利得を
達成することができないためである。

【００２０】

【実施例】図面はスケール通りに図示されておらず、全
図面を通して同一の構成要素には同一符号を付して説明
する。図２、図３又は図４を参照するに、多数キャリア
用のシンクを形成する回路１０，１０ａ，１０ｂを示
す。図示の実施例の各々において、電流源を構成する回
路は第１及び第２の給電ライン並びに同一極性の第１及
び第２のトランジスタＱ１及びＱ２を具える。各トラン
ジスタは制御電極ｇ１及びｇ２と、第１及び第２の主電
極ｄ１及びｓ１並びにｄ２及びｓ２とを有し、第２のト
ランジスタＱ２は第１のトランジスタＱ１の対応する寸
法に対して予め定めた比の寸法を有する。第１及び第２
のトランジスタＱ１及びＱ２の第１電極ｄ１及びｄ２は
第１及び第２の給電ライン１及び２の一方の給電ライン
１に結合し、第１トランジスタＱ１の第２の電極ｓ１は
第１のトランジスタＱ１を介して基準電流Ｉ_rを供給す
る基準電流源３を経て他方の給電ライン２に結合する。
第２のトランジスタの第２の電極ｓ２は負荷ＲＬを介し
て第２の給電ライン２に結合して回路の動作中多数キャ
リアを第１及び第２のトランジスタＱ１及びＱ２を介し
て第２の給電ラインから離れる方向に流す。増幅手段４
は正及び負の入力部４ａ及び４ｂ並びに出力部４ｃを有
し、負の入力部４ｂを第１のトランジスタＱ１の第２の
主電極ｓ１に結合し、正の入力部４ａを第２のトランジ
スタＱ２の第２の主電極ｓ２に結合し、出力部４ｃは第
１及び第２のトランジスタＱ１及びＱ２の制御電極ｇ１
及びｇ２に結合して負帰還を形成する。これにより、回
路の動作中増幅手段４の正及び負の入力部４ａ及び４ｂ
の電圧を等しくし第２のトランジスタＱ２から第２のト
ランジスタの第２の主電極ｓ２と第２の給電ライン２と
の間に結合した負荷ＲＬに基準電流Ｉ_rに対して予め定
めた比例関係にある電流Ｉ_oを供給する。

【００２１】これらの回路１０，１０ａ及び１０ｂにお
いて、負帰還により出力電流Ｉ_oは基準電流Ｉ_rに対し
て予め定めた比に設定される。この結果、これらの回路
は電流ミラー回路のように作動すると共に、出力インピ
ダンスは増幅手段４によって定められるファクタだけ増
大する。従って、相補的ＭＯＳやバイポーラ技術を用い
ることなく多数キャリア用のシンクを形成することがで
きる。この結果、例えば、電流源はｎチャネルエンファ
ンスメントＭＯＳトランジスタが必要な部分だけに形成
することができる。第１及び第２のトランジスタはノー
マリオフ型のデバイス、すなわちバイポーラトランジス
タ又は制御電極及び第１及び第２の主電極に適切な電圧
が印加されるまで導通しないエンハンスメント型ＭＯＳ
トランジスタとする。

【００２２】図２を参照するに、この実施例では第１及
び第２のトランジスタはチャネル領域がアモルファスシ
リコン又は多結晶シリコンのような適当な半導体材料で
構成され例えばコープレナＴＦＴ、インバーテッドＴＦ
Ｔ又はインバーテッドスタッガードＴＦＴのような適切
な型式のｎチャネル薄膜トランジスタ（ＴＦＴ）で構成
する。これらＴＦＴの構造は当業者にとって周知の事項
であるから、詳細な説明は省略する。

【００２３】第１及び第２のトランジスタのドレイン電
極ｄ１及びｄ２を第１の給電ライン１に結合し、ゲート
電極ｇ１及びｇ２は共に増幅手段４の出力部４ｃに結合
する。第１のＴＦＴＱ１のソース電極ｓ１は適切な基準
電流源３を介して第２の給電ライン２に結合する。この
基準電流源は適切ないかなる電流源で構成することがで
きる。従って、例えばこの基準電源は通常の個別の定電
流源（例えば、外部の精密な抵抗体）を用いて既知の方
法で構成でき、或いは回路１０がより大きな回路の一部
を構成する場合この回路の別の回路部分として形成する
ことができる。ある用途において、２個又はそれ以上の
回路１０を同一のより大きな回路中に配置し、２個の回
路１０の一方の回路に対する基準電流を他方の回路１０
の出力電流により形成することができる。第２のトラン
ジスタＱ２のソース電極ｓ２は負荷インピダンスＲＬを
介して第２の給電ラインに結合する。この負荷は定電流
Ｉ _oが望まれるいかなる素子又は回路とすることもでき
る。

【００２４】第１のトランジスタＱ１のソース電極ｓ１
は増幅手段４の負の入力部４ｂに結合し、第２のトラン
ジスタＱ２のソース電極も増幅手段４の正の入力部４ａ
に結合する。増幅手段の出力部は第１及び第２のトラン
ジスタＱ１及びＱ２のゲート電極ｇ１及びｇ２にそれぞ
れ結合する。

【００２５】増幅手段４は十分な利得を有する適切な型
式のものとし、その例については図３及び図４を参照し
て説明する。

【００２６】第１及び第２のトランジスタＱ１及びＱ２
は本回路の基準装置及び出力装置をそれぞれ構成し、本
例ではこれらトランジスタを互いに同一のチャネル長及
びチャネル幅を有するように、従って図２の回路におい
て同一の電流を流すように整合させる。

【００２７】図２の回路の動作中、基準電流源３は、ゲ
ート電圧Ｖ_g及びソース電圧Ｖ_srを有する基準トランジ
スタＱ１を経て基準電流Ｉ_rを流すように作用する。増
幅手段４によって形成される負帰還により、増幅手段４
の正及び負の入力部４ａ及び４ｂの電圧は互いに等しく
され、第１及び第２のトランジスタは同一の動作条件と
なり、従ってこれらトランジスタのソース電圧Ｖ_sr及び
Ｖ_soは互いに等しくなる。従ってＩ_rに等しい電流Ｉ_o
が第２のトランジスタすなわち出力トランジスタＱ２を
経て負荷ＲＬに流れる。出力電圧の変化すなわち出力ト
ランジスタＱ２のソース電圧の変化は増幅手段４の作用
により基準トランジスタ即ち第１のトランジスタのソー
ス電圧Ｖ_srに生ずるので、基準トランジスタＱ１及び出
力トランジスタＱ２は同一の動作条件を有することにな
る。従って、出力電流Ｉ_oは基準電流Ｉ_rと常時同一に
なり、この回路は電流ミラー回路として作用する。

【００２８】さらに、この回路１０の出力インピダンス
は増幅手段の利得に等しいファクタだけ増大する。この
出力インピダンスは微小信号分析により計算することが
できる。従って、第１及び第２のトランジスタのゲート
電圧は次式で与えられる。

【００２９】

【数３】ここで、Ａ_oは増幅手段４の高いオープンループ利得で
あり、Δは微小変化量を表わす。出力インピダンスＲ
_outは以下の式で与えられる。

【００３０】

【数４】出力電流Ｉ_oは出力トランジスタＱ２の相互コンダクタ
ンスｇ_mにより決定され、従ってゲート−ソース間電圧
は次式で与えられる。

【００３１】

【数５】上式から以下の式が得られる。

【００３２】

【数６】

【００３３】基準電流Ｉ_rは定電流源３により規定さ
れ、従って一定になる。すなわち、基準トランジスタす
なわち第１のトランジスタのゲートソース電圧は変化せ
ず、ΔＶ_g＝ΔＶ_srとなる。これにより、次式が成立す
る。

【００３４】

【数７】

【００３５】電圧Ｖ_gは増幅手段４の出力部４ｃの電圧
であり、出力インピダンスは次式で与えられる。

【００３６】

【数８】（６）式は大きな増幅利得に対して次式により表され
る。

【００３７】

【数９】

【００３８】従って、上述したように、本回路１０は所
定の入力電流Ｉ_rを反射する高出力インピダンスの電流
源として作用する。

【００３９】図３及び図４は図２に示す回路１０の好適
形態１０ａ及び１０ｂを示す回路図であり、増幅手段
４′及び４″（図３及び図４）において破線の内側に示
す回路）の好適な形態を示す。

【００４０】図３及び図４に示す実施例において、増幅
手段４はインバータ回路５を一例として用いるロングテ
ィルドペェアの形態をなし、このインバータ回路は入
力トランジスタ回路及び負荷装置を含み、負荷はインバ
ータ回路の動作中に受光する光感知素子で構成される。
このインバータ回路は本願人から出願された欧州特許出
願第９４２０１８８１．３号に開示されている。図３及
び図４に示すように、入力トランジスタ回路は第３、第
４及び第５のトランジスタＱ３，Ｑ４及びＱ５を有し、
各トランジスタは第１及び第２の主電極と制御電極を有
している。第３のトランジスタの制御電極ｇ３は増幅手
段４の正の入力部４ａに結合し、第４のトランジスタの
制御電極ｇ４は増幅手段４の負の入力部４ｂに結合す
る。第３及び第５のトランジスタＱ３及びＱ５は第１及
び第２の給電ライン１及び２の間に直列に結合し、第３
のトランジスタは第４のトランジスタ及びフォトダイオ
ードＤ１に直列に結合する。フォトダイオードＤ１も増
幅手段４の出力部４ｃに結合する。図３示す実施例にお
いて、トランジスタＱ３〜Ｑ５は全てｎチャネルエンハ
ンスメントＴＦＴとする。第３のトランジスタＱ３のド
レイン電極ｄ３は第１の給電ライン１に結合し、ソース
電極ｓ３は第４のトランジスタのソース電極ｓ４及び第
５トランジスタのドレイン電極ｄ５に接続する。第５ト
ランジスタのソース電極ｓ５は第２の給電ライン２に結
合し、第４トランジスタＱ４のドレイン電極ｄ４はフォ
トダイオードＤ１のアノードに結合する。フォトダイオ
ードＤ１のカソードは第１の給電ライン１に結合する。

【００４１】第３及び第４トランジスタＱ３及びＱ４の
制御電極ｇ３及びｇ４は増幅手段４′の正及び負の入力
部４ａ及び４ｂを構成し、フォトダイオードＤ１のアノ
ードと第４トランジスタＱ４のドレイン電極ｄ４との間
の接続部を増幅手段４の出力部４ｃに結合する。バイア
ス電圧Ｖ_bを第５トランジスタの制御電極ｇ５に印加す
る。バイアス電圧Ｖ_bは適切な方法で取り出すことがで
き、例えば適当な分圧器を用いて第１の給電ラインと第
２の給電ラインとの間の電圧から取り出すことができ
る。この分圧器はダイオード接続したｎチャネルＴＦＴ
列に第５ＴＦＴＱ５の制御ゲートへのタップオフ接続を
設けて必要なバイアス電圧を供給する。ダイオード接続
したｎチャネルＴＦＴを用いることは、金属処理用のマ
スクにわずかな変更を加えただけで同一のプロセスを用
いてＴＦＴＱ１〜Ｑ５で製造できる利点がある。

【００４２】インバータ回路５はフォトダイオードＤ１
が照明されるまで非動作状態にある。フォトダイオード
Ｄ１が受光すると、フォトダイオードＤ１の反転バイア
スに依存しないフォト電流が発生する。従って、フォト
ダイオードＤ１は印加される電圧に依存しないフォト電
流を発生し、このフォトダイオードＤ１は極めて高いイ
ンピダンスを有しインバータ回路５の利得はトランジス
タＱ３の出力インピダンスにより決定される。

【００４３】図３に示す増幅手段４′は３０程度の利得
を与える高い出力を発生する。この利得の実際の値は、
第４トランジスタＱ４の性能及びフォトダイオードＤ１
の特性を含む多数の因子による影響を受けるため良好に
規定することができない。一方、本例では増幅器として
より高い利得が要求されるが、増幅器の利得を良好に規
定する必要はない。

【００４４】図４に示す増幅手段４″も同様にロングテ
ィルドペェアの形態であるが、光感知素子すなわちダ
イオードＤ１を別のトランジスタである負荷で置換す
る。尚、この別のトランジスタはｎチャネルエンハンス
メントＴＦＴＱ６として示す。別のＴＦＴＱ６のドレイ
ン電極ｄ６を第１の給電ライン１に結合し、ソース電極
ｓ６は第４トランジスタＱ４のドレイン電極ｄ４に結合
する。

【００４５】光感知非線形抵抗装置Ｄ２、本例では光応
答性Ｐ−ｉ−ｎダイオードの列をトランジスタＱ６の制
御（ゲート）電極ｇ６と第１の主電極（ソース電極）ｓ
６との間に各光感知ダイオードＤ２が隣接するダイオー
ドのカソードに結合され、ダイオード列の最初のダイオ
ードのアノードが制御電極ｇ６に結合され、ダイオード
列の最後段のダイオードのカソードが負荷トランジスタ
Ｑ６の第１の主電極及び接続部Ｊ３を介して増幅段
４′′′の出力部４ｃに結合されるように結合する。

【００４６】本例では、インバータ回路５′の動作中、
負荷トランジスタＱ６のゲートソース間電圧は光感知ダ
イオードＤ２に光が入射したときの光感知ダイオード列
により印加される。トランジスタＱ６のゲートソース間
電圧はインバータ回路の出力電圧の関数ではないので、
このインバータ回路の出力電圧は増加する。

【００４７】各光応答性ダイオードＤ２の微小電圧降下
は、フォト電流の大きさに等しい順方向電流を与えるの
に必要な順方向バイアスに等しい。必要な光感知ダイオ
ードＤ２の数は、この光感知ダイオードの特性及び要求
されるインバータ回路の特性に依存するが（例えば１個
とすることができる）、負荷トランジスタＱ６をターン
オンされるための十分なゲート−ソース間電圧を与える
ものでなければならない。

【００４８】より大きな利得が必要な場合、図３及び図
４に示す増幅手段４′及び４″はインバータ出力段をロ
ンダティルドペェアに付加することにより変更でき
る。このインバータ出力段はインバータ回路５又は５′
のうちの１個の回路で構成できる。

【００４９】勿論、いかなる他の適切な増幅手段を用い
ることもできる。一方、図３及び図４に示す実施例は、
トランジスタＱ１及びＱ２と同一極性のトランジスタだ
けを用いるだけで高利得及び高出力インピダンスを得る
ことができる利点があり、この利点は本例では極めて有
益である。この理由は、現在では許容できる閾値電圧及
び作動特性を有するＰチャネルＴＦＴが利用できないた
めである。

【００５０】本発明による電流源回路は定電流源を構成
する必要があるいかなる状況においても用いることがで
きる。特に、本発明の電流源回路は、相補形のトランジ
スタを用いることができず、例えば前述した薄膜回路間
は又はスマートパワー集積回路を構成するために用いる
処理技術が極めて複雑化してしまう状況下において有用
である。

【００５１】定電流源又はバイアス電流源が必要となる
分野は、刊行物“スイッチド−カーレンツアンアナ
ログテクニークフォーディジタルテクノロジー
(Switched-currents an analogue for digital technol
ogy)" に記載されているスイッチド電流技術の分野であ
る。簡単に説明すると、このスイッチド電流技術はＭＯ
Ｓトランジスタ（ＴＦＴとすることができる）の性能を
利用してゲート酸化膜ノキャパシタに蓄えられた電荷を
用いてドレイン電流を維持する電流モード信号処理技術
である。

【００５２】この技術を利用することにより、積分器や
遅延線等のバイアス素子を上述した刊行物に記載されて
いるように形成することがてきる。本発明による回路
は、一定のバイアス電流が必要ないかなるスイッチド電
流回路の適切な部分に用いることができる。図５は損失
のない非反転積分器２０の一例を示す。こ回路では、２
個の電流源２１及び２０は適切なバイアス電流を供給す
るようにそれぞれ構成した本発明の回路によって構成さ
れ、この回路の実効負荷ＲＬはｎチャネルエンハンスメ
ント型ＭＯＳトランジスタＱ７及びＱ８並び値ｎチャネ
ルエンハンスメント型ＭＯＳトランジスタＱ９で構成す
る。これらトランジスタＱ７〜Ｑ９の各々はＴＦＴとす
る。トランジスタＱ７及びＱ８は互いに同一のものと
し、トランジスタＱ９はそのチャネルの幅／長さの比が
トランジスタＱ７の比のα₁倍の比を有している。図５
に示す回路２０の動作は上述した刊行物の第３９頁〜第
４１頁に記載されているが、ここで簡単に説明すると、
クロック期間（ｎ−１）の位相φ２において、スイッチ
２３及び２４（これらスイッチはいかなる適切な形態の
スイッチとすることができ、例えばＭＯＳトランジスタ
とする）が閉成しスイッチ２５が開放するので、トラン
ジスタＱ７はダイオード接続され、このトランジスタＱ
７は入力部からのｉ（ｎ−１）の電流と、バスアス電流
源２１からの電流２Ｊと、トランジスタＱ８からの電流
−（Ｊ−ｉ_o（ｎ−１）／α₁）とを加算した電流を受
け取る。クロック期間（ｎ）の次の位相φ２において、
スイッチ２３及び２４が開放しスイッチ２５が閉成する
ので、トランジスタＱ８がダイオード接続され、このト
ランジスタＱ８はＬ２＝２Ｊ−Ｌ１を通過させ、出力電
流ｉ _out（ｎ）はα₁（Ｊ−Ｌ１）となる。

【００５３】勿論、このような積分器は例えばビデオ信
号処理回路のようないかなる関連する回路にも用いるこ
とができる。

【００５４】本発明による回路及び上記積分回路を用い
るスイッチド電流回路は、薄膜技術を用いて形成される
２次元アクティブマトリックスアドレスアレイ１０との
関連において特に重要である。図６はこのようなアレイ
３０の一例を示す。このアレイ３０はｎ行ｍ列に配置し
た記憶素子３１のアレイを具える。各記憶素子３１はア
レイ３０が例えば液晶表示装置を構成する場合表示素子
とすることができ、アレイ３０がイメージセンサを構成
する場合トランジスタ又はｐ−ｉ−ｎダイオードのよう
な光感知素子とすることができる。勿論、アレイ３０は
種々の型式の記憶素子３１を設けることによりこれらを
２個又はそれ以上組み合せることもできる。

【００５５】図６において、記憶素子３１は単にキャパ
シタとして図示する。このキャパシタは、表示装置の場
合には表示素子のキャパシタとすることができ、イメー
ジセンサの場合には真性フォトダイオード（又はこれに
別のキャパシタを付加したもの）をキャパシタとし、薄
膜メモリの場合メモリ素子の記憶キャパシタとすること
ができる。

【００５６】図６に示す実施例において、各キャパシタ
３１の一方の電極は基準電位（本例の場合アース）に維
持されている共通の電極に結合し、他方のプレートはｎ
チャネルエンハンスメント型ＴＦＴスイッチング素子３
２の一方の主電極に結合し、このスイッチング素子３２
は記憶素子３１と共にアレイ素子すなわち画素を構成す
る。ｎ行の記憶素子３１と関連する全てのＴＦＴ３２の
ゲート電極すなわち、制御電極は同一行の導体部３３に
結合し、ｍ列の記憶素子３２と関連する全てのＴＦＴの
他方の主電極は同一列の導体部３４に結合する。行アド
レス回路３５及び列アドレス回路３６を設けて各記憶素
子をスイッチング素子ＴＦＴ３２を介して個別にアクセ
スさせることができる。行アドレス回路及び列アドレス
回路の実際の性能はアレイの精度に応じて定められ、例
えば表示装置とするか又はイメージセンサとするかに応
じて定められ、表示装置の場合列アドレス回路はアレイ
にビデオ信号情報を供給する必要があり、イメージセン
サの場合光感知素子に蓄積された電荷を読み出すことが
できる必要がある。これら２個の装置に用いる行アドレ
ス回路及び列アドレス回路の例は多くの刊行物に見い出
すことができる。従って、例えば液晶表示装置の駆動方
法については欧州特許出願公開第３９１６５５号又は英
国特許出願公開第２１８６４１４号を参照でき、イメー
ジセンサの駆動方法については例えば米国特許第５００
３１６７号、米国特許第４３８２１８７号、米国特許第
４９４５２４３号明細書を参照することができる。勿
論、他の型式のスイッチング素子（ダイオード、ＴＦＴ
等）を用いること（例えば、米国特許第４９４５２４３
号又は欧州特許出願公開第２３３１０４号明細書を参
照）並びに他の回路構成をとることも可能であることは
当業者にとって自明のことである。また、記憶素子３１
のマトリックスアレイとして３×３のアクティブ領域３
０ａだけを図４に図示したが、実際にはアレイはより多
くの記憶素子で構成することができ、実際の素子数は所
望の用途に応じて定める。

【００５７】このようなアレイ装置の行アドレス回路及
び列アドレス回路はシフトレジスタ等を一般に用い、こ
れらシフトレシズタ等は図２〜図４に示す形態の電流源
回路を通常用いる必要はないが、アレイ３０と同様に行
駆動回路及び列駆動回路の両方を同一基板（一般にはガ
ラス又はプラスチック基）上に集積化する必要があり、
特にイメージセンサの場合付加的な機能をイメージセン
サアレイに組み込む必要もある。この付加的な機能は、
例えば画素レベル利得、Ａ／Ｄ変換、及び最接***均化
処理のような画像処理を含むことができる。これらの画
素レベル信号処理機能の多くは、定電流源（高出力イン
ピダンス）を必要とする画素から生ずる信号を処理する
手段を必要とし、この定電流源は本発明による回路を用
いて有益に実現することができる。

【００５８】図７は本発明による回路１０をイメージセ
ンサ中に用いた一例を示す。本例では、回路１０を用い
て、光感知素子に光が入射した場合に生ずる信号から光
が照射されない場合にイメージセンサの光感知素子に生
ずる信号すなわち“黒”信号を除去して出力信号が感知
された光を正確に表わすように構成する。

【００５９】図７に示すように、回路１０は図２に示す
回路とするが、本例では基準電流源３をｎチャネルエン
ハンスメント型ＴＦＴＱ７で構成し負荷抵抗ＲＬを別の
ｎチャネルエンハンスメントＴＦＴＱ８で構成する。キ
ャパシタＣ₁及びＣ₂をそれぞれＴＦＴＱ７及びＱ８の
ソース電極とゲート電極との間に結合する。ＴＦＴＱ７
及びＱ８のゲート電極すなわち制御電極をそれぞれスイ
ッチＳＷ１及びＳＷ２を経てイメージセンサ４０の画素
すなわち撮像素子４１の光感知素子Ｄ３に結合する。本
例では、各スィッチＳＷ１及びＳＷ２はそれぞれＴＦＴ
Ｑ７及びＱ８のゲート電極を光感知ダイオードＤ３のア
ノードに結合し、このダイオードＤ３のカソードを基準
電位Ｖ_refに結合する。光感知ダイオードＤ３のアノー
ドも第３のスイッチＳＷ３を介してリセット電圧Ｖ_rst
に結合する。スイッチＳＷ１〜ＳＷ３はｎチャネルＴＦ
Ｔとすることができ、各ゲート電極に既知の方法で適切
な電圧を印加することにより制御する。

【００６０】図７に示す“黒”信号取出回路の動作を理
解するため、光感知ダイオードＤ３がスイッチＳＷ３を
閉成（導通させる）することによりリセットされた状態
を想定する。最初光感知ダイオードＤ３は光に対して遮
光されスイッチＳＷ３は開放（非導通状態）されてい
る。次に、スイッチＳＷ１が予め定めた時間に亘って閉
成（導通状態）されて光感知ダイオードＤ３をＴＦＴＱ
７の制御電極に結合し、光照射されていない光感知ダイ
オードに生じた電荷（“黒”信号）をキャパシタＣ１に
蓄積させる。次に、スイッチＳＷ１が開放する。望まし
い場合を考慮すれば、光感知ダイオードに光照射する前
に再びリセットすることもできる。次に、光感知ダイオ
ードＤ３に光を入射させ、スイッチＳＷ２を予め定めた
時間に亘って閉成して光感知ダイオードへの光照射中に
生じた電荷をＴＦＴＱ８の絶縁ゲートに転送する。ＴＦ
ＴＱ８は、光照射中に光感知ダイオードによって感知さ
れた光による信号と“黒”信号との和を表わす電流Ｉ
_s+dを通過させる。ＴＦＴＱ７は、キャパシタＣ１に蓄
積された電荷により“黒”信号を表わす電流Ｉ_dを通過
させ、この電流Ｉ_dは回路１０に対する基準電流を与え
る。回路１０の作用効果は、ＴＦＴＱ１及びＱ２に同一
の電流Ｉ_dを流すことができることである。勿論、ＴＦ
ＴＱ８は電流Ｉ_s+dを流すので、出力部Ｏにおいて電流
を連続させるためにはキルフィホッフの法則により電流
Ｉ_sを接続部Ｊ１に流す必要がある。従って、出力部Ｏ
は光感知ダイオードによって感知された実際の光を表わ
す電流信号Ｉ_sすなわち“黒”信号が除去された電流信
号Ｉ_sを発生する。

【００６１】回路１０の増幅器４の光感知ダイオードＤ
１及びＤ２は“黒”信号を表わす電荷をキャパシタＣ２
に蓄積する期間中必ずしも光照射する必要はないが、勿
論光感知ダイオードＤ３の光照射中には光照射を行なっ
て回路１０を動作させる。光感知ダイオードＤ３を照射
する光を用いて光感知ダイオードＤ１又はＤ２を照射す
ることも可能ではあるが、イメージセンサに入射する光
は変化するので個別の一定の光を発生する光源を光感知
ダイオードＤ１又はＤ２用に用いることが望ましい。こ
のような構成は、光感知ダイオードＤ３がダイオードの
上側表面に入射した光だけを受光し光感知ダイオードＤ
１又はＤ２がダイオードの底面に入射した光だけを受光
するように光感知ダイオードを金属化処理設計すること
により達成できる。

【００６２】図８は絶縁性基板４２（一般にはガラス）
上に薄膜技術により形成したイメージセンサを一部を除
いて示す線図的断面図であり、異なる光感知ダイオード
が異なる方向からの光を受光できる構成を示す。

【００６３】特に、図８は光感知ダイオードＤ１及び関
連するｎチャネルエンハンスメントＴＦＴ（例えばＴＦ
ＴＱ４）の一例並びに光感知ダイオードＤ３及びスイッ
チＳＷ１〜ＳＷ３のうちの１個のスイッチを構成する関
連するｎチャネルエンハンスメントＴＦＴの一例を示
す。全てのＴＦＴは同一構造とすることができる。

【００６４】図８はＴＦＴＳＷ１及びＱ４について反転
スタガード構造を示す。各ＴＦＴは回路の他の部分へ適
切に接続するクロミウムの導体トラック４３上に形成し
たクロミウムのゲート電極ｇを有する。一般に窒化シリ
コンのゲート絶縁層４４によりゲート電極ｇを覆い、ゲ
ート絶縁層上に通常の堆積及びリソグラフィ技術により
一般にポリシリコンの真性半導体層（不純物が添加され
ていない半導体）であるチャネル形成層４５を形成す
る。通常のエッチング停止絶縁領域４６をチャネル形成
層４５の制御区域に形成し、次にｎ形の半導体領域４７
並びにソース及びドレイン電極（通常クロミウム）ｓ及
びｄを堆積し画成する。これらソース及びドレイン電極
上に絶縁層４８を形成し、この絶縁層にコンタクト窓を
形成してクロミウムとアルミニウムから成る金属層を堆
積しソース及びドレイン電極を画成すると共にこの金属
層により回路の他の部分への接続も行なう。

【００６５】ソース電極及びドレイン電極４９の一方の
電極を構成する金属層は関連する光感知ダイオードの一
方の電極５０ａ又は５０ｂも形成する。この場合、光感
知ダイオードＤ１，Ｄ２及びＤ３は、不純物が適切に添
加された半導体材料の層、一般にアモルファスシリコン
の層を堆積してパターニングすることによりｎ−ｉ−ｐ
ダイオードで構成する。次に、窒化シリコンの別の絶縁
層５１を堆積しパターニングして別の金属層を堆積及び
パターニングして光感知ダイオードのための他の電極５
２ａ及び５２ｂを形成する。図８から明らかなように、
光感知ダイオードＤ１又はＤ２の下側電極５０ａに開口
部Ａを形成して適当なバックライトＢＬからの光を光感
知ダイオードＤ１又はＤ２に入射させ、一方光感知ダイ
オードＤ３の下側電極５０ｂにより光感知ダイオードＤ
３を遮光してバックライトＢＬからの直接光が入射しな
いようにする。これとは反対に光感知ダイオードＤ１又
はＤ２の上側電極５２ａは入射光に対してこれらダイオ
ードを遮光し、光感知ダイオードＤ３の上側電極５２ｂ
は該ダイオードＤ３の上側面に光を入射させるように形
成する。図示のように、このイメージセンサはポリイミ
ドのような材料の保護絶縁層５３で被覆し、この保護絶
縁層上に撮像すべき原稿Ｄを配置することができる。こ
の場合、原稿Ｄは、イメージセンサ４０の光透過性部分
を経て入射する別の光源からの光すなわち別のバックラ
イトからの光で照明することができる。

【００６６】勿論、撮像されるべき物体がイメージセン
サに直接接触していない場合、周囲からの光によって物
体を撮像することもできる。一方、“黒”信号を形成す
るためには、例えば機械的シャッタや液晶表示シャッタ
のような適切なシャッタを用いて光感知ダイオードＤ３
を遮光する必要がある。

【００６７】図７は画素４１だけを示すが、勿論図７の
回路を画素４１のマトリックスアレイを有する２次元ア
クティブマトリックスイメージセンサに適用することも
可能である。この場合行導体５４及び列導体５５により
各画素をアクセスし、本例では光感知ダイオードＤ３の
カソードを各行電極５４にそれぞれ結合する。また、ｎ
チャネルＴＦＴの付加的なスイッチを用いることによ
り、単一の回路１０がアレイの１個の列中の全ての画素
について分担するように構成することもできる。図９は
２次元アレイのｍ列の一部を一例として示す。各光感知
ダイオードＤ３はキャパシタＣ１及びＣ２とスイッチＳ
Ｗ１〜ＳＷ３とを有し、各画素列に対して１個のＴＦＴ
Ｑ７及びＴＦＴＱ８だけを設ける。各キャパシタＣ１は
それぞれスイッチＳＷ４を介してＴＦＴＱ７の制御電極
に結合した第１の列導体５５に結合し、各キャパシタＣ
２はそれぞれスイッチＳＷ５を介してＴＦＴＱ８の制御
電極に結合した第２の列導体５５ｂに結合する。スイッ
チＳＷ１〜ＳＷ５の動作を制御する適切なタイミング信
号を用いることにより、Ｎ行の光感知ダイオードＤ３の
キャパシタＣ２に記憶された電荷を読み出し、その間に
Ｎ−１行の光感知ダイオードＤ３をリセットすると共に
Ｎ＋１行の光感知ダイオードを照明して関連するキャパ
シタＣ２に電荷を蓄積することができる。キャパシタＣ
１が蓄積された電荷を維持できる時間長及びアレイ全体
の光感知ダイオードを読み出すのに必要な時間長に応じ
て、アレイを構成する光感知ダイオードＤ３が読み出さ
れる前に各光感知ダイオードＤ３の“黒”信号を得るこ
とができ、或は前述した方法で個々の光感知ダイオード
Ｄ３が読み出される前に得ることもできる。各列毎に個
別の回路１０を設ける場合ｍ列の光感知ダイオードＤ３
を同時に読み出すことができ、或は適当なマルチプレク
サ回路を用いればアレイ全体について単一の回路１０を
用いることもできる。

【００６８】前で指摘したように、本発明により、一極
性トランジスタ（一般には、電流源が必要になるｎチャ
ネルエンハンスメント型ＭＯＳトランジスタ）で要求さ
れる多数キャリヤ用のシンクを構成する高インピダンス
を構成することができ、本発明は薄膜表示装置、イメー
ジセンサ及びメモリ用の制御回路のような薄膜技術回路
並びに例えばスマートパワーの分野のようなバルク半導
体技術において有用な利点がある。このような多数電荷
キャリヤ用のシンクを用いて電流ミラー回路を実現する
ことができ、勿論既知の電流ミラー技術を用いることに
より出力電流の値を調整することもできる。本発明は、
適当な負荷に定電圧を印加するために用いることもでき
る。

【００６９】前述した実施例において、トランジスタＱ
１及びＱ２は同一電流が流れるように整合しているが、
回路に適切な変更を加えて互いに予め定めた比（互いに
等しくない）の電流を流し出力電流が基準電流Ｉ_rに対
して予め定めた比となるように設定することもできる。

【００７０】一般に、本発明による回路１０の全ての素
子を同一基板に集積化することができる。一方、１又は
それ以上の素子を別体構造とすることもできる。

【００７１】原理的に、本発明は、電圧極性等について
適切な変更を行なうことにより用いることができるトラ
ンジスタが例えばｐｎｐバイポーラトランジスタ又はＰ
チャネルエンハンスメントＭＯＳトランジスタのような
Ｐ形の場合にも適用することができ、この結果Ｐ形の装
置だけしか用いられない場合に困難な電流シンクを構成
する回路を形成することができる。このようなＰ形装置
が必要又は望ましい状況は、例えば特別な目的のため電
流源を必要とする論理回路がＰチャネルのバーチカルパ
ワー装置と共に集積化した場合にだけ生ずる。

【００７２】勿論、特に本発明による回路が薄膜技術で
はなくバルク技術を用いて形成される場合、図４のトラ
ンジスタＱ６を除いてエンハスメントＭＯＳトランジス
タは適当な極性のバイポーラトランジスタで置換するこ
とができる（すなわち、ｎチャネルＭＯＳトランジスタ
をｎｐｎバイポーラトランジスタで置換する）。

【００７３】本発明は上述した実施例だけに限定されず
種々の変更や変形が可能である。

【図面の簡単な説明】

【図１】ＮＭＯＳインバータを構成する既知の回路を示
す回路図である。

【図２】本発明による電流源を構成する回路を示す回路
図である。

【図３】本発明による電流源を構成する回路を示す回路
図である。

【図４】本発明による電流源を構成する別の回路を示す
回路図である。

【図５】本発明による電流源回路を有するスイッチド電
流回路の一例を示す回路図である。

【図６】本発明による１個又はそれ以上の回路を有する
２次元記憶素子アレイの構成を示す回路図である。

【図７】本発明による回路を用いたイメージセンサの一
例の構成を示す回路図である。

【図８】図７に示す本発明による回路が組み込まれたイ
メージセンサの一部を示す断面図である。

【図９】本発明による回路が組み込まれた２次元イメー
ジセンサの構成を示す回路図である。

【符号の説明】

１，２給電ラインＱ１第１トランジスタＱ２第２トランジスタＲＬ負荷Ｑ３第３トランジスタＱ４第４トランジスタＱ５第５トランジスタＱ６別のトランジスタ４増幅手段Ｄ１，Ｄ２，Ｄ３光感知ダイオードＣ１，Ｃ２キャパシタＳＷ１〜ＳＷ３スイッチ

Claims

【特許請求の範囲】

【請求項１】多数電荷キャリヤ用のシンクを形成する
回路であって、第１及び第２の給電ラインと、各々が制
御電極並びに第１及び第２の主電極を有する同一極性の
第１及び第２のトランジスタと、主及び負の入力部並び
に出力部を有する増幅手段とを具え、前記第２トランジスタが第１トランジスタの対応する寸
法に対して予め定めた比の寸法を有し、第１及び第２の
トランジスタの第１主電極を前記第１及び第２の給電ラ
インの一方の給電ラインに結合し、第１トランジスタの
主電極をこの第１トランジスタを経て基準電流を供給す
る基準電流源を介して他方の給電ラインに結合し、並び
に第２トランジスタの第２主電極を負荷を介して前記他
方の給電ラインに結合されるように配置し、回路の動作
中多数キャリヤを第１及び第２のトランジスタを経て前
記他方の給電ラインから離れる方向に流し、前記増幅手段の負の入力部を第１トランジスタの第２の
主電極に結合し、正の入力部を第２トランジスタの第２
の主電極に結合し、並びに出力部を第１及び第２のトラ
ンジスタの制御電極に結合して増幅手段の正の入力部の
電圧及び負の入力部の電圧を等しくする負帰還を形成
し、第２トランジスタがこの第２トランジスタの第２主
電極と前記他方の給電ラインとの間に結合した負荷に前
記基準電流に対して予め定めた比の電流を供給するよう
に構成したシンク形成回路。
【請求項２】前記第１及び第２のトランジスタが、前
記増幅手段の負及び正の入力部にそれぞれ結合したソー
ス電極を有するｎチャネルエンハンスメントＭＯＳトラ
ンジスタを有し、電流源を形成するように構成した請求
項１に記載のシンク形成回路。
【請求項３】前記第１及び第２のトランジスタが互い
に整合している請求項１に記載のシンク形成回路。
【請求項４】前記増幅手段が、前記正の入力部及び負
の入力部に結合した入力トランジスタ回路を有する反転
回路と、この反転回路の動作中に照明される光感知素子
を有する負荷装置とを有する請求項１，２又は３に記載
のシンク形成回路。
【請求項５】前記入力トランジスタ回路が第３，第４
及び第５トランジスタを有し、核トランジスタが第１及
び第２の主電極と制御電極とを具え、第３トランジスタ
の制御電極を前記正の入力部に結合し、第４トランジス
タの制御電極を前記負の入力部に結合し、第５トランジ
スタの制御電極をバイアス電圧源に結合し、第３及び第
５トランジスタを前記第１の給電ラインと第２の給電ラ
インとの間に直列に接続し、第５トランジスタを第４ト
ランジスタ及び前記光感知素子に直列に結合し、光感知
素子を増幅手段の出力部に結合した請求光４に記載のシ
ンク形成回路。
【請求項６】前記光感知素子を、前記第４トランジス
タの第１の主電極と第１の給電ラインとの間に結合した
光感知性非線形抵抗装置で構成した請求項５に記載のシ
ンク形成回路。
【請求項７】前記光感知素子が、前記第４トランジス
タに直列に結合した別のトランジスタの第２の主電極と
制御電極との間に結合した少なくとも１個の光感知装置
を有し、光が入射したとき、前記別のトランジスタの第
２の主電極と制御電極との間に電圧が生ずるように構成
した請求項５に記載のシンク形成回路。
【請求項８】請求項１から７までのいずれか１項に記
載のシンク形成回路に基づいて構成された電流源回路を
有するスイッチド電流回路。
【請求項９】行及び列状に配置した記憶素子の２次元
アレイ装置であって、個々の記憶素子をアクセスする行
導体及び列導体と、これら行導体及び列導体による記憶
素子へのアクセスを制御する制御回路とを具え、前記制
御回路が請求項１から８までのいずれか１項に記載のシ
ンク形成回路を少なくとも１個有する記憶素子の２次元
アレイ装置。
【請求項１０】少なくとも１個の光感知素子と、請求
項１から７までのいずれか１項に記載のシンク形成回路
と、第１及び第２の主電極並びに絶縁ゲート電極を有
し、第１の給電ラインと第２の給電ラインとの間で第１
のトランジスタに直列に接続されて基準電流源を形成す
る別のトランジスタと、前記第１の給電ラインと第２の
給電ラインとの間で第２のトランジスタに直列に結合さ
れ、回路の負荷に対して第２のトランジスタと前記別の
トランジスタとの間の接続部に生ずる出力を与える付加
的なトランジスタと、スイッチング手段とを具え、前記
スイッチング手段が、前記光感知素子を給電ラインと前
記別のトランジスタの制御電極との間に結合して前記別
のトランジスタが前記光感知素子が照明されない場合に
光感知素子によって生じた第１信号を表わす第１の電流
を発生すると共に、前記光感知素子を給電ラインと前記
付加的なトランジスタの制御電極との間に結合して前記
付加的な前記光感知素子が照明された場合にこの光感知
素子により生ずる第２の信号を表わす第２の電流を発生
し、前記出力部に生ずべき第１の信号と第２の信号との
間の差を表わす第３の電流を発生するように構成したイ
メージセンサ。