JPH07231091A - Manufacture of semiconductor device - Google Patents
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- JPH07231091A JPH07231091A JP4175794A JP4175794A JPH07231091A JP H07231091 A JPH07231091 A JP H07231091A JP 4175794 A JP4175794 A JP 4175794A JP 4175794 A JP4175794 A JP 4175794A JP H07231091 A JPH07231091 A JP H07231091A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート電極およびソース・ドレイン拡散層
上に自己整合的にシリサイド膜を形成する工程を含むＭ
ＯＳ型半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, it includes a step of forming a silicide film on a gate electrode and a source / drain diffusion layer in a self-aligned manner.
The present invention relates to a method for manufacturing an OS type semiconductor device.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の高集積化に伴い
ゲート電極／配線の線幅が微細化されたことにより従来
のポリシリコンゲートでは配線抵抗が高くなって高速動
作に支障が生じるようになってきたため、ポリシリコン
ゲート上に金属シリサイドを載置したポリサイド構造の
ゲート電極が採用されるようになってきている。また、
素子の微細化によりソース・ドレイン拡散層の浅接合化
が進み、シート抵抗およびコンタクト抵抗が増大するよ
うになってきたため、これに対処してソース・ドレイン
拡散層の表面にも金属シリサイドを設けるサリサイド構
造も実用化されてきている。2. Description of the Related Art In recent years, the line width of gate electrodes / wirings has become finer with higher integration of semiconductor integrated circuits, so that wiring resistance becomes higher in conventional polysilicon gates, which hinders high-speed operation. Therefore, a gate electrode having a polycide structure in which a metal silicide is mounted on a polysilicon gate has been adopted. Also,
As the element and device are becoming finer, shallower junctions of the source / drain diffusion layers are advancing, and the sheet resistance and contact resistance are increasing. To address this, metal silicide is also provided on the surface of the source / drain diffusion layers to prevent salicide. The structure has also been put to practical use.
【０００３】このサリサイド構造は、通常、ゲートポリ
シリコンおよびソース・ドレイン拡散層の表面を自己整
合的にシリサイド化することによって形成される。図３
は、この種サリサイド構造の半導体装置の従来の製造方
法を説明するための工程断面図である。ｐ型シリコン基
板３０１の不活性領域にフィールド酸化膜３０２を、活
性領域にゲート酸化膜３０３を形成する。次に、ゲート
電極を形成するために燐を添加したポリシリコン膜３０
４をゲート酸化膜３０３およびフィールド酸化膜３０２
上に形成し、これをマスクに活性領域に不純物を導入し
てソース・ドレインを形成すべき領域にｎ- 型拡散層３
０５を形成する。This salicide structure is usually formed by siliciding the surfaces of the gate polysilicon and the source / drain diffusion layers in a self-aligned manner. Figure 3
FIG. 9 is a process cross-sectional view for explaining a conventional method for manufacturing a semiconductor device having this type of salicide structure. A field oxide film 302 is formed in the inactive region of the p-type silicon substrate 301, and a gate oxide film 303 is formed in the active region. Next, a polysilicon film 30 to which phosphorus is added to form a gate electrode
4 is a gate oxide film 303 and a field oxide film 302
The n − -type diffusion layer 3 is formed on the surface of the n - type diffusion layer 3 and is used as a mask to introduce impurities into the active region to form the source / drain.
Form 05.
【０００４】次に、ＣＶＤ法により、膜厚約２０００Å
のシリコン酸化膜を形成し、異方性エッチングによりこ
れをエッチバックして、ポリシリコン膜３０４の側面に
膜厚約２００ｎｍの側壁酸化膜３０６を形成する。次
に、砒素のイオン注入によりｎ+ 型拡散層３０７を形成
する〔図３（ａ）〕。Next, a film thickness of about 2000 Å is formed by the CVD method.
A silicon oxide film is formed and etched back by anisotropic etching to form a sidewall oxide film 306 having a film thickness of about 200 nm on the side surface of the polysilicon film 304. Next, an n + type diffusion layer 307 is formed by arsenic ion implantation [FIG. 3 (a)].
【０００５】次に、バッファードフッ酸により自然酸化
膜を除去した後、スパッタ法により１００ｎｍのチタン
膜３０９を形成する〔図３（ｂ）〕。次に、窒素雰囲気
中の熱処理によりチタンと露出しているシリコンとを反
応させ、ポリシリコン膜３０４およびｎ+ 型拡散層３０
７上にチタンシリサイド膜３１０を形成する。この時、
フィールド酸化膜３０２上および側壁酸化膜３０６上の
チタンはシリコンとは反応せずに、一部は窒化チタンと
なり、未反応チタン膜３０９ａとして残る〔図３
（ｃ）〕。Next, after removing the natural oxide film by buffered hydrofluoric acid, a titanium film 309 having a thickness of 100 nm is formed by the sputtering method (FIG. 3B). Next, the exposed silicon is reacted with titanium by heat treatment in a nitrogen atmosphere, and the polysilicon film 304 and the n + type diffusion layer 30 are formed.
A titanium silicide film 310 is formed on the metal layer 7. This time,
Titanium on the field oxide film 302 and the side wall oxide film 306 does not react with silicon, partly becomes titanium nitride, and remains as an unreacted titanium film 309a [FIG.
(C)].
【０００６】次に、フィールド酸化膜３０２上および側
壁酸化膜３０６上の未反応チタン膜３０９ａをウェット
法によりエッチング除去する。このとき、形成されたチ
タンシリサイド膜は抵抗の高いＣ−４９の結晶状態にあ
る。その後、窒素雰囲気中で９００℃程度の高温の熱処
理を行い、チタンシリサイド膜３１０に、Ｃ−４９から
Ｃ−５４へと結晶の相転移を起こさせて層抵抗を下げ
る。ここに、ポリシリコン膜３０４およびチタンシリサ
イド膜３１０からなるポリサイド構造のゲート電極３１
１が形成されたことになる〔図３（ｄ）〕。Next, the unreacted titanium film 309a on the field oxide film 302 and the sidewall oxide film 306 is removed by etching by a wet method. At this time, the formed titanium silicide film is in the C-49 crystalline state with high resistance. After that, heat treatment at a high temperature of about 900 ° C. is performed in a nitrogen atmosphere to cause a crystal phase transition in the titanium silicide film 310 from C-49 to C-54 to reduce the layer resistance. Here, a gate electrode 31 having a polycide structure including a polysilicon film 304 and a titanium silicide film 310 is formed.
1 has been formed [FIG. 3 (d)].
【０００７】次に、図示されていないが、ＢＰＳＧ等か
らなる層間絶縁膜を堆積し、コンタクトホールを開設し
た後、Ａｌ配線を形成して、従来法によるサリサイド構
造のＭＯＳ型半導体装置の製造を完了する。なお、この
種ＭＯＳ型半導体装置の製造方法の公知例としては、特
開昭５７−９９７７５号公報等がある。Next, although not shown, an interlayer insulating film made of BPSG or the like is deposited, contact holes are formed, and then Al wiring is formed to manufacture a salicide-structure MOS type semiconductor device by a conventional method. Complete. As a known example of a method of manufacturing this type of MOS semiconductor device, there is JP-A-57-99775.
【０００８】[0008]
【発明が解決しようとする課題】半導体集積回路装置の
高集積化、微細化に伴ってゲート電極間の間隔も狭くな
ってきている。ところが、スパッタリングによるチタン
はステップカバレッジがあまりよくないため、狭いゲー
ト電極間に形成された拡散層上には薄いチタン膜しか形
成されないようになる。そのため、そこに形成されるチ
タンシリサイド膜が薄くなり、層抵抗が上昇し、また耐
熱性も劣化する。The gap between the gate electrodes is becoming narrower as the semiconductor integrated circuit device is highly integrated and miniaturized. However, since titanium formed by sputtering has a poor step coverage, only a thin titanium film is formed on the diffusion layer formed between the narrow gate electrodes. Therefore, the titanium silicide film formed there becomes thin, the layer resistance increases, and the heat resistance also deteriorates.
【０００９】また、従来の製造方法では、高温の熱処理
によりチタンシリサイドに結晶の相転移を起こさせる必
要があったが、このとき、幅の広いチタンシリサイド配
線では正常に層抵抗の低下が行われるが、０．５μｍ以
下の微細な幅のチタンシリサイド膜では、結晶の相転移
と共に凝集が起こり、チタンシリサイドが部分的に断線
するため、層抵抗は逆に高くなり、ばらつきも大きくな
ってしまう。この電極／配線におけるシリサイドの層抵
抗の上昇は、動作速度が低下する等デバイスが所望の性
能を果たせなくなる事態を招くことになり、また、歩留
まり低下の原因を与えることになる。Further, in the conventional manufacturing method, it was necessary to cause a crystal phase transition in titanium silicide by heat treatment at high temperature, but at this time, the layer resistance is normally reduced in a wide titanium silicide wiring. However, in a titanium silicide film having a fine width of 0.5 μm or less, aggregation occurs together with crystal phase transition and the titanium silicide is partially broken, so that the layer resistance is increased to the contrary and the variation becomes large. This increase in the layer resistance of the silicide in the electrode / wiring leads to a situation in which the device cannot achieve desired performance, such as a decrease in operating speed, and also causes a decrease in yield.
【００１０】さらに、上述の従来例では、結晶の相転移
を起こさせるために行う高温熱処理の際に、ソース・ド
レイン拡散層中の不純物がチタンシリサイドの中に拡散
し、これにより、チタンシリサイドと接触するソース・
ドレイン拡散層の界面の不純物濃度が低下し、チタンシ
リサイドとソース・ドレイン拡散層の接触抵抗が増大
し、半導体装置の性能が劣化するという問題点があっ
た。Further, in the above-mentioned conventional example, the impurities in the source / drain diffusion layers diffuse into the titanium silicide during the high temperature heat treatment for causing the phase transition of the crystal, whereby titanium silicide and titanium silicide are formed. Source to contact
There is a problem that the impurity concentration at the interface of the drain diffusion layer is reduced, the contact resistance between the titanium silicide and the source / drain diffusion layer is increased, and the performance of the semiconductor device is deteriorated.
【００１１】[0011]
【課題を解決するための手段】上記問題点を解決するた
めに、本発明によれば、第１導電型の半導体基板（１０
１、２０１）上に選択酸化法により素子分離領域（１０
２、２０２）を形成する工程と、多結晶シリコン膜を形
成しこれをパターニングして前記半導体基板上に電極配
線（１０４、２０４）を形成する工程と、前記半導体基
板の表面に第２導電型の不純物を導入して第２導電型の
拡散層（１０５、１０７；２０５、２０７）を形成する
工程と、ＣＶＤ法により半導体基板上に高融点金属（１
０９、２０９）を堆積し、同時に露出しているシリコン
（１０８）と堆積高融点金属とを反応させて前記電極配
線および前記拡散層上に高融点金属シリサイド（１１
０、２１０）を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法が提供される。In order to solve the above problems, according to the present invention, a semiconductor substrate (10) of the first conductivity type is provided.
1, 201) on the element isolation region (10
2, 202), a step of forming a polycrystalline silicon film and patterning it to form electrode wirings (104, 204) on the semiconductor substrate, and a second conductivity type on the surface of the semiconductor substrate. Of the refractory metal (1) formed on the semiconductor substrate by the CVD method and the step of forming the second conductivity type diffusion layer (105, 107; 205, 207) by introducing the impurities.
09, 209), and at the same time, the exposed silicon (108) and the deposited refractory metal react to cause refractory metal silicide (11) on the electrode wiring and the diffusion layer.
0, 210) is formed, and a method for manufacturing a semiconductor device is provided.
【００１２】[0012]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の第１の実
施例を説明するための製造工程順の断面図である。ｐ型
シリコン基板１０１の不活性領域に選択酸化法によりフ
ィールド酸化膜１０２を形成し、フィールド酸化膜１０
２によって区画された活性領域に熱酸化法により１０ｎ
ｍのゲート酸化膜１０３を形成する。次に、ＣＶＤ法に
より全面に厚さ２００ｎｍのポリシリコン膜１０４を形
成し、リン（Ｐ）をドーピングして低抵抗化した後、ゲ
ート電極の形状にパターニングする。次いで、このポリ
シリコン膜１０４をマスクにシリコン基板の表面にｎ型
不純物を導入して、ソース・ドレインを形成する領域に
ｎ- 型拡散層１０５を形成する。次に、ＣＶＤ法により
シリコン酸化膜を２００ｎｍ程成長させ、その後、異方
性エッチングによりこれをエッチバックして、ポリシリ
コン膜１０４の側面に側壁酸化膜１０６を形成する。次
に、ヒ素（Ａｓ）のイオン注入を行い、８５０℃の熱処
理を行って、ｎ+ 型拡散層１０７を形成する〔図１
（ａ）〕。Embodiments of the present invention will now be described with reference to the drawings. 1A to 1D are cross-sectional views in the order of manufacturing steps for explaining the first embodiment of the present invention. The field oxide film 102 is formed on the inactive region of the p-type silicon substrate 101 by the selective oxidation method, and the field oxide film 10 is formed.
10n by thermal oxidation method in the active region partitioned by 2
m gate oxide film 103 is formed. Next, a 200 nm-thickness polysilicon film 104 is formed on the entire surface by the CVD method, and after phosphorus (P) is doped to reduce the resistance, it is patterned into the shape of the gate electrode. Next, using the polysilicon film 104 as a mask, n-type impurities are introduced into the surface of the silicon substrate to form the n − -type diffusion layer 105 in the regions where the source / drain is to be formed. Next, a silicon oxide film is grown to a thickness of about 200 nm by the CVD method, and then this is etched back by anisotropic etching to form a sidewall oxide film 106 on the side surface of the polysilicon film 104. Next, arsenic (As) is ion-implanted and heat-treated at 850 ° C. to form the n + -type diffusion layer 107 [FIG.
(A)].
【００１３】次に、シリコンを５Ｅ１５／ｃｍ2 程度イ
オン注入してポリシリコン膜１０４およびｎ+ 型拡散層
１０７の表面をアモルファス化しアモルファスシリコン
層１０８を形成する〔図１（ｂ）〕。次に、バッファー
ドフッ酸によりポリシリコン膜１０４上およびｎ+ 型拡
散層１０７上の自然酸化膜を除去した後、ＥＣＲプラズ
マＣＶＤ法によりチタンを堆積する。このとき、フィー
ルド酸化膜１０２上および側壁酸化膜１０６上にはチタ
ン膜１０９が形成され、ポリシリコン膜１０４上および
ｎ+ 型拡散層１０７上には、堆積するチタンとポリシリ
コン膜１０４およびｎ+ 型拡散層１０７のシリコンとが
反応し、約３０ｎｍのチタンシリサイド膜１１０が形成
され、ここにポリサイド構造のゲート電極１１１が形成
される。このＥＣＲプラズマＣＶＤの条件は、使用ガス
は四塩化チタン、窒素、水素の混合ガスであり、反応温
度は６００〜７００℃である〔図１（ｃ）〕。Next, silicon is ion-implanted at about 5E15 / cm 2 to amorphize the surfaces of the polysilicon film 104 and the n + type diffusion layer 107 to form an amorphous silicon layer 108 [FIG. 1 (b)]. Next, after removing the natural oxide film on the polysilicon film 104 and the n + type diffusion layer 107 by buffered hydrofluoric acid, titanium is deposited by the ECR plasma CVD method. At this time, a titanium film 109 is formed on the field oxide film 102 and the sidewall oxide film 106, and titanium and polysilicon films 104 and n + to be deposited are deposited on the polysilicon film 104 and the n + type diffusion layer 107. The silicon of the type diffusion layer 107 reacts with silicon to form a titanium silicide film 110 of about 30 nm, and a gate electrode 111 having a polycide structure is formed here. The condition of this ECR plasma CVD is that the used gas is a mixed gas of titanium tetrachloride, nitrogen and hydrogen, and the reaction temperature is 600 to 700 ° C. [FIG. 1 (c)].
【００１４】次に、フィールド酸化膜１０２上および側
壁酸化膜１０６上のチタン膜１０９をアンモニア水と過
酸化水素水の混合液により除去する〔図１（ｄ）〕。そ
の後、層間絶縁膜を堆積して、コンタクトホールを設け
た後、Ａｌ電極を形成して本実施例のサリサイド構造の
ＭＯＳ型トランジスタを有する半導体装置の製造が完了
する。Next, the titanium film 109 on the field oxide film 102 and the sidewall oxide film 106 is removed by a mixed solution of ammonia water and hydrogen peroxide water [FIG. 1 (d)]. After that, an interlayer insulating film is deposited, a contact hole is provided, and then an Al electrode is formed to complete the manufacture of the semiconductor device having the salicide structure MOS type transistor of this embodiment.
【００１５】このようにして形成されたＭＯＳトランジ
スタは、いわゆるＬＤＤ（LightlyDoped Drain ）構造
のソース・ドレイン拡散層を有しており、信頼性上問題
となるホットエレクトロンによる特性劣化は抑制され
る。上記製造方法によれば、ＥＣＲプラズマＣＶＤによ
って堆積するチタンとシリコンとが直接反応してチタン
シリサイドが形成され、しかもこのとき低抵抗のＣ−５
４の結晶構造のチタンシリサイドが形成されるため、そ
の後の高温の熱処理は必要なくなり、凝集によるチタン
シリサイド膜の高抵抗化や不純物のチタンシリサイド膜
への拡散によるソース・ドレイン領域の不純物濃度の低
下等の不都合を回避することができる。また、このＣＶ
Ｄ法によるチタンの堆積はステップカバレッジ性に優れ
ており、狭いゲート電極間の間隙にも十分にチタンが供
給されるため、狭い間隙部分に形成された拡散層上にも
十分厚いシリサイド膜を形成することができる。The MOS transistor thus formed has a source / drain diffusion layer having a so-called LDD (Lightly Doped Drain) structure, and deterioration of characteristics due to hot electrons, which is a problem in reliability, is suppressed. According to the above manufacturing method, titanium deposited by ECR plasma CVD directly reacts with silicon to form titanium silicide, and at this time, C-5 having low resistance is used.
Since the titanium silicide having the crystal structure of No. 4 is formed, the subsequent high-temperature heat treatment is not required, and the resistance of the titanium silicide film is increased by agglomeration and the impurity concentration of the source / drain regions is lowered by the diffusion of impurities into the titanium silicide film. It is possible to avoid such inconvenience. Also, this CV
Depositing titanium by the D method has excellent step coverage, and titanium is sufficiently supplied to the gap between the narrow gate electrodes. Therefore, a sufficiently thick silicide film is formed on the diffusion layer formed in the narrow gap portion. can do.
【００１６】図２（ａ）〜（ｃ）は、本発明の第２の実
施例を説明するための製造工程順の断面図である。同図
において、図１の部分と同等の部分には下２桁が共通す
る参照番号が付されている。第１の実施例の場合と同様
の工程により、ＥＣＲプラズマＣＶＤ法により、フィー
ルド酸化膜２０２上および側壁酸化膜２０６上にはチタ
ン膜２０９を堆積し、ポリシリコン膜２０４上およびｎ
+ 型拡散層２０７上においては堆積するチタンとポリシ
リコン膜２０４およびｎ+ 型拡散層２０７のシリコンと
を反応させて膜厚約３０ｎｍのチタンシリサイド膜２１
０を形成する。これにより、活性領域上では、ポリシリ
コン膜２０４およびチタンシリサイド膜２１０からなる
ゲート電極２１１が形成され、不活性領域のフィールド
酸化膜２０２上には、同等の積層構造のポリサイド配線
２１１ａが形成される。このとき、フィールド酸化膜２
０２上および側壁酸化膜２０６上に成長するチタン膜２
０９は、一部チタンシリサイド膜２１０と重なって形成
される〔図２（ａ）〕。2 (a) to 2 (c) are sectional views in the order of manufacturing steps for explaining the second embodiment of the present invention. In the figure, the same reference numerals as the last two digits are assigned to the same parts as those in FIG. By the same process as in the first embodiment, a titanium film 209 is deposited on the field oxide film 202 and the sidewall oxide film 206 by the ECR plasma CVD method, and on the polysilicon film 204 and n.
On the + type diffusion layer 207, the titanium deposited is reacted with the polysilicon film 204 and the silicon of the n + type diffusion layer 207 to cause the titanium silicide film 21 with a thickness of about 30 nm.
Form 0. As a result, the gate electrode 211 made of the polysilicon film 204 and the titanium silicide film 210 is formed on the active region, and the polycide wiring 211a having the same laminated structure is formed on the field oxide film 202 in the inactive region. . At this time, the field oxide film 2
02 and the titanium oxide film 2 grown on the sidewall oxide film 206.
09 is formed so as to partially overlap the titanium silicide film 210 [FIG. 2 (a)].
【００１７】次に、ｎ+ 型拡散層２０７上およびポリサ
イド配線２１１ａ上にかかるようにフォトレジスト膜２
１２を形成する〔図２（ｂ）〕。次に、フォトレジスト
２１２で覆われていないチタン膜２０９をアンモニア水
と過酸化水素水の混合液により除去し、ｎ+ 型拡散層２
０７とポリサイド配線２１１ａを接続するチタン配線２
０９ａを形成する〔図２（ｃ）〕。その後、層間絶縁膜
を堆積して、コンタクトホールを設けた後、Ａｌ配線を
形成して本実施例の半導体装置の製造を完了する。Next, the photoresist film 2 is formed so as to cover the n + type diffusion layer 207 and the polycide wiring 211a.
12 is formed (FIG. 2B). Next, the titanium film 209 not covered with the photoresist 212 is removed by a mixed solution of ammonia water and hydrogen peroxide water, and the n + type diffusion layer 2
Titanium wiring 2 connecting 07 and polycide wiring 211a
09a is formed [FIG. 2 (c)]. After that, an interlayer insulating film is deposited, contact holes are provided, and then Al wiring is formed to complete the manufacture of the semiconductor device of this embodiment.
【００１８】この第２の実施例では、フィールド酸化膜
２０２上に形成されたポリサイド膜を配線として用いる
とともにｎ+ 型拡散層２０７からこのポリサイド配線２
１１ａにかけて形成されたチタン膜をいわゆる局所配線
として使用して配線効率を高めている。これは、チタン
をスパッタ法により堆積する従来例の場合でも可能であ
るが、チタンをスパッタで堆積した場合、チタンのステ
ップカバレッジが悪いため、ポリサイド配線２１１ａの
側面にある側壁酸化膜２０６の部分でのチタン膜厚が薄
くなり、チタン配線の抵抗が増加したり、また断線する
などの不具合が発生する。しかし、チタンをＣＶＤ法で
堆積した場合、ステップカバレッジはほぼ１００％であ
るため、側壁酸化膜２０６の部分でのチタンの膜厚は十
分に確保でき、低抵抗の配線が得られる。In the second embodiment, the polycide film formed on the field oxide film 202 is used as a wiring, and the polycide wiring 2 is formed from the n + type diffusion layer 207.
The titanium film formed over 11a is used as so-called local wiring to improve wiring efficiency. This is possible even in the case of the conventional example in which titanium is deposited by the sputtering method, but when titanium is deposited by sputtering, the step coverage of titanium is poor, so that the sidewall oxide film 206 on the side surface of the polycide wiring 211a is not covered. As a result, the titanium film thickness becomes thin, and the resistance of the titanium wiring increases, and a problem such as disconnection occurs. However, when titanium is deposited by the CVD method, the step coverage is almost 100%, so that the film thickness of titanium at the side wall oxide film 206 can be sufficiently secured, and a low resistance wiring can be obtained.
【００１９】さらに、従来例の場合には、、チタンシリ
サイドを形成するときに窒素雰囲気中で熱処理を行うた
め、チタン配線となる膜の一部が窒化されてしまい配線
の層抵抗が大きくなる。しかし、本実施例では、ＣＶＤ
法により成膜されたチタン配線２０９ａは、その後、窒
素雰囲気中での熱処理を受けることがないため、窒化に
よる層抵抗の低下を回避することができる。Further, in the case of the conventional example, since the heat treatment is performed in a nitrogen atmosphere when forming titanium silicide, a part of the film which becomes the titanium wiring is nitrided, and the layer resistance of the wiring increases. However, in this embodiment, the CVD
Since the titanium wiring 209a formed by the method is not subsequently subjected to heat treatment in a nitrogen atmosphere, it is possible to avoid a decrease in layer resistance due to nitriding.
【００２０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、シリサイド形
成用の高融点金属としてチタンを用いていたが、タング
ステン、コバルト、モリブデン等の他の高融点金属を用
いてシリサイドを形成するようにしてもよい。また、実
施例では、ｎチャネルＭＯＳトランジスタについて説明
したが、ｐチャネルＭＯＳトランジスタ、ＣＭＯＳにつ
いても同様に本発明を適用することができる。The preferred embodiment has been described above.
The present invention is not limited to these examples, and various modifications can be made without departing from the scope of the present invention. For example, although titanium is used as the refractory metal for forming the silicide in the embodiment, the silicide may be formed using another refractory metal such as tungsten, cobalt, or molybdenum. Further, although the n-channel MOS transistor is described in the embodiment, the present invention can be similarly applied to the p-channel MOS transistor and the CMOS.
【００２１】[0021]
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ＣＶＤ法によりチタン堆積すると
同時にポリシリコン膜およびソース・ドレイン拡散層の
シリコンとチタンとを反応させチタンシリサイドを形成
するものであるので、以下の効果を享受することができ
る。As described above, in the method of manufacturing a semiconductor device according to the present invention, titanium is deposited by the CVD method and, at the same time, silicon in the polysilicon film and the source / drain diffusion layers reacts with titanium to form titanium silicide. Therefore, the following effects can be enjoyed.
【００２２】（ａ） ＣＶＤによる高融点金属の堆積と
同時に低抵抗の結晶相のシリサイドが形成されるため、
金属膜の成膜後に２回の熱処理を必要とした従来例に比
較して、工数の削減が可能となる。 （ｂ） ９００℃程度の高温の熱処理を行う必要がない
ことから、０．５μｍ以下の微細な配線で発生するシリ
サイドの凝集を回避することができ、シリサイド膜が高
抵抗化するのを防止することができる。また、拡散層中
の不純物がシリサイド側へ拡散するのを防止することが
できるので、ポリシリコンとシリサイドとの接触抵抗を
低下させないようにすることができる。(A) Since a low resistance crystalline phase silicide is formed simultaneously with the deposition of a refractory metal by CVD,
The number of steps can be reduced as compared with the conventional example in which the heat treatment is required twice after the metal film is formed. (B) Since it is not necessary to perform heat treatment at a high temperature of about 900 ° C., it is possible to avoid agglomeration of silicide that occurs in fine wiring of 0.5 μm or less, and prevent the silicide film from having a high resistance. be able to. Further, it is possible to prevent the impurities in the diffusion layer from diffusing to the silicide side, so that it is possible to prevent the contact resistance between the polysilicon and the silicide from being lowered.
【００２３】（ｃ） 良好なステップカバレッジをもっ
て高融点金属を堆積することができるので、狭い電極配
線間の拡散層にも十分な量の高融点金属を供給すること
ができ、狭い拡散層上にも十分な膜厚をもった低抵抗の
シリサイド膜を形成することができる。 （ｄ） シリサイド膜形成時に同時に成膜された高融点
金属膜を配線として用いる実施例によれば、膜厚が均一
で表面が窒化されていない金属膜を利用することができ
るため、低抵抗の配線層を得ることができる。(C) Since the refractory metal can be deposited with good step coverage, a sufficient amount of refractory metal can be supplied to the diffusion layer between the narrow electrode wirings, and the refractory metal can be deposited on the narrow diffusion layer. A low resistance silicide film having a sufficient film thickness can be formed. (D) According to the embodiment in which the refractory metal film formed at the same time as the formation of the silicide film is used as the wiring, a metal film having a uniform film thickness and having a non-nitrided surface can be used. A wiring layer can be obtained.
【図１】本発明の第１の実施例を説明するための工程断
面図。FIG. 1 is a process sectional view for explaining a first embodiment of the present invention.
【図２】本発明の第２の実施例を説明するための工程断
面図。FIG. 2 is a process sectional view for explaining a second embodiment of the present invention.
【図３】従来例の工程断面図。FIG. 3 is a process sectional view of a conventional example.
１０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート酸化膜 １０４、２０４、３０４ ポリシリコン膜 １０５、２０５、３０５ ｎ- 型拡散層 １０６、２０６、３０６ 側壁酸化膜 １０７、２０７、３０７ ｎ+ 型拡散層 １０８ アモルファスシリコン層 １０９、２０９、３０９ チタン膜 ２０９ａ チタン配線 ３０９ａ 未反応チタン膜 １１０、２１０、３１０ チタンシリサイド膜 １１１、２１１、３１１ ゲート電極 ２１１ａ ポリサイド配線 ２１２ フォトレジスト膜101, 201, 301 p-type silicon substrate 102, 202, 302 field oxide film 103, 203, 303 gate oxide film 104, 204, 304 polysilicon film 105, 205, 305 n - type diffusion layer 106, 206, 306 sidewall oxidation Film 107, 207, 307 n + type diffusion layer 108 Amorphous silicon layer 109, 209, 309 Titanium film 209a Titanium wiring 309a Unreacted titanium film 110, 210, 310 Titanium silicide film 111, 211, 311 Gate electrode 211a Polycide wiring 212 Photo Resist film
Claims (8)
により素子分離領域を形成する工程と、多結晶シリコン
膜を形成しこれをパターニングして前記半導体基板上に
電極配線を形成する工程と、前記半導体基板の表面に第
２導電型の不純物を導入して第２導電型の拡散層を形成
する工程と、ＣＶＤ法により半導体基板上に高融点金属
を堆積し、同時に露出しているシリコンと堆積高融点金
属とを反応させて前記電極配線および前記拡散層上に高
融点金属シリサイドを形成する工程と、を含むことを特
徴とする半導体装置の製造方法。1. A step of forming an element isolation region on a semiconductor substrate of the first conductivity type by a selective oxidation method, and a step of forming a polycrystalline silicon film and patterning the same to form an electrode wiring on the semiconductor substrate. And a step of introducing an impurity of the second conductivity type into the surface of the semiconductor substrate to form a diffusion layer of the second conductivity type, and depositing a refractory metal on the semiconductor substrate by the CVD method and exposing the metal at the same time. A step of reacting silicon with a deposited refractory metal to form refractory metal silicide on the electrode wiring and the diffusion layer.
により素子分離領域を形成する工程と、多結晶シリコン
膜を形成しこれをパターニングして前記半導体基板上に
電極配線を形成する工程と、前記電極配線をマスクとし
て前記半導体基板の表面に第２導電型の不純物を導入し
て第２導電型の第１の拡散層を形成する工程と、全面に
絶縁膜を形成しこれをエッチバックして前記電極配線の
側壁に側壁絶縁膜を形成する工程と、前記電極配線およ
び前記側壁絶縁膜をマスクとして前記半導体基板の表面
に第２導電型の不純物を導入して第２導電型の第２の拡
散層を形成する工程と、ＣＶＤ法により半導体基板上に
高融点金属を堆積し、同時に露出しているシリコンと堆
積高融点金属とを反応させて前記電極配線および前記第
２の拡散層上に高融点金属シリサイドを形成する工程
と、を含むことを特徴とする半導体装置の製造方法。2. A step of forming an element isolation region on a semiconductor substrate of the first conductivity type by a selective oxidation method, and a step of forming a polycrystalline silicon film and patterning it to form an electrode wiring on the semiconductor substrate. And a step of introducing a second conductivity type impurity into the surface of the semiconductor substrate using the electrode wiring as a mask to form a second conductivity type first diffusion layer, and forming an insulating film on the entire surface and etching the same. Backing up to form a sidewall insulating film on the sidewall of the electrode wiring, and introducing impurities of the second conductivity type into the surface of the semiconductor substrate by using the electrode wiring and the sidewall insulating film as a mask. A step of forming a second diffusion layer, and a refractory metal is deposited on the semiconductor substrate by a CVD method, and at the same time, the exposed silicon and the deposited refractory metal are reacted to cause the electrode wiring and the second diffusion. High melting on the layer And a step of forming point metal silicide.
点金属を堆積する工程に先立って、IV族元素のイオン注
入によって露出しているシリコンの表面をアモルファス
化することを特徴とする請求項１または２記載の半導体
装置の製造方法。3. The surface of silicon exposed by ion implantation of a group IV element is made amorphous before the step of depositing a refractory metal on a semiconductor substrate by the CVD method. Alternatively, the method of manufacturing a semiconductor device according to the item 2.
程に用いられるＣＶＤ法がプラズマ中で反応ガスを分解
させて行うものであることを特徴とする請求項１または
２記載の半導体装置の製造方法。4. The semiconductor device according to claim 1, wherein the CVD method used in the step of depositing the refractory metal on the semiconductor substrate is performed by decomposing a reaction gas in plasma. Production method.
程に用いられるＣＶＤ法がＥＣＲにより励起されたプラ
ズマ中で反応ガスを分解させて行うものであることを特
徴とする請求項１または２記載の半導体装置の製造方
法。5. The CVD method used in the step of depositing a refractory metal on a semiconductor substrate is performed by decomposing a reaction gas in plasma excited by ECR. A method for manufacturing a semiconductor device as described above.
程に用いられるＣＶＤ法がＥＣＲにより励起されたプラ
ズマ雰囲気中で高融点金属塩化物、窒素および水素を含
む反応ガスを分解させて行うものであることを特徴とす
る請求項１または２記載の半導体装置の製造方法。6. The CVD method used in the step of depositing a refractory metal on a semiconductor substrate is carried out by decomposing a reaction gas containing refractory metal chloride, nitrogen and hydrogen in a plasma atmosphere excited by ECR. 3. The method for manufacturing a semiconductor device according to claim 1, wherein
程に用いられるＣＶＤ法がＥＣＲにより励起されたプラ
ズマ雰囲気中、６００乃至７００℃の反応温度で高融点
金属塩化物、窒素および水素を含む反応ガスを分解させ
て行うものであることを特徴とする請求項１または２記
載の半導体装置の製造方法。7. The CVD method used in the step of depositing a refractory metal on a semiconductor substrate contains refractory metal chloride, nitrogen and hydrogen at a reaction temperature of 600 to 700 ° C. in a plasma atmosphere excited by ECR. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the reaction gas is decomposed.
点金属を堆積する工程の後に、形成された高融点金属膜
の内配線として用いるものを除き他をエッチング除去す
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。8. The step of depositing a refractory metal on a semiconductor substrate by the CVD method is followed by etching and removing other parts of the formed refractory metal film than those used as inner wiring. 3. The method for manufacturing a semiconductor device according to 1 or 2.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| KR100315451B1 (en) * | 1999-04-13 | 2001-11-28 | 황인길 | Method for forming gate electrode and salicide contact of semiconductor devices |
| US6882018B2 (en) | 1996-10-31 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that include silicide layers |
| JP2006186285A (en) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | Semiconductor device, wiring and their manufacturing method |
| JP2006345003A (en) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
| JP2010010709A (en) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587865A (en) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | Forming method for compound layer electrically stable with metal and silicon |
| JPS61214542A (en) * | 1985-03-20 | 1986-09-24 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS62109364A (en) * | 1985-11-07 | 1987-05-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS635567A (en) * | 1986-06-25 | 1988-01-11 | Nec Corp | Manufacture of semiconductor device |
| JPH01143359A (en) * | 1987-11-30 | 1989-06-05 | Sony Corp | Manufacture of semiconductor device |
| JPH0291932A (en) * | 1988-09-28 | 1990-03-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0521378A (en) * | 1990-08-31 | 1993-01-29 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH05315285A (en) * | 1992-05-07 | 1993-11-26 | Kawasaki Steel Corp | Semiconductor device and its manufacture |
| JPH0613402A (en) * | 1992-06-29 | 1994-01-21 | Toshiba Corp | Manufacture of semiconductor device |
-
1994
- 1994-02-17 JP JP6041757A patent/JP2833468B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587865A (en) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | Forming method for compound layer electrically stable with metal and silicon |
| JPS61214542A (en) * | 1985-03-20 | 1986-09-24 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS62109364A (en) * | 1985-11-07 | 1987-05-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS635567A (en) * | 1986-06-25 | 1988-01-11 | Nec Corp | Manufacture of semiconductor device |
| JPH01143359A (en) * | 1987-11-30 | 1989-06-05 | Sony Corp | Manufacture of semiconductor device |
| JPH0291932A (en) * | 1988-09-28 | 1990-03-30 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0521378A (en) * | 1990-08-31 | 1993-01-29 | Hitachi Ltd | Manufacture of semiconductor device |
| JPH05315285A (en) * | 1992-05-07 | 1993-11-26 | Kawasaki Steel Corp | Semiconductor device and its manufacture |
| JPH0613402A (en) * | 1992-06-29 | 1994-01-21 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882018B2 (en) | 1996-10-31 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that include silicide layers |
| US7223666B2 (en) | 1996-10-31 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that includes a silicide region that is not in contact with the lightly doped region |
| US7622740B2 (en) | 1996-10-31 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| KR100315451B1 (en) * | 1999-04-13 | 2001-11-28 | 황인길 | Method for forming gate electrode and salicide contact of semiconductor devices |
| JP2006186285A (en) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | Semiconductor device, wiring and their manufacturing method |
| US7879723B2 (en) | 2004-12-28 | 2011-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
| US8497205B2 (en) | 2004-12-28 | 2013-07-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, wiring and semiconductor device |
| JP2006345003A (en) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
| JP2010010709A (en) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP4481361B2 (en) * | 2009-10-08 | 2010-06-16 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Also Published As
| Publication number | Publication date |
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