JP2636787B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタと呼称する）の拡散層上やゲー
ト電極上に自己整合的に高融点金属のシリサイド層を形
成する方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a high melting point metal on a diffusion layer or a gate electrode of an insulated gate field effect transistor (hereinafter referred to as a MOS transistor) in a self-aligned manner. And a method of forming a silicide layer.

【０００２】[0002]

【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴って、ゲート電極幅や拡散層幅の寸法の縮小
および半導体素子を構成する材料の膜厚の低減が特に重
要になってくる。2. Description of the Related Art Miniaturization and densification of semiconductor devices are still being energetically promoted.
An ultra-highly integrated semiconductor device such as a memory device or a logic device designed on the basis of a dimension of 0.25 μm has been developed and prototyped. With such high integration of semiconductor devices, it is particularly important to reduce the dimensions of the gate electrode width and the diffusion layer width and to reduce the thickness of the material forming the semiconductor element.

【０００３】このなかで、ゲート電極あるいはゲート電
極配線幅の縮小およびゲート電極材料の膜厚の低減は、
必然的にこれらの配線抵抗の増加をまねき、回路動作の
遅延に大きな影響を及ぼすようになる。そこで、微細化
された半導体素子においては、ゲート電極材料の一部に
用いられる高融点金属シリサイドの低抵抗化技術は必須
の技術として重要視されている。特に、高融点金属とし
てチタン金属を用いたサリサイド（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ−ｓｉｌｉｃｉｄｅ）化技術は、微細なＭＯＳト
ランジスタにとり必須となる。[0003] Among them, the reduction of the width of the gate electrode or the gate electrode wiring and the reduction of the film thickness of the gate electrode material are required.
Inevitably, these wiring resistances increase, which has a great influence on the delay of the circuit operation. Therefore, in a miniaturized semiconductor element, a technique of reducing the resistance of a high melting point metal silicide used as a part of a gate electrode material is regarded as an essential technique. In particular, salicide using titanium metal as a refractory metal (self-alig)
The technique of (need-silicide) is indispensable for fine MOS transistors.

【０００４】さらに、このような構造のＭＯＳトランジ
スタにおいて上述の半導体デバイスの高集積化の傾向に
沿って、拡散層を形成する不純物の拡散を抑制して、ト
ランジスタの短チャネル効果を抑制しなければならな
い。その結果として拡散層も高集積化に伴い浅接合化さ
れる。しかしながら、拡散層の接合面がシリサイド領域
層と接するようになると、結晶欠陥性のリーク電流が増
加しトランジスタのスイッチ動作が不可能になってく
る。したがって、拡散層の浅接合化に伴い前述のシリサ
イド層の薄膜化が必須になってくる。Further, in the MOS transistor having such a structure, it is necessary to suppress the diffusion of impurities forming a diffusion layer and suppress the short channel effect of the transistor in accordance with the tendency of high integration of the semiconductor device described above. No. As a result, the diffusion layer is also made shallower with higher integration. However, when the junction surface of the diffusion layer comes into contact with the silicide region layer, the crystal defect leakage current increases, and the switching operation of the transistor becomes impossible. Therefore, it is necessary to reduce the thickness of the silicide layer with the shallow junction of the diffusion layer.

【０００５】ここで、従来のサリサイド構造を有するＭ
ＯＳトランジスタの製造方法について、図７に基づいて
説明する。図７はサリサイドの形成方法を示す工程順の
断面図である。Here, a conventional salicide structure M
A method for manufacturing an OS transistor will be described with reference to FIGS. FIG. 7 is a sectional view showing a salicide forming method in the order of steps.

【０００６】図７（ａ）に示すように、シリコン基板１
０１上の所定の領域に公知のＬＯＣＯＳ法で素子分離絶
縁膜１０２が形成される。次に、チャネルストッパ用の
不純物のイオン注入が施され、熱酸化法でゲート絶縁膜
１０３が形成される。[0006] As shown in FIG.
An element isolation insulating film 102 is formed in a predetermined region on the device 01 by a known LOCOS method. Next, ion implantation of an impurity for a channel stopper is performed, and a gate insulating film 103 is formed by a thermal oxidation method.

【０００７】次に、ＣＶＤ（化学気相成長）法により全
面に膜厚１５０ｎｍ程度のポリシリコン膜が成膜され、
リン等の不純物がドープされる。その後、フォトリソグ
ラフィ技術とドライエッチング技術により所望の形状に
パターニングされゲート電極１０４が形成される。次
に、ＣＶＤ法でシリコン酸化膜が全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極１０
４の側面にスペーサ１０５が形成される。Next, a polysilicon film having a thickness of about 150 nm is formed on the entire surface by a CVD (chemical vapor deposition) method.
An impurity such as phosphorus is doped. Thereafter, the gate electrode 104 is patterned into a desired shape by photolithography and dry etching. Next, a silicon oxide film is deposited on the entire surface by the CVD method, and then anisotropic dry etching is performed to form a gate electrode 10.
The spacer 105 is formed on the side surface of No. 4.

【０００８】次にヒ素、ボロン等の不純物のイオン注入
が行われ、熱処理によって拡散層１０６が形成される。
ここで、ＭＯＳトンランジスタがＮチャネル型の場合に
は、ヒ素を含む拡散層が形成され、Ｐチャネル型の場合
にはボロンを含む拡散層が形成され、それぞれトランジ
スタのソース・ドレイン領域となる。Next, ion implantation of impurities such as arsenic and boron is performed, and a diffusion layer 106 is formed by heat treatment.
Here, when the MOS transistor is an N-channel type, a diffusion layer containing arsenic is formed, and when the MOS transistor is a P-channel type, a diffusion layer containing boron is formed, which serves as a source / drain region of a transistor.

【０００９】次に、図７（ｂ）に示すように、金属のス
パッタ法などにより５０ｎｍ程度の膜厚のチタン膜１０
７が全面に成膜される。そして、常圧のＮ₂ （窒素）雰
囲気中で３０〜６０秒間熱処理が行われる。ここで、熱
処理装置は通常はランプアニール装置であり、処理温度
は６００〜７００℃に設定される。このようにして、チ
タンのシリサイド化が行われる。Next, as shown in FIG. 7B, a titanium film 10 having a thickness of about 50 nm is formed by a metal sputtering method or the like.
7 is formed on the entire surface. Then, a heat treatment is performed in an N ₂ (nitrogen) atmosphere at normal pressure for 30 to 60 seconds. Here, the heat treatment apparatus is usually a lamp annealing apparatus, and the processing temperature is set at 600 to 700 ° C. In this way, silicidation of titanium is performed.

【００１０】ここで、ゲート電極１０４の露出した表面
と拡散層１０６の表面には、図７（ｃ）に示すようにシ
リサイド層１０８が形成され、さらに窒化チタン層１０
９が形成される。これに対し、シリコン酸化膜で形成さ
れた素子分離絶縁膜１０２上およびスペーサ１０５上に
は、窒化チタン層１０９と未反応チタン層１１０が形成
される。Here, a silicide layer 108 is formed on the exposed surface of the gate electrode 104 and the surface of the diffusion layer 106, as shown in FIG.
9 is formed. On the other hand, a titanium nitride layer 109 and an unreacted titanium layer 110 are formed on the element isolation insulating film 102 and the spacer 105 formed of a silicon oxide film.

【００１１】次に、アンモニア水溶液、純水および過酸
化水素水の混合した化学薬液で前述の未反応チタン層１
１０がエッチング除去される。このエッチングで、この
未反応チタン層１１０上の窒化チタン層１０９はリフト
オフされて除去されるようになる。Next, the unreacted titanium layer 1 is mixed with a chemical solution obtained by mixing an aqueous ammonia solution, pure water and hydrogen peroxide solution.
10 is etched away. By this etching, the titanium nitride layer 109 on the unreacted titanium layer 110 is lifted off and removed.

【００１２】このようにして、図７（ｄ）に示すよう
に、ゲート電極１０４上およびソース・ドレイン領域を
形成する拡散層１０６上にのみ自己整合的にシリサイド
層１０８とが形成されるようになる。In this manner, as shown in FIG. 7D, the silicide layer 108 is formed in a self-aligned manner only on the gate electrode 104 and the diffusion layer 106 forming the source / drain regions. Become.

【００１３】[0013]

【発明が解決しようとする課題】このような先述した従
来のサリサイド形成の技術では、先述したように半導体
素子の微細化によりシリサイド膜厚が薄くなってくる
と、以下のような薄膜化固有の問題点が顕在化する。す
なわち、特に薄膜のチタン膜を用いてシリサイドを形成
する場合に、ゲート電極とソース・ドレイン領域との間
のリーク電流が増加する。これは、シリコン酸化膜のス
ペーサ上あるいは素子分離絶縁膜上に形成される窒化チ
タン層あるいはチタン酸化膜の除去が困難になるためで
ある。以下にこれらの技術的な問題点について詳細に説
明する。In the above-mentioned conventional salicide formation technology, as described above, when the thickness of the silicide becomes thin due to the miniaturization of the semiconductor element as described above, the following inherent characteristics of thinning are required. The problem becomes obvious. That is, particularly when silicide is formed using a thin titanium film, a leak current between the gate electrode and the source / drain region increases. This is because it becomes difficult to remove the titanium nitride layer or the titanium oxide film formed on the spacer of the silicon oxide film or the element isolation insulating film. Hereinafter, these technical problems will be described in detail.

【００１４】サリサイド形成においては、シリサイド層
がゲート電極上と拡散層上にのみに選択的に形成される
必要がある。先述した通常のシリサイド形成では、チタ
ン等の高融点金属層にシリコン原子が拡散で供給されて
シリサイド反応が進む。そして、シリコン酸化膜で構成
されるスペーサ上あるいは素子分離絶縁膜上でのシリサ
イド化も拡散層あるいはポリシリコン膜のシリコン原子
がスペーサ上あるいは素子分離絶縁膜上に拡散する場合
には、これらの領域にシリサイド層が形成され（以下、
オーバーグロースと呼称する）前述した選択的なシリサ
イド形成が困難になる。そこで、このオーバーグロース
を防止するためには、先述した熱処理温度を低下させる
ことが必要になる。In salicide formation, a silicide layer needs to be selectively formed only on a gate electrode and a diffusion layer. In the normal silicide formation described above, silicon atoms are supplied by diffusion to a high melting point metal layer such as titanium, and the silicide reaction proceeds. In the case where silicon atoms in the diffusion layer or the polysilicon film are diffused into the spacer or the element isolation insulating film, the silicidation on the spacer formed by the silicon oxide film or the element isolation insulating film is performed. A silicide layer is formed on the
The above-described selective silicide formation becomes difficult. Therefore, in order to prevent this overgrowth, it is necessary to lower the heat treatment temperature described above.

【００１５】このような温度の下では、先述したように
チタンの窒化反応速度の方がシリサイド化反応速度より
はるかに大きくなり、窒化チタン層が形成され易くな
る。あるいはランプアニールの熱処理中にチタン酸化物
が形成される。At such a temperature, as described above, the nitridation reaction rate of titanium is much higher than the silicidation reaction rate, and a titanium nitride layer is easily formed. Alternatively, titanium oxide is formed during the heat treatment of lamp annealing.

【００１６】先述したように、シリコン酸化膜で構成さ
れるスペーサ上あるいは素子分離絶縁膜上には、窒化チ
タン層が形成される。そして、チタン膜の膜厚が薄くな
ると熱処理後にはチタン膜は全て窒化チタン層に変わ
り、残存する未反応チタン層はなくなる。そして、先述
した化学薬液によるリフトオフではスペーサ上あるいは
素子分離絶縁膜上の窒化チタン層の完全除去ができなく
なる。このために、窒化チタンによるゲート電極と拡散
層間の電流通路ができてしまい、先述したゲート電極と
ソース・ドレイン領域との間のリーク電流が増加するよ
うになる。ここで、上記の化学薬液により完全に窒化チ
タン層を取り除くのに必要なだけの長時間のエッチング
が行われるとゲート電極上あるいは拡散層上のシリサイ
ド層も同時に除去されてしまい電気抵抗の上昇をまね
く。As described above, the titanium nitride layer is formed on the spacer formed of the silicon oxide film or the element isolation insulating film. When the thickness of the titanium film is reduced, the entire titanium film is changed to a titanium nitride layer after the heat treatment, and the remaining unreacted titanium layer disappears. Then, the lift-off by the above-mentioned chemical solution makes it impossible to completely remove the titanium nitride layer on the spacer or the element isolation insulating film. As a result, a current path is formed between the gate electrode and the diffusion layer by titanium nitride, and the leak current between the gate electrode and the source / drain region increases. Here, if etching is performed for as long as necessary to completely remove the titanium nitride layer by the above-mentioned chemical solution, the silicide layer on the gate electrode or the diffusion layer is also removed at the same time, and the electrical resistance rises. Mimic

【００１７】本発明は、これらの問題点を解決し微細化
されるＭＯＳトランジスタ等の半導体素子のサリサイド
化を容易にし、半導体装置の超高集積化、高密度化およ
び高速化を促進にするものである。The present invention solves these problems and facilitates the salicidation of semiconductor elements such as MOS transistors, which are miniaturized, and promotes ultra-high integration, high density, and high speed of semiconductor devices. It is.

【００１８】[0018]

【課題を解決するための手段】このために本発明では、
半導体基板上に形成される半導体素子の所定領域への高
融点金属のシリサイド層形成において、前記高融点金属
の薄膜が前記半導体基板と前記半導体素子の表面に被着
される工程と、前記半導体基板、前記半導体素子および
前記高融点金属の薄膜に対する熱処理が窒素原子含有の
ガス雰囲気中で施される工程と、前記熱処理で形成され
る高融点金属のシリサイド層以外の高融点金属の化合物
が、反応ガス中でのドライエッチング処理と化学薬液中
でのエッチング処理とで除去される工程と、を含む。According to the present invention, there is provided:
Forming a high melting point metal silicide layer on a predetermined region of a semiconductor element formed on a semiconductor substrate; a step of applying a thin film of the high melting point metal to the semiconductor substrate and the surface of the semiconductor element; A step of performing a heat treatment on the semiconductor element and the thin film of the refractory metal in a gas atmosphere containing a nitrogen atom, and reacting a compound of a refractory metal other than the silicide layer of the refractory metal formed by the heat treatment. Removing by dry etching in a gas and etching in a chemical solution.

【００１９】ここで、前記高融点金属の薄膜がチタンで
あり、前記反応ガスはＣＨＦ₃ 、ＣＦ₄ あるいはＢＣｌ
₃ を含む。Here, the thin film of the high melting point metal is titanium, and the reaction gas is CHF ₃ , CF ₄ or BCl.
Including ₃ .

【００２０】または、半導体基板上に形成される半導体
素子の所定領域への高融点金属のシリサイド層形成にお
いて、前記高融点金属の薄膜が前記半導体基板と前記半
導体素子の表面に被着される工程と、前記半導体基板、
前記半導体素子および前記高融点金属の薄膜に対する第
１の熱処理が窒素原子含有のガス雰囲気中で施される工
程と、前記第１の熱処理で形成される高融点金属のシリ
サイド層以外の高融点金属の化合物に対して第２の熱処
理が還元ガス雰囲気中で施される工程と、前記第２の熱
処理により還元された高融点金属の前記化合物が化学薬
液中でのエッチング処理で除去される工程と、を含む。Alternatively, in forming a silicide layer of a high melting point metal on a predetermined region of a semiconductor element formed on a semiconductor substrate, a step of depositing the thin film of the high melting point metal on the semiconductor substrate and the surface of the semiconductor element. And the semiconductor substrate,
A step of performing a first heat treatment on the semiconductor element and the thin film of the high melting point metal in a gas atmosphere containing a nitrogen atom; and a high melting point metal other than a silicide layer of the high melting point metal formed by the first heat treatment. Performing a second heat treatment on the compound in a reducing gas atmosphere; and removing the compound of the refractory metal reduced by the second heat treatment by etching in a chemical solution. ,including.

【００２１】ここで、前記高融点金属がチタンであり、
前記還元ガスがＨ₂ 、Ｓｉ₂ Ｈ₆ あるいはＧｅＨ₄ ガス
あるいはこれらの混合ガスである。Here, the refractory metal is titanium,
The reducing gas is H ₂ , Si ₂ H _6, GeH ₄ gas or a mixed gas thereof.

【００２２】そして、前記化学薬液として、アンモニア
水溶液と過酸化水素水の混合液あるいは硫酸と過酸化水
素水の混合液が用いられる。As the chemical solution, a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution or a mixed solution of a sulfuric acid and a hydrogen peroxide solution is used.

【００２３】そして、前記半導体素子がＭＯＳトランジ
スタであり、前記ＭＯＳトランジスタのゲート電極とソ
ース・ドレイン領域との表面に前記シリサイド層が選択
的に形成される。The semiconductor element is a MOS transistor, and the silicide layer is selectively formed on a surface of a gate electrode and a source / drain region of the MOS transistor.

【００２４】なお、本発明は、シリサイド化のためチタ
ン膜をＮ₂ 雰囲気中で熱処理する場合、この処理条件に
よっては窒化チタン層あるいはチタン酸化物層が形成さ
れるという発明者の得た新知見に基づくものである。The present invention is based on a new finding obtained by the inventor that when a titanium film is heat-treated in an N ₂ atmosphere for silicidation, a titanium nitride layer or a titanium oxide layer is formed depending on the processing conditions. It is based on.

【００２５】[0025]

【実施例】次に、図面を参照して本発明を詳細に説明す
る。図１と図２は本発明のサリサイド形成を示す工程順
の断面図である。ここで、サリサイド形成はＭＯＳトラ
ンジスタに対して適用される。Next, the present invention will be described in detail with reference to the drawings. 1 and 2 are cross-sectional views in the order of steps showing salicide formation of the present invention. Here, salicide formation is applied to MOS transistors.

【００２６】図１（ａ）に示すように、シリコン基板１
上の所定の領域に公知のＬＯＣＯＳ法で膜厚が４００ｎ
ｍの素子分離絶縁膜２が形成される。次に、チャネルス
トッパ用の不純物等のイオン注入がされる。次に、Ｏ₂
（酸素）とＮ₂ Ｏ（亜酸化窒素）ガスを含む雰囲気での
熱酸化法で、膜厚８ｎｍ程度のゲート絶縁膜３が形成さ
れる。このようにして、このゲート絶縁膜３は窒素原子
を含有するシリコン酸化膜で構成されるようになる。As shown in FIG. 1A, a silicon substrate 1
The thickness of the upper predetermined area is 400 n by a known LOCOS method.
m element isolation insulating films 2 are formed. Next, ions such as impurities for channel stopper are implanted. Next, O ₂
A gate insulating film 3 having a thickness of about 8 nm is formed by a thermal oxidation method in an atmosphere containing (oxygen) and N ₂ O (nitrous oxide) gas. Thus, the gate insulating film 3 is constituted by the silicon oxide film containing nitrogen atoms.

【００２７】次に、ＣＶＤ法により全面に膜厚１５０ｎ
ｍ程度のポリシリコン膜が成膜され、リンあるいはボロ
ン等の不純物がドープされる。その後、フォトリソグラ
フィ技術とドライエッチング技術により所望の形状にパ
ターニングされゲート電極４が形成される。次に、ＣＶ
Ｄ法でシリコン酸化膜が１００ｎｍ程度の膜厚で全面に
堆積され、続いて異方性のドライエッチングが行われ、
ゲート電極４の側面にスペーサ５が形成される。Next, a film thickness of 150 n is formed on the entire surface by the CVD method.
A polysilicon film having a thickness of about m is formed, and an impurity such as phosphorus or boron is doped. After that, the gate electrode 4 is formed into a desired shape by photolithography and dry etching. Next, CV
A silicon oxide film is deposited on the entire surface to a thickness of about 100 nm by the method D, followed by anisotropic dry etching,
A spacer 5 is formed on a side surface of the gate electrode 4.

【００２８】次にヒ素あるいはボロン不純物のイオン注
入が行われ、８００〜１０００℃程度の熱処理によって
拡散層６が形成される。ここで、ヒ素あるいはボロンイ
オン注入のドーズ量は１〜５×１０¹⁵イオン／ｃｍ² 程
度に設定される。このようにして、ＭＯＳトランジスタ
のソース・ドレイン領域が形成される。ここで、Ｎチャ
ンネル型ＭＯＳトランジスタの場合にはヒ素不純物が、
Ｐチャネル型ＭＯＳトランジスタの場合にはボロン不純
物が注入される。Next, ions of arsenic or boron impurities are implanted, and a diffusion layer 6 is formed by a heat treatment at about 800 to 1000 ° C. Here, the dose of arsenic or boron ion implantation is set to about 1 to 5 × 10 ¹⁵ ions / cm ² . Thus, the source / drain regions of the MOS transistor are formed. Here, in the case of an N-channel MOS transistor, arsenic impurities
In the case of a P-channel MOS transistor, boron impurities are implanted.

【００２９】次に、図１（ｂ）に示すように、チタンの
スパッタ法などにより４０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。Next, as shown in FIG. 1B, a titanium film 7 having a thickness of about 40 nm is formed by sputtering of titanium or the like.
Is formed on the entire surface.

【００３０】次に、Ｎ₂ ガス雰囲気で３０秒程度の第１
の熱処理が施される。この第１の熱処理はランプアニー
ル装置で行われその処理温度は６００〜７００℃程度に
設定される。Next, the first process is performed for about 30 seconds in an N ₂ gas atmosphere.
Is performed. This first heat treatment is performed by a lamp annealing apparatus, and the processing temperature is set to about 600 to 700 ° C.

【００３１】このような熱処理により、ゲート電極４の
露出した表面と拡散層６の表面には、図１（ｃ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８が形成される。これに対し、シリコン酸化膜であ
る素子分離絶縁膜２上およびスペーサ５上には、前述し
た窒素チタン層９が形成される。あるいは、未反応チタ
ン層１０がわずかに残存する。By such heat treatment, a C49 structure silicide layer 8 having a crystal structure having a high electric resistivity is formed on the exposed surface of the gate electrode 4 and the surface of the diffusion layer 6 as shown in FIG. You. On the other hand, the above-mentioned nitrogen titanium layer 9 is formed on the element isolation insulating film 2 which is a silicon oxide film and on the spacer 5. Alternatively, the unreacted titanium layer 10 slightly remains.

【００３２】前述したように、この窒化チタン層９は、
アンモニア水溶液、純水および過酸化水素水の混合した
化学薬液には溶けない。そこで、ＣＨＦ₃ を反応ガスと
するドライエッチングにより、この窒化チタン層９が除
去される。ここで、このＣＨＦ₃ を用いたドライエッチ
ングの場合、窒化チタン層９とＣ４９構造シリサイド層
８のエッチング速度比は大きく、これらのエッチングの
選択性は向上する。このために、窒化チタン層９の選択
的エッチングの制御が容易になる。As described above, this titanium nitride layer 9
It does not dissolve in chemicals mixed with aqueous ammonia, pure water and hydrogen peroxide. Therefore, the titanium nitride layer 9 is removed by dry etching using CHF ₃ as a reaction gas. Here, in the case of dry etching using CHF ₃ , the etching rate ratio between the titanium nitride layer 9 and the C49 structure silicide layer 8 is large, and the selectivity of these etchings is improved. This facilitates the control of the selective etching of the titanium nitride layer 9.

【００３３】図３に、このドライエッチング後のチタン
シリサイド層の層抵抗とエッチング時間の関係を示す。
ここで、チタンシリサイド層はその幅が０．５μｍのＮ
⁺ 拡散層上に形成されている。図３から判るように、オ
ーバーエッチングの時間が３０秒でもシリサイド層の層
抵抗の上昇は１０％以下であり、サリサイド形成におい
ては問題は生じない。FIG. 3 shows the relationship between the layer resistance of the titanium silicide layer after the dry etching and the etching time.
Here, the titanium silicide layer has an N width of 0.5 μm.
⁺ Formed on the diffusion layer. As can be seen from FIG. 3, even when the over-etching time is 30 seconds, the increase in the layer resistance of the silicide layer is 10% or less, and there is no problem in salicide formation.

【００３４】次に、アンモニア水溶液、純水および過酸
化水素水の混合した化学薬液で、図２（ａ）に示す未反
応チタン層１０が除去される。ここで、この未反応チタ
ン層１０は上記の化学薬液に溶けて除去される。あるい
は、この未反応チタン層１０は、硫酸、過酸化水素水お
よび純水の混合した化学薬液でエッチング除去してもよ
い。Next, the unreacted titanium layer 10 shown in FIG. 2A is removed with a chemical solution in which an aqueous ammonia solution, pure water and hydrogen peroxide solution are mixed. Here, this unreacted titanium layer 10 is dissolved and removed in the above-mentioned chemical solution. Alternatively, the unreacted titanium layer 10 may be removed by etching with a chemical solution in which sulfuric acid, hydrogen peroxide and pure water are mixed.

【００３５】以上のような工程により、ゲート電極４上
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は６
０μΩ・ｃｍである。Through the above steps, the C49 silicide 8 is formed in a self-aligned manner only on the gate electrode 4 and the diffusion layer 6 forming the source / drain regions.
Here, the electric resistivity of the C49 structure silicide layer is 6
0 μΩ · cm.

【００３６】次に、常圧のＡｒ（アルゴン）_雰囲気中で
３０秒程度の第２の熱処理が行われる。ここで、熱処理
装置は先述したランプアニール装置であり、処理温度は
７５０℃程度に設定される。この処理により、図２
（ｂ）に示すように、前述したＣ４９構造シリサイド層
８は、電気抵抗率の低い結晶構造のＣ５４構造シリサイ
ド層１１に変わる。ここで、このＣ５４構造シリサイド
層の電気抵抗率は１５μΩ・ｃｍ程度である。Next, second heat treatment at about 30 seconds in atmospheric pressure Ar (argon) _atmosphere is performed. Here, the heat treatment apparatus is the above-described lamp annealing apparatus, and the processing temperature is set to about 750 ° C. By this processing, FIG.
As shown in (b), the above-described silicide layer 8 having the C49 structure is changed to the silicide layer 11 having the crystal structure having a low electric resistivity. Here, the electrical resistivity of the C54 structure silicide layer is about 15 μΩ · cm.

【００３７】以上のようにして、ゲート電極４の表面と
拡散層６の表面に選択的に形成されるシリサイド層を有
するＭＯＳトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。As described above, a MOS transistor having a silicide layer selectively formed on the surface of gate electrode 4 and the surface of diffusion layer 6 is completed. Then, the electric resistance of the gate electrode and the source / drain regions is reduced.

【００３８】またこのようにして、先述したゲート電極
とソース・ドレイン領域との間のリーク電流の生じない
ＭＯＳトランジスタが得られるようになる。このことに
ついて、図４に基づいて説明する。図４は、ＭＯＳトラ
ンジスタの前述のリーク不良率と前述のドライエッチン
グ時間の関係を示す。ここで、ゲート電極とソース・ド
レイン領域間のリーク電流は、２万個のＭＯＳトランジ
スタのアレイ全体で測定され、その全体の値が１０^-7ア
ンペア以上の場合をリーク不良とした。そして、不良率
は上記のアレイ母体が４５個での発生の割合である。図
３から判るように、前記のドライエッチングが３０秒間
以上行われるとリーク電流による不良は全くなくなる。Further, in this manner, a MOS transistor in which a leak current does not occur between the gate electrode and the source / drain regions described above can be obtained. This will be described with reference to FIG. FIG. 4 shows the relationship between the above-mentioned leak defect rate of the MOS transistor and the above-mentioned dry etching time. Here, the leak current between the gate electrode and the source / drain region was measured for the entire array of 20,000 MOS transistors, and a case where the total value was 10 ⁻⁷ amperes or more was regarded as a leak failure. The failure rate is the rate of occurrence when the number of array mother bodies is 45. As can be seen from FIG. 3, when the dry etching is performed for 30 seconds or more, the defect due to the leak current disappears at all.

【００３９】この実施例では、ドライエッチングの反応
ガスとしてＣＦ₄ あるいはＢＣｌ₃を混合した場合でも
同様の効果がある。この場合には、シリコン酸化膜との
選択比が向上するため、未反応チタン層の形成が少ない
場合に特に有効である。In this embodiment, the same effect can be obtained even when CF ₄ or BCl ₃ is mixed as a dry etching reaction gas. In this case, since the selectivity with the silicon oxide film is improved, it is particularly effective when the formation of the unreacted titanium layer is small.

【００４０】次に、図１（ａ）、図１（ｂ）と図５に基
づいて本発明の第２の実施例を説明する。この実施例で
は、先述した第１の熱処理の工程で形成されるチタン酸
化物を除去する場合について説明する。そして、ここで
はＮチャネル型のＭＯＳトランジスタでのサリサイド化
の場合について説明される。図５はこのようなサリサイ
ド形成の後半工程の断面図である。図中で第１の実施例
と同一ものは同じ符号が用いられる。Next, a second embodiment of the present invention will be described with reference to FIGS. 1 (a), 1 (b) and 5. In this embodiment, a case where titanium oxide formed in the above-described first heat treatment step is removed will be described. Here, a case of salicidation using an N-channel MOS transistor will be described. FIG. 5 is a sectional view of the latter half of the salicide formation. In the figure, the same components as those in the first embodiment are denoted by the same reference numerals.

【００４１】図１（ａ）に示すように、Ｐ導電型あるい
はＰウェルの形成されたシリコン基板１上の所定の領域
に公知のＬＯＣＯＳ法で膜厚が３００ｎｍの素子分離絶
縁膜２が形成される。次に、チャネルストッパ用のボロ
ン不純物のイオン注入が行われ、熱酸化法で膜厚８ｎｍ
程度のゲート絶縁膜３が形成される。As shown in FIG. 1A, an element isolation insulating film 2 having a thickness of 300 nm is formed by a known LOCOS method on a predetermined region of a silicon substrate 1 having a P conductivity type or a P well. You. Next, ion implantation of boron impurities for channel stopper is performed, and a film thickness of 8 nm is formed by a thermal oxidation method.
About a gate insulating film 3 is formed.

【００４２】次に、ＣＶＤ法により全面に膜厚１００ｎ
ｍ程度のポリシリコン膜が成膜され、リン等の不純物が
ドープされる。その後、フォトリソグラフィ技術とドラ
イエッチング技術により所望の形状にパターニングされ
ゲート電極４が形成される。次に、ＣＶＤ法でシリコン
酸化膜が１００ｎｍ程度の膜厚で全面に堆積され、続い
て異方性のドライエッチングが行われ、ゲート電極４の
側面にスペーサ５が形成される。Next, a film thickness of 100 n is formed on the entire surface by the CVD method.
A polysilicon film having a thickness of about m is formed, and impurities such as phosphorus are doped. After that, the gate electrode 4 is formed into a desired shape by photolithography and dry etching. Next, a silicon oxide film is deposited on the entire surface to a thickness of about 100 nm by the CVD method, and then anisotropic dry etching is performed to form spacers 5 on the side surfaces of the gate electrode 4.

【００４３】次にヒ素不純物のイオン注入が行われ、９
００℃程度の熱処理によって拡散層６が形成される。こ
こで、ヒ素イオン注入のドーズ量は１×１０¹⁵イオン／
ｃｍ² 程度に設定される。このようにして、ＭＯＳトラ
ンジスタのソース・ドレイン領域が形成される。Next, ion implantation of arsenic impurities is performed,
The diffusion layer 6 is formed by the heat treatment at about 00 ° C. Here, the dose of arsenic ion implantation is 1 × 10 ¹⁵ ions /
cm ² is set. Thus, the source / drain regions of the MOS transistor are formed.

【００４４】次に、図１（ｂ）に示すように、チタンの
スパッタ法などにより２０ｎｍ程度の膜厚のチタン膜７
が全面に成膜される。Next, as shown in FIG. 1B, a titanium film 7 having a thickness of about 20 nm is formed by a titanium sputtering method or the like.
Is formed on the entire surface.

【００４５】次に、減圧のＮ₂ ガス雰囲気中で３０秒程
度の第１の熱処理が施される。この第１の熱処理はラン
プアニール装置で行われその処理温度は７５０℃程度に
設定されて行われる。Next, a first heat treatment is performed for about 30 seconds in a reduced-pressure N ₂ gas atmosphere. This first heat treatment is performed in a lamp annealing apparatus, and the processing temperature is set to about 750 ° C.

【００４６】このような熱処理により、ゲート電極４の
露出した表面と拡散層６の表面には、図５（ａ）に示す
ように電気抵抗率の高い結晶構造のＣ４９構造シリサイ
ド層８が形成される。これに対し、シリコン酸化膜であ
る素子分離絶縁膜２上およびスペーサ５上には、窒素含
有チタン層１２とチタン酸化物層１３とが形成されるよ
うになる。By such a heat treatment, a C49 structure silicide layer 8 having a crystal structure with a high electric resistivity is formed on the exposed surface of the gate electrode 4 and the surface of the diffusion layer 6 as shown in FIG. You. On the other hand, a nitrogen-containing titanium layer 12 and a titanium oxide layer 13 are formed on the element isolation insulating film 2 and the spacer 5 which are silicon oxide films.

【００４７】この窒素含有チタン層１２中では、窒素原
子は１０〜２０ａｔ％含まれシリコン原子の拡散を抑制
する働きがある。そして、先述したシリサイドのオーバ
ーグロースが抑制されるようになる。このために、この
第１の熱処理温度を先述した従来の技術より高く設定で
きるようになる。In the nitrogen-containing titanium layer 12, nitrogen atoms are contained in an amount of 10 to 20 at% and have a function of suppressing the diffusion of silicon atoms. Then, the overgrowth of silicide described above is suppressed. For this reason, the first heat treatment temperature can be set higher than the above-described conventional technique.

【００４８】しかし、このオーバーグロースの抑制力は
チタン膜の膜厚が厚くなると低下する。これは、膜厚が
厚くなると窒素原子を含有しないチタン層が深い領域に
形成され、この領域でシリコン原子の熱拡散が生じるた
めである。However, the overgrowth suppressing power decreases as the thickness of the titanium film increases. This is because when the film thickness is increased, a titanium layer containing no nitrogen atoms is formed in a deep region, and thermal diffusion of silicon atoms occurs in this region.

【００４９】次に、還元性の雰囲気ガス、例えば、Ｈ₂
ガス中での熱処理が加えられる。この時の熱処理温度は
４００〜６００℃に設定され、処理時間は１０〜２０分
間である。この熱処理で、前述した窒素含有チタン層１
２およびチタン酸化物層１３は還元され、図５（ｂ）に
示すように、元の高融点金属すなわち残存チタン膜１４
になる。Next, a reducing atmosphere gas, for example, H ₂
A heat treatment in gas is applied. The heat treatment temperature at this time is set to 400 to 600 ° C., and the treatment time is 10 to 20 minutes. By this heat treatment, the nitrogen-containing titanium layer 1
2 and the titanium oxide layer 13 are reduced, and as shown in FIG.
become.

【００５０】次に、図５（ｃ）に示すように、アンモニ
ア水溶液、純水および過酸化水素水の混合した化学薬液
で前述の残存チタン膜１４が除去される。ここで、この
残存チタン膜１４は上記の化学薬液に溶けて除去され
る。あるいは、この残存チタン膜１４は、硫酸、過酸化
水素水および純水の混合した化学薬液でエッチング除去
される。Next, as shown in FIG. 5C, the above-mentioned residual titanium film 14 is removed with a chemical solution in which an aqueous ammonia solution, pure water and hydrogen peroxide solution are mixed. Here, the remaining titanium film 14 is dissolved and removed in the above-mentioned chemical solution. Alternatively, the remaining titanium film 14 is removed by etching with a chemical solution in which sulfuric acid, hydrogen peroxide and pure water are mixed.

【００５１】以上のような工程により、ゲート電極４上
およびソース・ドレイン領域を形成する拡散層６上にの
み自己整合的にＣ４９構造シリサイド８が形成される。
ここで、このＣ４９構造シリサイド層の電気抵抗率は５
０μΩ・ｃｍである。Through the above steps, the C49 silicide 8 is formed in a self-aligned manner only on the gate electrode 4 and the diffusion layer 6 forming the source / drain regions.
Here, the electrical resistivity of the C49 structure silicide layer is 5
0 μΩ · cm.

【００５２】次に、場合によっては第１の実施例で説明
したように、常圧のＮ₂ 雰囲気中で３０秒程度の第２の
熱処理が行われる。ここで、熱処理装置は先述したラン
プアニール装置であり、処理温度は８００℃程度に設定
される。この処理により、第１の実施例で説明した図２
（ｂ）に示すように、前述したＣ４９構造シリサイド層
８は、電気抵抗率の低い結晶構造のＣ５４構造シリサイ
ド層１１に変わる。ここで、このＣ５４構造シリサイド
層の電気抵抗率は１５μΩ・ｃｍである。Next, in some cases, as described in the first embodiment, a second heat treatment is performed for about 30 seconds in a normal pressure N ₂ atmosphere. Here, the heat treatment apparatus is the above-described lamp annealing apparatus, and the processing temperature is set to about 800 ° C. By this processing, the processing shown in FIG.
As shown in (b), the above-described C49 silicide layer 8 is changed to a C54 silicide layer 11 having a crystal structure with low electric resistivity. Here, the electrical resistivity of the C54 structure silicide layer is 15 μΩ · cm.

【００５３】以上のようにして、ゲート電極４の表面と
拡散層６の表面に選択的に形成されるシリサイド層を有
するＭＯＳトランジスタが完成する。そして、ゲート電
極およびソース・ドレイン領域の電気抵抗が低減され
る。As described above, a MOS transistor having a silicide layer selectively formed on the surface of gate electrode 4 and the surface of diffusion layer 6 is completed. Then, the electric resistance of the gate electrode and the source / drain regions is reduced.

【００５４】本実施例のサリサイドの形成方法では、熱
処理温度を高めに設定しても窒素含有のチタン層は形成
されるが窒化チタン層は形成されない。しかし、チタン
酸化物層が形成される。本実施例の場合は、このような
窒素含有チタン層あるいはチタン酸化物膜を除去するの
に適している。In the salicide forming method of this embodiment, a nitrogen-containing titanium layer is formed but a titanium nitride layer is not formed even when the heat treatment temperature is set to be higher. However, a titanium oxide layer is formed. The present embodiment is suitable for removing such a nitrogen-containing titanium layer or a titanium oxide film.

【００５５】また、この場合のチタン酸化物膜の還元
は、Ｓｉ₂ Ｈ₆ あるいはＧｅＨ₄ ガス雰囲気で行っても
同様の効果がある。このような還元ガスの場合には、処
理温度は６００℃程度に、さらにそのガス圧力は１０^-4
Ｔｏｒｒ程度に設定される。In this case, the same effect can be obtained by reducing the titanium oxide film in a Si ₂ H ₆ or GeH ₄ gas atmosphere. In the case of such a reducing gas, the processing temperature is about 600 ° C., and the gas pressure is 10 ^−4.
It is set to about Torr.

【００５６】このようにして、先述したゲート電極とソ
ース・ドレイン領域との間のリーク電流の生じないＭＯ
Ｓトランジスタオが得られるようになる。このことにつ
いて、図６に基づいて説明する。図６は、ＭＯＳトラン
ジスタ良品率を従来の技術と比較して示したものであ
る。ここで、ゲート電極とソース・ドレイン領域間のリ
ーク電流が１０-¹¹ アンペア以下のＭＯＳトランジスタ
を良品とした。図６から判るように、本発明により前述
の良品率は１００％近くになり大幅に改善される。な
お、従来の技術の場合では、上記の良品率は７０％程度
である。As described above, the MO having no leakage current between the gate electrode and the source / drain region described above is formed.
An S transistor can be obtained. This will be described with reference to FIG. FIG. 6 shows a non-defective product rate of a MOS transistor in comparison with a conventional technique. Here was as good a following MOS transistor leakage current ^10-11 amperes between the gate electrode and the source and drain regions. As can be seen from FIG. 6, according to the present invention, the above-mentioned non-defective rate is close to 100%, which is greatly improved. In the case of the conventional technique, the above non-defective rate is about 70%.

【００５７】[0057]

【発明の効果】以上に説明したように本発明の方法によ
れば、サリサイド形成の工程において、先述したシリコ
ン酸化膜のスペーサ上あるいは素子分離絶縁膜上に形成
される窒化チタン層あるいはチタン酸化物膜をドライエ
ッチングで除去したりあるいは還元したりした後に、化
学薬液で除去する。As described above, according to the method of the present invention, in the step of forming a salicide, a titanium nitride layer or a titanium oxide layer formed on the spacer of the silicon oxide film or the element isolation insulating film described above. After the film is removed by dry etching or reduced, the film is removed by a chemical solution.

【００５８】このために、ＭＯＳトランジスタのゲート
電極とソース・ドレイン領域間のリーク電流は大幅に低
減され、ゲート電極およびソース・ドレイン領域は安定
して形成できるようになる。このようにして、信頼性の
高い半導体装置の製造が保証されるようになる。As a result, the leakage current between the gate electrode and the source / drain region of the MOS transistor is greatly reduced, and the gate electrode and the source / drain region can be formed stably. In this way, the manufacture of a highly reliable semiconductor device is guaranteed.

【００５９】そして、本発明はＭＯＳトランジスタ等の
半導体素子のサリサイド化を容易にし、半導体装置の高
集積化、高密度化および高速化を促進する。The present invention facilitates the salicidation of a semiconductor element such as a MOS transistor and promotes high integration, high density and high speed of a semiconductor device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を説明するための工程順
の断面図である。FIG. 1 is a sectional view in the order of steps for explaining a first embodiment of the present invention.

【図２】本発明の第１の実施例を説明するための工程順
の断面図である。FIG. 2 is a sectional view in the order of steps for explaining a first embodiment of the present invention.

【図３】本発明の第１の実施例でのドライエッチングの
影響を示すグラフである。FIG. 3 is a graph showing an influence of dry etching in the first embodiment of the present invention.

【図４】本発明の第１の実施例の効果を示すグラフであ
る。FIG. 4 is a graph showing the effect of the first embodiment of the present invention.

【図５】本発明の第２の実施例を説明するための工程順
の断面図である。FIG. 5 is a sectional view in the order of steps for explaining a second embodiment of the present invention.

【図６】本発明の第２の実施例の効果を示すグラフであ
る。FIG. 6 is a graph showing the effect of the second embodiment of the present invention.

【図７】従来の技術を説明する工程順の断面図である。FIG. 7 is a sectional view illustrating a conventional technique in the order of steps.

【符号の説明】[Explanation of symbols]

１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，１０３ ゲート絶縁膜 ４，１０４ ゲート電極 ５，１０５ スペーサ ６，１０６ 拡散層 ７，１０７ チタン膜 ８，１０８ Ｃ４９構造シリサイド層 ９，１０９ 窒化チタン層 １０，１１０ 未反応チタン層 １１ Ｃ５４構造シリサイド層 １２ 窒素含有チタン層 １３ チタン酸化物層 １４ 残存チタン膜 DESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,102 Element isolation insulating film 3,103 Gate insulating film 4,104 Gate electrode 5,105 Spacer 6,106 Diffusion layer 7,107 Titanium film 8,108 C49 structure silicide layer 9,109 Titanium nitride layer 10,110 unreacted titanium layer 11 C54 structure silicide layer 12 nitrogen-containing titanium layer 13 titanium oxide layer 14 residual titanium film

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板上に形成される半導体素子の
所定領域への高融点金属のシリサイド層形成において、
前記高融点金属の薄膜が前記半導体基板と前記半導体素
子の表面に被着される工程と、前記半導体基板、前記半
導体素子および前記高融点金属の薄膜に対する熱処理が
窒素原子含有のガス雰囲気中で施される工程と、前記熱
処理で形成される高融点金属のシリサイド層以外の高融
点金属の化合物が、反応ガス中でのドライエッチング処
理と化学薬液中でのエッチング処理とで除去される工程
と、を含むことを特徴とする半導体装置の製造方法。In forming a silicide layer of a high melting point metal on a predetermined region of a semiconductor element formed on a semiconductor substrate,
The step of depositing the thin film of the refractory metal on the surfaces of the semiconductor substrate and the semiconductor element and the heat treatment of the semiconductor substrate, the semiconductor element and the thin film of the refractory metal are performed in a gas atmosphere containing a nitrogen atom. And a step of removing the compound of the high melting point metal other than the silicide layer of the high melting point metal formed by the heat treatment, by dry etching in a reaction gas and etching in a chemical solution, A method for manufacturing a semiconductor device, comprising: 【請求項２】 前記高融点金属の薄膜がチタンであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein the thin film of the refractory metal is titanium. 【請求項３】 前記反応ガスがＣＨＦ₃ 、ＣＦ₄ あるい
はＢＣｌ₃ を含むことを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。3. The method according to claim 1, wherein the reaction gas contains CHF ₃ , CF _4, or BCl ₃ . 【請求項４】 半導体基板上に形成される半導体素子の
所定領域への高融点金属のシリサイド層形成において、
前記高融点金属の薄膜が前記半導体基板と前記半導体素
子の表面に被着される工程と、前記半導体基板、前記半
導体素子および前記高融点金属の薄膜に対する第１の熱
処理が窒素原子含有のガス雰囲気中で施される工程と、
前記第１の熱処理で形成される高融点金属のシリサイド
層以外の高融点金属の化合物に対して第２の熱処理が還
元ガス雰囲気中で施される工程と、前記第２の熱処理に
より還元された高融点金属の前記化合物が化学薬液中で
のエッチング処理で除去される工程と、を含むことを特
徴とする半導体装置の製造方法。4. In forming a silicide layer of a refractory metal in a predetermined region of a semiconductor element formed on a semiconductor substrate,
A step of applying the thin film of the high melting point metal on the surfaces of the semiconductor substrate and the semiconductor element, and a first heat treatment for the semiconductor substrate, the semiconductor element and the thin film of the high melting point metal are performed in a gas atmosphere containing a nitrogen atom. Process performed in the
A step of subjecting a compound of a high melting point metal other than the silicide layer of the high melting point metal formed by the first heat treatment to a second heat treatment in a reducing gas atmosphere; and a step of reducing the compound by the second heat treatment. Removing the compound of the refractory metal by etching in a chemical solution. 【請求項５】 前記還元ガスがＨ₂ 、Ｓｉ₂ Ｈ₆ あるい
はＧｅＨ₄ ガスあるいはこれらの混合ガスであることを
特徴とする請求項４記載の半導体装置の製造方法。5. The method according to claim 4, wherein the reducing gas is H ₂ , Si ₂ H _6, GeH ₄ gas or a mixed gas thereof. 【請求項６】 前記化学薬液がアンモニア水溶液と過酸
化水素水の混合液あるいは硫酸と過酸化水素水の混合液
であることを特徴とする請求項３、請求項４または請求
項５記載の半導体装置の製造方法。6. The semiconductor according to claim 3, wherein the chemical solution is a mixed solution of an aqueous ammonia solution and a hydrogen peroxide solution or a mixed solution of a sulfuric acid and a hydrogen peroxide solution. Device manufacturing method. 【請求項７】 前記半導体素子が絶縁ゲート電界効果ト
ランジスタであり、前記絶縁ゲート電界効果トランジス
タのゲート電極とソース・ドレイン領域との表面に前記
シリサイド層が選択的に形成されることを特徴とする請
求項１、請求項２、請求項３、請求項４、請求項５また
は請求項６記載の半導体装置の製造方法。7. The semiconductor device is an insulated gate field effect transistor, and the silicide layer is selectively formed on a surface of a gate electrode and a source / drain region of the insulated gate field effect transistor. 7. The method of manufacturing a semiconductor device according to claim 1, 2, 3, 4, 5, or 6.