JPH05226590A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH05226590A JPH05226590A JP4025124A JP2512492A JPH05226590A JP H05226590 A JPH05226590 A JP H05226590A JP 4025124 A JP4025124 A JP 4025124A JP 2512492 A JP2512492 A JP 2512492A JP H05226590 A JPH05226590 A JP H05226590A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳ型半導体装置、特
にゲート電極上とソース・ドレイン領域上の一部に選択
的に高融点金属ケイ化物が形成された（以下、サリサイ
ド構造という）ＭＯＳ型半導体装置の製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS semiconductor device, and more particularly to a MOS semiconductor device in which a refractory metal silicide is selectively formed on a part of a gate electrode and a source / drain region (hereinafter referred to as a salicide structure). The present invention relates to a method for manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】従来の半導体装置、特にスタティックＲ
ＡＭなどの半導体記憶装置においてはメモリーセルの面
積を縮小するために図３（ａ）に示すような構造が用い
られてきた。すなわちシリコンを主成分とするＰ型半導
体基板３０１上に形成された第１のトランジスタは素子
分離用酸化膜３０２により隣接する第２のトランジスタ
と分離される。第１のトランジスタに於て３０３はゲー
ト酸化膜、３０４（ａ）はゲート電極配線材料、３０５
は低濃度のＮ型不純物拡散層、３０６は前記ゲート電極
配線材料の側壁に形成された絶縁膜（以下、サイドウォ
ールという）、３０８は高濃度のＮ型不純物拡散層すな
わちソース・ドレイン、３１１は高融点金属ケイ化物で
ある。隣接する第２のトランジスタのゲート電極配線材
料３０４（ｂ）はゲート酸化膜３０３を介さずに半導体
基板３０１に接触しＮ形不純物拡散層３１２及び低濃度
のＮ型不純物拡散層３０５を介して第１のトランジスタ
のソース・ドレイン３０８に接続されている。前記Ｎ型
不純物拡散層３１２は通常第２のゲート電極配線材料３
０４（ｂ）からわきだしてきたＮ型不純物により形成さ
れる。2. Description of the Related Art Conventional semiconductor devices, especially static R
In semiconductor memory devices such as AM, a structure as shown in FIG. 3A has been used to reduce the area of memory cells. That is, the first transistor formed on the P-type semiconductor substrate 301 containing silicon as a main component is separated from the adjacent second transistor by the element isolation oxide film 302. In the first transistor, 303 is a gate oxide film, 304 (a) is a gate electrode wiring material, 305
Is a low-concentration N-type impurity diffusion layer, 306 is an insulating film (hereinafter referred to as a sidewall) formed on the side wall of the gate electrode wiring material, 308 is a high-concentration N-type impurity diffusion layer, that is, source / drain, 311 is It is a refractory metal silicide. The gate electrode wiring material 304 (b) of the adjacent second transistor is in contact with the semiconductor substrate 301 without the gate oxide film 303 interposed therebetween and via the N-type impurity diffusion layer 312 and the low-concentration N-type impurity diffusion layer 305. It is connected to the source / drain 308 of the first transistor. The N-type impurity diffusion layer 312 is usually the second gate electrode wiring material 3
It is formed by the N-type impurities that have come out from 04 (b).
【０００３】[0003]
【発明が解決しようとする課題】しかしながら前述の従
来技術では第２のトランジスタのゲート電極配線材料は
不純物拡散層を介して第１のトランジスタのソース・ド
レイン領域に接続されている。この様な場合、第２のト
ランジスタのゲート電極配線材料と不純物拡散層の接触
抵抗が大きく、このことがトランジスタの電流駆動能力
を低下させるという問題点があった。さらに前述の従来
技術ではゲート酸化膜３０３を部分的にエッチングして
から全面にゲート電極配線材料である多結晶シリコンを
堆積しフォトエッチする事によりゲート電極配線材料を
形成している。ゲート電極配線材料のエッチングを行う
際、通常はゲート電極配線材料のエッチングが終了する
とエッチングレートの遅いゲート酸化膜や素子分離酸化
膜が露出しオーバーエッチを行うのであるが、ゲート酸
化膜の無い部分ではエッチングレートのはやいシリコン
を主成分とする半導体基板が露出するためオーバーエッ
チングを行う際に図３（ｂ）に示すように半導体基板が
削られて溝を形成してしまう。これにより前記第２のト
ランジスタのゲート電極配線材料と前記第１のトランジ
スタのソース・ドレインを接続する不純物拡散層の抵抗
が大きくなり電流駆動能力を低下させたり、時には接続
出来なかったりするという問題点を有していた。また、
この溝により後工程に於ける半導体配線材料のショート
や断線を引き起こすという問題点を有していた。However, in the above-mentioned prior art, the gate electrode wiring material of the second transistor is connected to the source / drain region of the first transistor through the impurity diffusion layer. In such a case, there is a problem that the contact resistance between the gate electrode wiring material of the second transistor and the impurity diffusion layer is large, which lowers the current driving capability of the transistor. Furthermore, in the above-mentioned conventional technique, the gate electrode wiring material is formed by partially etching the gate oxide film 303, depositing polycrystalline silicon as a gate electrode wiring material on the entire surface, and performing photoetching. When etching the gate electrode wiring material, normally, when the etching of the gate electrode wiring material is completed, the gate oxide film or the element isolation oxide film with a slow etching rate is exposed and overetching is performed. Then, since the semiconductor substrate containing silicon as a main component having a high etching rate is exposed, the semiconductor substrate is scraped to form a groove as shown in FIG. 3B when overetching is performed. As a result, the resistance of the impurity diffusion layer connecting the gate electrode wiring material of the second transistor and the source / drain of the first transistor becomes large, and the current driving ability is lowered, and sometimes the connection cannot be established. Had. Also,
This groove has a problem of causing a short circuit or a disconnection of a semiconductor wiring material in a later process.
【０００４】本発明はそのような問題点を解決するもの
で、その目的は隣接する第２のトランジスタのゲート電
極配線材料と第１のトランジスタのソース・ドレインの
接続に関与する抵抗を極力少なくした優れた電流駆動能
力を持つ半導体装置の構造を提供すると同時に、後工程
に於て半導体配線材料のショートや断線の原因となる段
差を少なくする事の出来る優れた半導体装置の構成と製
造方法を提供することにある。The present invention solves such a problem, and the object thereof is to minimize the resistance involved in the connection between the gate electrode wiring material of the adjacent second transistor and the source / drain of the first transistor. Providing a structure of a semiconductor device having an excellent current driving capability, and at the same time, providing an excellent structure and manufacturing method of a semiconductor device capable of reducing a step which causes a short circuit or a disconnection of a semiconductor wiring material in a subsequent process. To do.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板表面で互いに離間して形成された
第２導電型不純物拡散層と、前記半導体基板上に絶縁膜
を介して形成された半導体配線材料と、前記半導体配線
材料の側壁の一部に選択的に形成された絶縁膜と、前記
第２導電型不純物拡散層上の一部及びその近傍と前記半
導体配線材料上の一部及びその近傍に選択的に形成され
た高融点金属ケイ化物とを有し、前記第２導電型不純物
拡散層の一部と前記半導体配線材料の一部が選択的に形
成された前記高融点金属ケイ化物により電気的に接続さ
れていることを特徴とする。The semiconductor device of the present invention comprises:
A second conductive type impurity diffusion layer formed apart from each other on the surface of the first conductive type semiconductor substrate; a semiconductor wiring material formed on the semiconductor substrate via an insulating film; and a sidewall of the semiconductor wiring material. Partly formed on the second conductive type impurity diffusion layer and its vicinity, and on the semiconductor wiring material and part thereof and its vicinity. And a portion of the second conductivity type impurity diffusion layer and a portion of the semiconductor wiring material are electrically connected by the selectively formed refractory metal silicide. To do.
【０００６】また、本発明の第２の発明を構成する上記
半導体装置の製造方法は、第１導電型半導体基板表面に
素子分離用絶縁膜、ゲート絶縁膜、半導体配線材料、第
２導電型不純物拡散層、前記半導体配線材料の側壁に形
成された絶縁膜を順次形成した後、レジストパターンを
マスクとして前記半導体配線材料の側壁に形成された絶
縁膜の一部を除去する工程、全面に高融点金属を堆積す
る工程、第１の熱処理を行い、前記半導体配線材料上及
びその近傍と前記第２導電型不純物拡散層上及びその近
傍の高融点金属を反応させて高融点金属ケイ化物を形成
する工程、未反応の前記高融点金属を除去する工程、と
を含むことを特徴とするFurther, in the method for manufacturing a semiconductor device, which constitutes the second aspect of the present invention, the element isolation insulating film, the gate insulating film, the semiconductor wiring material, and the second conductivity type impurity are formed on the surface of the first conductivity type semiconductor substrate. A step of sequentially forming a diffusion layer and an insulating film formed on the side wall of the semiconductor wiring material, and then removing a part of the insulating film formed on the side wall of the semiconductor wiring material using a resist pattern as a mask. A step of depositing a metal and a first heat treatment are performed to react the refractory metal on and near the semiconductor wiring material with the refractory metal on and near the second conductivity type impurity diffusion layer to form a refractory metal silicide. And a step of removing the unreacted refractory metal.
【０００７】[0007]
【実施例】図１は本発明の半導体装置の断面図である。
Ｐ型の不純物を含む半導体基板１０１上に形成された第
１のトランジスタは素子分離用酸化膜１０２により隣接
する第２のトランジスタと分離される。第１のトランジ
スタに於て１０３は酸化膜や窒化膜等の絶縁膜で形成さ
れたゲート絶縁膜、１０４（ａ）はゲート電極配線材
料、１０５は低濃度のＮ型不純物拡散層、１０６（ａ）
は酸化シリコン膜や窒化シリコン膜等の絶縁膜で形成さ
れたサイドウォール、１０８は高濃度のＮ型不純物拡散
層すなわちソース・ドレイン、１１１は高融点金属ケイ
化物である。図１に於て前記第２のトランジスタのゲー
ト電極配線材料１０４の側壁には絶縁膜で形成されたサ
イドウォールが存在しないため、前記第２のトランジス
タのゲート電極配線材料１０４（ｂ）と前記第１のトラ
ンジスタのソース・ドレイン１０８は、前記第２のトラ
ンジスタのゲート電極配線材料１０４（ｂ）と前記第１
のトランジスタのソース・ドレイン１０８上及びその近
傍に選択的に形成された高融点金属ケイ化物１１１によ
り接続されている。1 is a sectional view of a semiconductor device of the present invention.
The first transistor formed over the semiconductor substrate 101 containing P-type impurities is isolated from the adjacent second transistor by the element isolation oxide film 102. In the first transistor, 103 is a gate insulating film formed of an insulating film such as an oxide film or a nitride film, 104 (a) is a gate electrode wiring material, 105 is a low concentration N-type impurity diffusion layer, and 106 (a). )
Is a sidewall formed of an insulating film such as a silicon oxide film or a silicon nitride film, 108 is a high-concentration N-type impurity diffusion layer, that is, source / drain, and 111 is a refractory metal silicide. In FIG. 1, since there is no sidewall formed of an insulating film on the side wall of the gate electrode wiring material 104 of the second transistor, the gate electrode wiring material 104 (b) of the second transistor and the side wall of the second transistor are not formed. The source / drain 108 of the first transistor corresponds to the gate electrode wiring material 104 (b) of the second transistor and the first transistor.
Are connected by a refractory metal silicide 111 selectively formed on and near the source / drain 108 of the transistor.
【０００８】次に、図１の実施例に示した半導体装置の
製造方法を図２（ａ）〜図２（ｃ）により詳細に説明す
る。Next, a method of manufacturing the semiconductor device shown in the embodiment of FIG. 1 will be described in detail with reference to FIGS. 2 (a) to 2 (c).
【０００９】まずＰ型不純物を含む半導体基板２０１上
にＬＯＣＯＳ法により素子分離用酸化膜２０２を形成し
たのち８５０℃のウェット酸化を行うことによりゲート
酸化膜２０３を約２０ｎｍの厚さに形成する。ついでこ
の上に多結晶シリコンを堆積して不純物拡散を行った後
レジストパターンを用いて前記多結晶シリコンをドライ
エッチングする事によりＮ型の不純物を含むゲート電極
配線材料２０４（ａ）及び２０４（ｂ）を形成する。こ
の時ゲート電極配線材料の下部にはゲート酸化膜２０３
または素子分離酸化膜２０２が常に形成されているため
エッチングの最中に半導体基板を削って溝を形成するこ
とは無い。次にリン等のＮ型不純物をイオン注入して低
濃度のＮ型不純物拡散層２０５を形成するための準備を
行った後、酸化シリコン膜あるいは窒化シリコン膜等の
絶縁膜をＣＶＤ法により堆積したのちドライエッチング
により異方性エッチングを行うことにより前記ゲート電
極配線材料２０４（ａ）及び２０４（ｂ）の側壁にサイ
ドウォール２０６（ａ）及び２０６（ｂ）を形成する。
次にＣＶＤ法により酸化シリコン膜をウェハー全面に約
２０ｎｍ形成することにより半導体基板の表面を保護し
た後、ヒ素等のＮ型不純物をイオン注入しアニールを行
うことにより高濃度のＮ型不純物拡散層２０８を形成す
るのと同時に、予め不純物をイオン注入しておいた低濃
度のＮ型不純物拡散層２０５を形成する。（以上図２
（ａ）） 次にレジストパターン２０９を用いて前記第１のトラン
ジスタのソース・ドレイン領域に形成された前記第２の
トランジスタのゲート電極配線材料２０４（ｂ）の側壁
に形成されたサイドウォール２０６（ｂ）を弗酸等のエ
ッチング液を用いて除去する。（以上図２（ｂ）） 次にレジストパターンを除去し、半導体基板２０１の表
面を保護するために形成した酸化シリコン膜２０７を除
去した後、チタン、タングステン、モリブデン、コバル
ト等の高融点金属をスパッタ法によりウェハー全面に２
０ｎｍ〜１００ｎｍ形成する。次にランプアニール法に
より６５０℃〜７６０℃で短時間の熱処理を行うことに
より前記ゲート電極配線材料２０４（ａ）及び２０４
（ｂ）の表面あるいはソース・ドレイン領域２０８等の
半導体基板が表面に露出している部分と、前記高融点金
属が直接接触している部分及びその近傍において前記高
融点金属は高融点金属ケイ化物２１１を形成する。この
時、第１のトランジスタのサイドウォール２０６（ａ）
上あるいは素子分離用酸化膜上の高融点金属は未反応の
ままであり高融点金属ケイ化物を形成しない。一方、前
記第２のトランジスタのゲート電極配線材料２０４
（ｂ）と前記第１のトランジスタのソース・ドレイン２
０８はゲート酸化膜２０３を介して形成されているがゲ
ート酸化膜が十分に薄いため、ゲート酸化膜上に形成さ
れた前記高融点金属は高融点金属ケイ化物２１１を形成
する。（以上図２（ｃ）） 次に水と過酸化水素とアンモニアの混合溶液等の選択エ
ッチング溶液を用いて未反応の高融点金属を除去し、第
２の熱処理をランプアニール法により８００℃〜９００
℃で短時間行う。First, an element isolation oxide film 202 is formed on a semiconductor substrate 201 containing P-type impurities by a LOCOS method, and then wet oxidation at 850 ° C. is performed to form a gate oxide film 203 with a thickness of about 20 nm. Then, polycrystalline silicon is deposited on the polycrystalline silicon to diffuse impurities, and then the polycrystalline silicon is dry-etched using a resist pattern to form gate electrode wiring materials 204 (a) and 204 (b) containing N-type impurities. ) Is formed. At this time, the gate oxide film 203 is formed under the gate electrode wiring material.
Alternatively, since the element isolation oxide film 202 is always formed, the groove is not formed by cutting the semiconductor substrate during the etching. Next, N type impurities such as phosphorus are ion-implanted to prepare for forming a low concentration N type impurity diffusion layer 205, and then an insulating film such as a silicon oxide film or a silicon nitride film is deposited by a CVD method. After that, anisotropic etching is performed by dry etching to form sidewalls 206 (a) and 206 (b) on the sidewalls of the gate electrode wiring materials 204 (a) and 204 (b).
Next, a silicon oxide film is formed on the entire surface of the wafer by CVD to a thickness of about 20 nm to protect the surface of the semiconductor substrate, and then N-type impurities such as arsenic are ion-implanted and annealed to perform high-concentration N-type impurity diffusion layers. Simultaneously with forming 208, a low concentration N-type impurity diffusion layer 205 in which impurities have been ion-implanted is formed in advance. (End of Figure 2
(A) Next, using the resist pattern 209, the side wall 206 (formed on the side wall of the gate electrode wiring material 204 (b) of the second transistor formed in the source / drain region of the first transistor ( b) is removed using an etching solution such as hydrofluoric acid. (FIG. 2B above) Next, after removing the resist pattern and removing the silicon oxide film 207 formed to protect the surface of the semiconductor substrate 201, a refractory metal such as titanium, tungsten, molybdenum, or cobalt is removed. 2 on the entire surface of the wafer by the sputtering method
0 nm to 100 nm is formed. Next, the gate electrode wiring materials 204 (a) and 204 (a) and 204 (a)
The refractory metal is a refractory metal silicide at and near the surface of (b) or the exposed portion of the semiconductor substrate such as the source / drain regions 208, the refractory metal and the vicinity thereof. 211 is formed. At this time, the sidewall 206 (a) of the first transistor
The refractory metal on or above the element isolation oxide film remains unreacted and does not form refractory metal silicide. On the other hand, the gate electrode wiring material 204 of the second transistor
(B) and the source / drain 2 of the first transistor
No. 08 is formed via the gate oxide film 203. However, since the gate oxide film is sufficiently thin, the refractory metal formed on the gate oxide film forms refractory metal silicide 211. (FIG. 2 (c) above) Next, the unreacted refractory metal is removed using a selective etching solution such as a mixed solution of water, hydrogen peroxide and ammonia, and the second heat treatment is performed at 800 ° C. by lamp annealing. 900
Perform at ℃ for a short time.
【００１０】これにより前記第２のトランジスタのゲー
ト電極配線材料２０４（ｂ）と前記第１のトランジスタ
のソース・ドレイン２０８は、各々の表面に選択的に形
成された高融点金属ケイ化物により接続される。また、
前記第１のトランジスタに於いては前記ゲート電極配線
材料２０４（ａ）上とソース・ドレイン２０８上の高融
点金属ケイ化物はサイドウォール２０６（ａ）により分
離される。As a result, the gate electrode wiring material 204 (b) of the second transistor and the source / drain 208 of the first transistor are connected by the refractory metal silicide selectively formed on their respective surfaces. It Also,
In the first transistor, the refractory metal silicide on the gate electrode wiring material 204 (a) and the source / drain 208 are separated by the sidewall 206 (a).
【００１１】尚、本発明は上述の実施例に限定されるも
のではなく、その骨子を逸脱しない範囲に於いて種々変
更が可能であることは言うまでもない。例えば上述の実
施例では高融点金属をスパッタ法により形成する前に半
導体基板表面を保護するために形成されていた酸化シリ
コン膜２０７を除去しているが、これを除去しないで高
融点金属をスパッタしても第１の熱処理の温度を上昇す
るなどして高融点金属ケイ化物を形成しやすくする事に
より半導体基板及びゲート電極配線材料上にある程度以
上薄い酸化膜を介して高融点金属が形成されている場合
に半導体基板およびゲート電極配線材料上に高融点金属
ケイ化物を形成することができる。Needless to say, the present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the gist of the invention. For example, in the above-mentioned embodiment, the silicon oxide film 207 formed to protect the surface of the semiconductor substrate is removed before the refractory metal is formed by the sputtering method. However, the refractory metal is not removed but the refractory metal is sputtered. Even if the temperature of the first heat treatment is raised to facilitate formation of the refractory metal silicide, the refractory metal is formed on the semiconductor substrate and the gate electrode wiring material through a thin oxide film to some extent. In this case, the refractory metal silicide can be formed on the semiconductor substrate and the gate electrode wiring material.
【００１２】[0012]
【発明の効果】以上述べたように本発明の半導体装置の
構成とその製造方法によれば、第１のトランジスタのソ
ース・ドレインは高融点金属ケイ化物により隣接する第
２のトランジスタのゲート電極配線材料に接続されるた
め、接続に関与する抵抗は従来と比較すると無視できる
ほど小さいものとなるため、接続に要する面積を小さく
することによりメモリーセルの微細化が可能となる上、
トランジスタの電流駆動能力の低下の少ない優れた半導
体装置を提供することが可能となる。また、本発明の半
導体装置の構成とその製造方法によれば、ゲート電極配
線材料をエッチングする際に半導体基板に溝を形成する
事が無いため後工程に於て半導体配線材料のショートや
断線の原因となる段差を少なくする事が出来る。As described above, according to the structure of the semiconductor device of the present invention and the method of manufacturing the same, the source / drain of the first transistor is connected to the gate electrode wiring of the second transistor adjacent to each other by the refractory metal silicide. Since it is connected to the material, the resistance involved in the connection is negligibly small compared to the conventional one, and it is possible to miniaturize the memory cell by reducing the area required for the connection.
It is possible to provide an excellent semiconductor device in which the current driving capability of a transistor is less likely to decrease. Further, according to the configuration of the semiconductor device of the present invention and the method for manufacturing the same, there is no need to form a groove in the semiconductor substrate when etching the gate electrode wiring material, so that there is no short circuit or disconnection of the semiconductor wiring material in the subsequent process. It is possible to reduce the level difference that causes it.
【図１】本発明の半導体装置の断面図。FIG. 1 is a cross-sectional view of a semiconductor device of the present invention.
【図２】本発明の半導体装置の主要工程を表わす断面
図。2A and 2B are cross-sectional views showing main steps of a semiconductor device of the present invention.
【図３】従来の半導体装置の断面図。FIG. 3 is a cross-sectional view of a conventional semiconductor device.
１０１、２０１、３０１・・・半導体基板 １０２、２０２、３０２・・・素子分離用酸化膜 １０３、２０３、３０３・・・ゲート酸化膜 １０４（ａ）、２０４（ａ）、３０４（ａ）・・・第１
のトランジスタのゲート電極配線材料 １０４（ｂ）、２０４（ｂ）、３０４（ｂ）・・・第２
のトランジスタのゲート電極配線材料 １０５、２０５、３０５・・・低濃度のＮ型不純物拡散
層 １０６（ａ）、２０６（ａ）、３０６（ａ）・・・第１
のトランジスタのサイドウォール ２０６（ｂ）、３０６（ｂ）・・・第２のトランジスタ
のサイドウォール ２０７、３０７・・・・・・・シリコン酸化膜 １０８、２０８、３０８・・・高濃度のＮ型不純物拡散
層 ２０９・・・・・・・・・・・レジストパターン ２１０・・・・・・・・・・・高融点金属 １１１、２１１、３１１・・・高融点金属ケイ化物101, 201, 301 ... Semiconductor substrate 102, 202, 302 ... Element isolation oxide film 103, 203, 303 ... Gate oxide film 104 (a), 204 (a), 304 (a) ...・ First
Electrode wiring material of transistor of 104 (b), 204 (b), 304 (b) ...
Gate electrode wiring material 105, 205, 305 ... Low-concentration N-type impurity diffusion layer 106 (a), 206 (a), 306 (a) ... First
Side walls 206 (b), 306 (b) of second transistor side walls of second transistor 207, 307 ... Silicon oxide films 108, 208, 308 ... High-concentration N-type Impurity diffusion layer 209 ... Resist pattern 210 ... Refractory metal 111, 211, 311 ... Refractory metal silicide
Claims (2)
て形成された第２導電型不純物拡散層と、前記半導体基
板上に絶縁膜を介して形成された半導体配線材料と、前
記半導体配線材料の側壁の一部に選択的に形成された絶
縁膜と、前記第２導電型不純物拡散層上の一部及びその
近傍と前記半導体配線材料上の一部及びその近傍に選択
的に形成された高融点金属ケイ化物とを有し、前記第２
導電型不純物拡散層の一部と前記半導体配線材料の一部
が選択的に形成された前記高融点金属ケイ化物により電
気的に接続されていることを特徴とする半導体装置。1. A second-conductivity-type impurity diffusion layer formed on the surface of a first-conductivity-type semiconductor substrate so as to be separated from each other, a semiconductor wiring material formed on the semiconductor substrate via an insulating film, and the semiconductor wiring. An insulating film selectively formed on a part of the side wall of the material, a part of the second conductive type impurity diffusion layer and its vicinity, and a part of the semiconductor wiring material and its vicinity. A high melting point metal silicide,
A semiconductor device, wherein a part of the conductivity type impurity diffusion layer and a part of the semiconductor wiring material are electrically connected by the selectively formed refractory metal silicide.
縁膜、ゲート絶縁膜、半導体配線材料、第２導電型不純
物拡散層、前記半導体配線材料の側壁に形成された絶縁
膜を順次形成した後、 レジストパターンをマスクとして前記半導体配線材料の
側壁に形成された絶縁膜の一部を除去する工程、 全面に高融点金属を堆積する工程、 第１の熱処理を行い、前記半導体配線材料上及びその近
傍と前記第２導電型不純物拡散層上及びその近傍の高融
点金属を反応させて高融点金属ケイ化物を形成する工
程、 未反応の前記高融点金属を除去する工程、 とを含むことを特徴とする半導体装置の製造方法。2. An element isolation insulating film, a gate insulating film, a semiconductor wiring material, a second conductive type impurity diffusion layer, and an insulating film formed on the side wall of the semiconductor wiring material are sequentially formed on the surface of the first conductive type semiconductor substrate. After that, a step of removing a part of the insulating film formed on the sidewall of the semiconductor wiring material by using the resist pattern as a mask, a step of depositing a refractory metal on the entire surface, and a first heat treatment are performed to And a step of reacting the refractory metal on the second conductivity type impurity diffusion layer and the vicinity thereof to form a refractory metal silicide, and a step of removing the unreacted refractory metal. A method for manufacturing a semiconductor device, comprising:
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