JP2006303923A - 回路装置およびこれを備えた電子機器 - Google Patents

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Abstract

【課題】 入力信号に対して基準電圧に基づいた処理を施して出力する回路装置に、基準電圧の切替機能を持たせることにより、安定した出力が得られる回路装置を提供する。
【解決手段】 外部より与えられる入力電圧と、互いに異なる複数の電圧値を含む基準電圧セットから選択された基準電圧とを比較するコンパレータ１と、入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より低い電圧値を選択し、前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より高い電圧値を選択し、選択した電圧値をコンパレータ１の基準電圧として設定する基準電圧設定回路２０を備えた回路装置である。
【選択図】 図１

Description

本発明は、例えばセンサ回路やレベルシフタ回路等の、入力信号に対して基準電圧に基づいた何らかの処理を施して出力する回路装置に関し、特に、前記基準電圧を複数段階に切り替える機能を有する回路装置と、この回路装置を備えた電子機器に関する。
従来、例えばセンサ回路やレベルシフタ回路等の、入力信号に対して基準電圧に基づいた何らかの処理を施して出力する回路装置が、広範囲に用いられている。
図３４は、従来の一般的なセンサ回路の構成を示すブロック図である。従来のセンサ回路は、検出対象に応じて様々な種類があるが、一般的には、図３４に示すように、主にセンサ部９０とコンパレータ８０とによって構成される。センサ部９０は、センサ回路の検出対象に応じたセンサ入力ｇ１（光、温度、圧力等）を受けて、その強さに応じた電流または電圧を出力するセンサ素子９１を有する。センサ素子９１から出力される電流または電圧を、キャパシタ９２へ一定期間サンプリング充電することで、センサ入力ｇ１の強さに応じたセンサ出力ｇ２が得られる。センサ出力ｇ２は、コンパレータ８０へ入力され、コンパレータ８０において、センサ出力ｇ２を基準電圧Ｖrefと比較することにより、センサ入力ｇ１の強さ等が判定される。
上記センサ部９０において、スイッチ９３，９４を適宜に切替え制御することにより、図３５にそれぞれ示すようなセンサ出力ｇ２を得ることができる。図３５に示すセンサ出力ｇ２の場合、図３６に示すように、サンプリング期間におけるピーク電位を基準電圧Ｖrefと比較することにより、センサ入力ｇ１の有無等を判定できる。また、図３７に示すように、基準電圧Ｖrefを複数段階（この例ではＶref1〜Ｖref3）に設定し、ピーク電位とこれら複数段階の基準電圧を順次比較することにより、センサ入力ｇ１の強さ等を判定することもできる。
また、図３８に示すように、コンパレータに入力される基準電圧を、検出レベル用の第一の基準電圧（Ｖref1）と余裕度レベル用の第二の基準電圧（Ｖref2）とに時分割で切替え制御することにより、受光確度を向上させるフォトセンサが、従来提案されている（例えば特許文献１参照）。
特開平４−１４７０８６号公報（３ページ、第２図）
ところで、上記したような従来のセンサ回路は、センサ出力ｇ２が基準電圧Ｖrefに近い場合、コンパレータ８０の出力が安定しないという問題を有していた。例えば、コンパレータ８０が、センサ出力ｇ２のサンプリング期間におけるピーク電位が基準電圧Ｖrefより大きければＨｉｇｈ、小さければＬｏｗを出力する構成である場合に、図３９に示すように、センサ出力ｇ２が、基準電圧Ｖrefとほぼ同電位で微妙に変化しながら推移したとする。この場合、同図から明らかなとおり、コンパレータ８０の出力Ｃoutが、ＨｉｇｈとＬｏｗとの間で頻繁に切り替わってしまう。
従って、例えば、センサ部９０の内部または周辺回路からのノイズ等の影響でセンサ出力ｇ２の電位がゆらいだ場合等に、センサ出力ｇ２の変動はそれほど大きくないにも関わらず、コンパレータ８０の出力Ｃoutが不安定になり、センサ回路の出力が安定しない、という問題があった。なお、このような問題は、センサ回路に限らず、入力信号に対して基準電圧に基づいた何らかの処理を施して出力する回路装置に共通するものである。
また、上述した特許文献１のフォトセンサも、検出レベルと余裕度レベルという互いに異なるレベルを検出するために、二つの基準電圧を切り替えて用いるものであって、ヒステリシス制御を考慮したものではないので、検出レベル用の基準電圧または余裕度レベル用の基準電圧のそれぞれの近傍でセンサ出力が変動した場合、上記と同様の問題が生じる。
本発明は、上記の問題に鑑み、入力信号に対して基準電圧に基づいた何らかの処理を施して出力する回路装置に、基準電圧の切替機能を持たせることにより、安定した出力が得られる回路装置を提供することを目的とする。
上記の目的を達成するために、本発明にかかる回路装置は、外部より与えられる入力電圧と、互いに異なる複数の電圧値を含む基準電圧セットから選択された基準電圧とを比較するコンパレータを含む回路装置であって、前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より低い電圧値を選択し、前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する基準電圧設定回路をさらに備えたことを特徴とする。
この構成によれば、入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より低い電圧値を選択して前記コンパレータの基準電圧として設定し、入力電圧が降圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定することにより、最初の基準電圧の近傍で入力電圧がノイズ等の影響で変動したとしても、この入力電圧の変動がコンパレータの出力に影響を与えにくくなる。これにより、ノイズ等の影響を受けずに安定した出力が得られる回路装置を提供することができる。
また、上記の回路装置は、前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路をさらに備え、前記基準電圧設定回路が、前記基準電圧セットのうち予め定められた一の基準電圧を前記コンパレータの基準電圧の初期値として設定し、前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該基準電圧より低い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する構成であることが好ましい。
この構成においては、Ｓ／Ｎ比の大きさに応じて、例えばＳ／Ｎ比が比較的大きい場合は前記一の基準電圧からあまり乖離しない電圧値を基準電圧として設定し、Ｓ／Ｎ比が小さくなるほど前記一の基準電圧から乖離した電圧値を基準電圧として設定することがさらに好ましい。これにより、Ｓ／Ｎ比が比較的大きい場合は予め定められた一の基準電圧に近い基準電圧との比較を行うことで、比較結果の精度を高く維持することができると共に、Ｓ／Ｎ比が小さくなるほど（すなわちノイズの影響が大きくなるほど）前記一の基準電圧から乖離した基準電圧を用いて比較を行うことで、比較結果に対するノイズの影響を抑制することができる。
また、上記の回路装置は、前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路をさらに備え、前記基準電圧設定回路が、前記基準電圧セットのうち予め定められた一の基準電圧を前記コンパレータの基準電圧の初期値として設定し、前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該基準電圧より高い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する構成とすることが好ましい。
この構成においては、Ｓ／Ｎ比の大きさに応じて、例えばＳ／Ｎ比が比較的大きい場合は前記一の基準電圧からあまり乖離しない電圧値を基準電圧として設定し、Ｓ／Ｎ比が小さくなるほど前記一の基準電圧から乖離した電圧値を基準電圧として設定することがさらに好ましい。これにより、Ｓ／Ｎ比が比較的大きい場合は予め定められた一の基準電圧に近い基準電圧との比較を行うことで、比較結果の精度を高く維持することができると共に、Ｓ／Ｎ比が小さくなるほど（すなわちノイズの影響が大きくなるほど）前記一の基準電圧から乖離した基準電圧を用いて比較を行うことで、比較結果に対するノイズの影響を抑制することができる。
また、上記の回路装置は、前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路をさらに備え、前記基準電圧設定回路が、前記選択信号生成回路からの前記選択信号に基づき、前記基準電圧セットから一対の基準電圧を選択し、前記入力電圧が昇圧の方向にて前記一対の基準電圧のうち高い方の基準電圧に到達したことを検知すると、前記一対の基準電圧のうち低い方の基準電圧を前記コンパレータの基準電圧として設定し、前記入力電圧が降圧の方向にて前記一対の基準電圧のうち低い方の基準電圧に到達したことを検知すると、前記一対の基準電圧のうち高い方の基準電圧を前記コンパレータの基準電圧として設定することが好ましい。
この構成によれば、回路装置の特性や使用状況に応じて基準電圧指定入力を行うことにより、基準電圧セットから一対の基準電圧を任意に選択することができる。
また、上記の回路装置は、前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路と、前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路とをさらに備え、前記基準電圧設定回路が、前記選択信号生成回路からの前記選択信号に基づき、前記基準電圧セットから一の基準電圧を選択して前記コンパレータの基準電圧の初期値として設定し、前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該初期値の基準電圧より低い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定することが好ましい。
この構成によれば、回路装置の特性や使用状況に応じて基準電圧指定入力を行うことにより、コンパレータの基準電圧の初期値を任意に選択することができると共に、基準電圧を初期値から切り替える際には、Ｓ／Ｎ比の大きさに応じて基準電圧を設定することができる。これにより、Ｓ／Ｎ比が比較的大きい場合は予め定められた一の基準電圧に近い基準電圧との比較を行うことで、比較結果の精度を高く維持することができると共に、Ｓ／Ｎ比が小さくなるほど（すなわちノイズの影響が大きくなるほど）前記一の基準電圧から乖離した基準電圧を用いて比較を行うことで、比較結果に対するノイズの影響を抑制することができる。
また、上記の回路装置は、前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路と、前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路とをさらに備え、前記基準電圧設定回路が、前記選択信号生成回路からの前記選択信号に基づき、前記基準電圧セットから一の基準電圧を選択して前記コンパレータの基準電圧の初期値として設定し、前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該初期値の基準電圧より高い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定することが好ましい。
この構成によれば、回路装置の特性や使用状況に応じて基準電圧指定入力を行うことにより、コンパレータの基準電圧の初期値を任意に選択することができると共に、基準電圧を初期値から切り替える際には、Ｓ／Ｎ比の大きさに応じて基準電圧を設定することができる。これにより、Ｓ／Ｎ比が比較的大きい場合は予め定められた一の基準電圧に近い基準電圧との比較を行うことで、比較結果の精度を高く維持することができると共に、Ｓ／Ｎ比が小さくなるほど（すなわちノイズの影響が大きくなるほど）前記一の基準電圧から乖離した基準電圧を用いて比較を行うことで、比較結果に対するノイズの影響を抑制することができる。
また、上記の回路装置は、前記コンパレータと前記基準電圧設定回路との組み合わせを複数セット備えると共に、各基準電圧設定回路の基準電圧セットの電圧値が互いに重複しないように設定された構成とすることが好ましい。この構成によれば、入力電圧の強さ等を複数段階に判定することが可能となる。
また、上記の回路装置は、前記コンパレータの後段にラッチ回路をさらに有し、前記基準電圧設定回路が、前記コンパレータの出力および前記ラッチ回路の出力の少なくともいずれか一方に応じて前記コンパレータの基準電圧として設定すべき電圧値を選択することが好ましい。この構成によれば、入力電圧が基準電圧付近で変動した場合でも出力を安定させることができると共に、ラッチ回路を備えたことにより、複数回の連続的なサンプリングおよび比較動作を行う場合においても出力を安定させることができる。
また、上記の構成において、前記コンパレータと前記基準電圧設定回路と前記ラッチ回路との組み合わせを複数セット備えると共に、各基準電圧設定回路の基準電圧セットの電圧値が互いに重複しないように設定されることがさらに好ましい。
また、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定することが好ましい。
この構成によれば、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能となる。
また、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻すことが好ましい。
あるいは、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻すことが好ましい。
これらの構成によれば、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能となる。また、前回判定時の入力電圧に相当する基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。
また、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定することが好ましい。
この構成によれば、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能となる。
また、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻すことが好ましい。
あるいは、上記の回路装置は、前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻すことが好ましい。
これらの構成によれば、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能となる。また、前回判定時の入力電圧に相当する基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。
また、上記の目的を達成するために、本発明にかかる電子機器は、センサ素子と、上述したいずれかの回路装置とを備え、前記センサ素子の出力を前記入力電圧として前記回路装置へ入力することを特徴とする。前記回路装置は、センサ素子の出力がノイズ等の影響によりコンパレータの基準電圧の近傍で変動したとしても、安定した判定結果を出力できる。従って、動作が安定しており、かつ、消費電力の無駄が少ない電子機器を提供することができる。
上記電子機器は、前記センサ素子が光センサであり、液晶モジュールと、前記液晶モジュールに積層されるバックライトと、前記回路装置の出力に応じてバックライトの輝度を調整する調整手段とをさらに備えた構成であることが好ましい。前記回路装置は、センサ素子の出力がノイズ等の影響によりコンパレータの基準電圧の近傍で変動したとしても、この変動に影響されずに安定した判定結果を出力できる。従って、ノイズ等の影響でバックライトの輝度が不安定になることがなく、かつ、消費電力の無駄が少ない電子機器を提供することができる。
また、本発明にかかる他の例の回路装置は、外部より与えられる入力電圧と、互いに異なる複数の電圧値を含む基準電圧セットから選択された基準電圧とを比較し、比較結果に基づいて前記入力電圧を増幅するコンパレータを含む回路装置であって、前記入力電圧を昇圧の方向に増幅する際には前記基準電圧セットから第一の電圧値を選択し、前記入力電圧を降圧の方向に増幅する際には前記基準電圧セットから第二の電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する基準電圧設定回路をさらに備え、前記第一の電圧値は、前記第二の電圧値よりも低いことを特徴とする。
これにより、昇圧の方向に増幅する際には立ち上がりが早く、降圧の方向へ増幅する際には立ち下がりの早い、すなわち、増幅速度が高いレベルシフタを実現できる。
以上のとおり、本発明によれば、入力信号に対して基準電圧に基づいた何らかの処理を施して出力する回路装置に、基準電圧の切替機能を持たせることにより、安定した出力が得られる回路装置とこれを用いた電子機器とを提供することができる。
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
（第一の実施形態）
図１は、本発明の第一の実施形態にかかる回路装置の構成を示す回路図である。図１に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路２０とを備えている。コンパレータ１は、外部より与えられる入力電圧Ｃinと基準電圧Ｖrefとを比較し、Ｃin＜Ｖrefの場合はＬｏｗ、Ｃin＞Ｖrefの場合はＨｉｇｈを、それぞれ出力する。なお、比較結果（Ｃout）は、コンパレータ１の出力端子から外部へ出力されると共に、基準電圧設定回路２０へも与えられる。基準電圧設定回路２０は、Ｃoutの値に応じて、Ｖref1とＶref2のどちらかを、コンパレータ１へ与えるＶrefとして選択する。なお、Ｖref1＞Ｖref2である。
図２は、基準電圧設定回路２０の内部構成の一例を示した回路図である。図２に示すように、基準電圧設定回路２０は、排他的にＯＮ／ＯＦＦする一対のスイッチ２１，２２を備えている。コンパレータ１の出力ＣoutがＬｏｗの場合（すなわちＣin＜Ｖrefの場合）、スイッチ２１がＯＮ、スイッチ２２がＯＦＦとなり、基準電圧ＶrefはＶref1に設定される。一方、コンパレータ１の出力ＣoutがＨｉｇｈの場合（すなわちＣin＞Ｖrefの場合）、スイッチ２１がＯＦＦ、スイッチ２２がＯＮとなり、基準電圧ＶrefはＶref2に設定される。
これにより、本実施形態にかかる回路装置の動作は、図３に示すとおりとなる。すなわち、図３において、最初に、基準電圧ＶrefがＶref1に設定されており（スイッチ２１がＯＮ、スイッチ２２がＯＦＦ）、入力電圧ＣinがＶref1よりも低い状態であるものとする。この状態から、入力電圧Ｃinが昇圧の方向にて時刻ｔ１で基準電圧Ｖref1に到達すると、コンパレータ１の出力ＣoutがＬｏｗからＨｉｇｈへ切り替わる。これに伴い、基準電圧設定回路２０では、スイッチ２１がＯＦＦ、スイッチ２２がＯＮへ切り替わることにより、基準電圧ＶrefがＶref2に設定される。
また、その後、入力電圧Ｃinが降圧の方向にて時刻ｔ２で基準電圧Ｖref2に到達すると、コンパレータ１の出力ＣoutがＨｉｇｈからＬｏｗへ切り替わる。これに伴い、基準電圧設定回路２０では、スイッチ２１がＯＮ、スイッチ２２がＯＦＦへ切り替わることにより、基準電圧ＶrefがＶref1に設定される。
以上のとおり、入力電圧Ｃinが昇圧の方向にて基準電圧Ｖref1に到達した後に、基準電圧Ｖref1よりも低いＶref2を基準電圧Ｖrefとして設定することにより、この後、図４に示すように入力電圧ＣinがＶref1の上下で若干変動したとしても、その変動がコンパレータ１の出力Ｃoutへ影響を与えにくくなる。同様に、入力電圧Ｃinが降圧の方向にて基準電圧Ｖref2に到達した後に、基準電圧Ｖref2よりも高いＶref1を基準電圧Ｖrefとして設定することにより、その後に入力電圧ＣinがＶref2の近傍で若干変動したとしても、その変動がコンパレータ１の出力Ｃoutへ影響を与えにくくなる。これにより、本実施形態にかかる回路装置は、ノイズ等の影響があっても安定した出力を得ることができる。
なお、本実施形態では、基準電圧Ｖrefが二つの電位Ｖref1およびＶref2のいずれかに設定される構成を例示したが、基準電圧を三つ以上の電位から選択して設定できる構成としても良い。例えば、基準電圧ＶrefがＶref1，Ｖref2，・・・Ｖrefnから選択可能な構成の場合であれば（ただし、Ｖref1＞Ｖref2＞・・・＞Ｖrefn）、入力電圧Ｃinが昇圧の方向にて基準電圧Ｖrefi（１≦ｉ＜ｎ）に到達したときは、当該基準電圧Ｖrefiよりも低いＶref(i+1)を基準電圧Ｖrefとして設定すれば良い。また、入力電圧Ｃinが降圧の方向にて基準電圧Ｖrefi（１＜ｉ≦ｎ）に到達したときは、当該基準電圧Ｖrefiよりも高いＶref(i-1)を基準電圧Ｖrefとして設定すれば良い。
また、図５に示すように、図１に示したコンパレータ１と基準電圧設定回路２０との組み合わせを複数備えた回路装置も、本発明の一実施形態である。図５において、１Ａ，１Ｂの参照符号を付記したコンパレータは、図１に示したコンパレータ１と同じ機能を有する。また、２０Ａ，２０Ｂの参照符号を付記した基準電圧設定回路は、図１に示した基準電圧設定回路２０と同じ機能を有する。
図５の構成では、コンパレータ１Ａ，１Ｂ・・・のそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ・・・には、互いに異なる基準電圧ＶrefA，ＶrefB・・・がそれぞれ与えられ、入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB・・・）がＨｉｇｈまたはＬｏｗとして出力される。ＣoutA，ＣoutB・・・より、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
ＣoutA，ＣoutB・・・は、基準電圧設定回路２０Ａ，２０Ｂ・・・にも与えられる。基準電圧設定回路２０Ａは、コンパレータ１Ａの出力ＣoutAの推移に従ってＶrefA1およびＶrefA2のいずれかを選択して基準電圧ＶrefAとして設定する。同様に、基準電圧設定回路２０Ｂは、コンパレータ１Ｂの出力ＣoutBの推移に従ってＶrefB1およびＶrefB2のいずれかを選択して基準電圧ＶrefBとして設定される。なお、ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2，・・・の各電位は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2・・・となるように設定される。
（第二の実施形態）
本発明の第二の実施形態にかかる回路装置について、以下に説明する。なお、第一の実施形態で説明した構成と同様の機能を有する構成については、第一の実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
図６は、本発明の第二の実施形態にかかる回路装置の構成を示す回路図である。図６に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路３０との組み合わせを複数セット有すると共に、入力信号のＳ／Ｎ比を測定するＳ／Ｎ比判定回路２を備えた構成である。図６において、１Ａ，１Ｂの参照符号を付記したコンパレータは、図１に示したコンパレータ１と同じ機能を有する。また、３０Ａ，３０Ｂの参照符号を付記した基準電圧設定回路は、互いに同じ機能（後述）を有する。
図６の構成では、コンパレータ１Ａ，１Ｂ・・・のそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ・・・には、互いに異なる基準電圧ＶrefA，ＶrefB・・・がそれぞれ与えられ、入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB・・・）がＨｉｇｈまたはＬｏｗとして出力される。ＣoutA，ＣoutB・・・より、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
基準電圧設定回路３０Ａは、排他的にＯＮ／ＯＦＦする一対のスイッチ３１Ａ，３２Ａと、ヒステリシス電圧選択回路３３Ａとを備えている。スイッチ３１ＡがＯＮにされたとき、コンパレータ１Ａの基準電圧ＶrefAとして、一定の電位であるＶrefACが与えられる。また、スイッチ３２ＡがＯＮにされたとき、コンパレータ１Ａの基準電圧ＶrefAとして、ヒステリシス電位ＶrefA1，ＶrefA2，・・・，ＶrefAnの中からヒステリシス電圧選択回路３３Ａによって選択された電圧が、基準電圧ＶrefAとして与えられる。なお、ＶrefAC，ＶrefA1，ＶrefA2，・・・ＶrefAnの各電位は、ＶrefAC＞ＶrefA1＞ＶrefA2＞・・・＞ＶrefAnとなるように設定されている。
ヒステリシス電圧選択回路３３Ａは、入力信号（Ｃin）のＳ／Ｎ比に基づき、ヒステリシス電位ＶrefA1，ＶrefA2，・・・，ＶrefAnの中からどの電位を選択すべきかを決定する。このため、ヒステリシス電圧選択回路３３Ａは、図７に示すように、デコーダ回路３３２Ａと、スイッチ３３１Ａ1〜３３１Ａnとを備えている。デコーダ回路３３２Ａは、入力信号（Ｃin）のＳ／Ｎ比に基づくｍビット（ただし、ｎ＝２mである）の選択信号を入力し、この選択信号に応じて、スイッチ３３１Ａ1〜３３１Ａnのいずれか一つを選択してＯＮとする。
なお、上記の選択信号は、Ｓ／Ｎ比が最も高い場合にスイッチ３３１Ａ1を選択し、Ｓ／Ｎ比がそれより低くなるに従って３３１Ａ2，３３１Ａ3・・・を順次選択し、Ｓ／Ｎ比が最も低い場合にスイッチ３３１Ａnを選択するように、Ｓ／Ｎ比判定回路２により設定される。
ここで、上記の構成を有する本実施形態の回路装置の動作を説明する。
最初に、基準電圧ＶrefAがＶrefACに設定されており（スイッチ３１ＡがＯＮ、スイッチ３２ＡがＯＦＦ）、入力電圧ＣinがＶrefAよりも低い状態であるものとする。この状態から、図８に示すように、入力電圧Ｃinが昇圧の方向にて基準電圧ＶrefAに到達すると、コンパレータ１Ａの出力ＣoutAがＬｏｗからＨｉｇｈへ切り替わる。これに伴い、基準電圧設定回路３０Ａでは、スイッチ３１ＡをＯＦＦとし、スイッチ３２ＡをＯＮへ切り替える。また、このとき同時に、Ｓ／Ｎ比判定回路２からの選択信号に基づき、ヒステリシス電圧選択回路３３Ａが、スイッチ３３１Ａ1〜３３１Ａnのいずれを選択してＯＮとする。例えば、図８の例では、スイッチ３３１Ａ2がＯＮとされたことにより、ヒステリシス電位ＶrefA2が、コンパレータ１Ａの基準電圧ＶrefAとして設定される。
また、その後、入力電圧Ｃinが降圧の方向にて基準電圧ＶrefA（すなわちＶrefA2）に到達すると、基準電圧設定回路３０Ａは、スイッチ３２ＡをＯＦＦとし、スイッチ３１ＡをＯＮへ切り替える。これにより、基準電圧ＶrefAがＶrefACに設定される。
以上のように、入力電圧Ｃinが昇圧の方向にて基準電圧ＶrefACに到達した後に、入力信号（Ｃin）のＳ／Ｎ比に応じてヒステリシス電位ＶrefA1，ＶrefA2，・・・，ＶrefAnの中から選択した電位を基準電圧ＶrefAとして設定することにより、この後、入力電圧ＣinがＶrefACの上下で若干変動したとしても、その変動がコンパレータ１Ａの出力ＣoutAへ影響を与えにくくなる。これにより、本実施形態にかかる回路装置は、ノイズ等の影響があっても安定した出力を得ることができる。
なお、上記において、コンパレータ１Ａと基準電圧設定回路３０Ａとの組についてのみ説明を行ったが、コンパレータ１Ｂと基準電圧設定回路３０Ｂとの組等の構成および動作も上記と同様である。そして、ＶrefAC＞ＶrefA1＞ＶrefA2＞・・・＞ＶrefAn＞ＶrefBC＞ＶrefB1＞ＶrefB2＞・・・＞ＶrefBn＞ＶrefCC＞ＶrefC1＞ＶrefC2＞・・・＞ＶrefCn・・・となるように各組の基準電位を設定することにより、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
なお、本実施形態にかかる回路装置において、コンパレータ１と基準電圧設定回路３０との組の個数は任意である。
また、本実施形態では、基準電圧の初期値を基準電圧セットの最も高い電位（ＶrefAC）に設定し、この基準電圧に対して入力電圧Ｃinが昇圧の方向にて到達した際に、ＶrefACよりも低電位のヒステリシス電位を入力信号（Ｃin）のＳ／Ｎ比に応じて選択して基準電圧として設定し、その後、当該基準電圧に対して入力電圧Ｃinが降圧の方向にて到達した際に、基準電圧をＶrefACへ戻すものとした。
しかし、本発明はこれに限定されず、基準電圧の初期値を基準電圧セットの最も低い電位に設定し、この基準電圧に対して入力電圧Ｃinが降圧の方向にて到達した際に、これよりも高電位のヒステリシス電位を入力信号（Ｃin）のＳ／Ｎ比に応じて選択して基準電圧として設定し、その後、当該基準電圧に対して入力電圧Ｃinが昇圧の方向にて到達した際に、基準電圧を前記初期値へ戻すものとしても良い。
（第三の実施形態）
本発明の第三の実施形態にかかる回路装置について、以下に説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
図９は、本発明の第三の実施形態にかかる回路装置の構成を示す回路図である。図９に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路４０との組み合わせを複数セット有すると共に、選択信号生成回路３を備えた構成である。図９において、１Ａ，１Ｂの参照符号を付記したコンパレータは、図１に示したコンパレータ１と同じ機能を有する。また、４０Ａ，４０Ｂの参照符号を付記した基準電圧設定回路は、互いに同じ機能（後述）を有する。
図９の構成では、コンパレータ１Ａ，１Ｂ・・・のそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ・・・には、互いに異なる基準電圧ＶrefA，ＶrefB・・・がそれぞれ与えられ、入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB・・・）がＨｉｇｈまたはＬｏｗとして出力される。ＣoutA，ＣoutB・・・より、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
基準電圧設定回路４０Ａは、排他的にＯＮ／ＯＦＦする一対のスイッチ４１Ａ，４２Ａと、ペア選択回路４３Ａとを備えている。ペア選択回路４３Ａは、ＶrefA1，ＶrefA2，・・・ＶrefAnのｎ種類の電位の中から、選択信号生成回路３からの選択信号に基づいて、一対の電位を選択する。選択信号生成回路３は、基準電位指定入力を受け付け、それに応じた選択信号を生成する。基準電位指定入力として与えられる値は、この回路装置の製造時に本回路装置内または本回路装置外のＲＯＭ等（図示せず）に書き込まれることとしても良いし、回路装置の動作時に使用者によりあるいは回路装置外部の回路等より与えられるものとしても良い。スイッチ４１Ａは、ＯＮにされたとき、ペア選択回路４３Ａにより選択された一対の電位の一方を、コンパレータ１へ与える。スイッチ４２Ａは、ＯＮにされたとき、ペア選択回路４３Ａにより選択された一対の電位の他方を、コンパレータ１へ与える。
このため、図１０に示すように、ペア選択回路４３Ａは、スイッチ４３１A1〜４３１Ａn-1と、デコーダ回路４３２Ａとを備えている。デコーダ回路４３２Ａは、選択信号生成回路３からの選択信号を入力し、この選択信号に応じて、スイッチ４３１Ａ1〜４３１Ａn-1のいずれか一つを選択してＯＮとする。例えば、スイッチ４３１Ａ1がＯＮにされると、基準電圧ＶrefA1がスイッチ４１Ａへ、基準電圧ＶrefA2がスイッチ４２Ａへ、それぞれ与えられる。また、スイッチ４３１Ａ2がＯＮにされると、基準電圧ＶrefA2がスイッチ４１Ａへ、基準電圧ＶrefA3がスイッチ４２Ａへ、それぞれ与えられる。なお、ＶrefA1，ＶrefA2，・・・ＶrefAnの各電位は、ＶrefA1＞ＶrefA2＞・・・＞ＶrefAnとなるように設定されている。
次に、上記の構成を有する本実施形態の回路装置の動作を説明する。
ここでは、選択信号生成回路３からの選択信号により、スイッチ４３１Ａ2がＯＮにされているものとする。すなわち、基準電圧ＶrefA2がスイッチ４１Ａへ、基準電圧ＶrefA3がスイッチ４２Ａへ、それぞれ与えられているものとする。そして、スイッチ４１ＡがＯＮ、スイッチ４２ＡがＯＦＦとされており、コンパレータ１Ａの基準電圧ＶrefAがＶrefA2に設定されているものとする。
この状態から、図１１に示すように、入力電圧Ｃinが昇圧の方向にて基準電圧ＶrefA2に到達すると、コンパレータ１Ａの出力ＣoutAがＬｏｗからＨｉｇｈへ切り替わる。これに伴い、基準電圧設定回路４０Ａでは、スイッチ４１ＡをＯＦＦとし、スイッチ４２ＡをＯＮへ切り替える。これにより、コンパレータ１Ａの基準電圧ＶrefAがＶrefA3に設定される。
さらにその後、入力電圧Ｃinが降圧の方向にて基準電圧ＶrefA（すなわちＶrefA3）に到達すると、基準電圧設定回路４０Ａは、スイッチ４２ＡをＯＦＦとし、スイッチ４１ＡをＯＮへ切り替える。これにより、基準電圧ＶrefAが再びＶrefA2に設定される。
以上のように、本実施形態にかかる回路装置においても、ノイズ等の影響があっても安定した出力を得ることができる。
なお、上記において、コンパレータ１Ａと基準電圧設定回路４０Ａとの組についてのみ説明を行ったが、コンパレータ１Ｂと基準電圧設定回路４０Ｂとの組等の構成および動作も上記と同様である。そして、ＶrefA1＞ＶrefA2＞・・・＞ＶrefAn＞ＶrefB1＞ＶrefB2＞・・・＞ＶrefBn＞ＶrefC1＞ＶrefC2＞・・・＞ＶrefCn・・・となるように各組の基準電位を設定することにより、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
なお、本実施形態にかかる回路装置において、コンパレータ１と基準電圧設定回路４０との組の個数は任意である。
（第四の実施形態）
本発明の第四の実施形態にかかる回路装置について、以下に説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
図１２は、本発明の第四の実施形態にかかる回路装置の構成を示す回路図である。図１２に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路５０との組み合わせを複数セット有すると共に、入力信号のＳ／Ｎ比を測定するＳ／Ｎ比判定回路２と選択信号生成回路３とを備えた構成である。図１２において、１Ａ，１Ｂの参照符号を付記したコンパレータは、図１に示したコンパレータ１と同じ機能を有する。また、５０Ａ，５０Ｂの参照符号を付記した基準電圧設定回路は、互いに同じ機能（後述）を有する。
図１２の構成では、コンパレータ１Ａ，１Ｂ・・・のそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ・・・には、互いに異なる基準電圧ＶrefA，ＶrefB・・・がそれぞれ与えられ、入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB・・・）がＨｉｇｈまたはＬｏｗとして出力される。ＣoutA，ＣoutB・・・より、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
基準電圧設定回路５０Ａは、排他的にＯＮ／ＯＦＦする一対のスイッチ５１Ａ，５２Ａと、基準電圧選択回路５３Ａと、ヒステリシス電圧選択回路３３Ａとを備えている。ヒステリシス電圧選択回路３３Ａは、前述の第二の実施形態において詳細に説明したものと同様であるため、詳細な説明は省略する。
スイッチ５１ＡがＯＮにされたとき、基準電圧選択回路５３Ａが選択信号生成回路３からの選択信号に従ってＶrefA1，ＶrefA2，・・・，ＶrefAnの中から選択した電圧が、コンパレータ１Ａへ基準電圧ＶrefAとして与えられる。また、スイッチ５２ＡがＯＮにされたとき、ヒステリシス電圧選択回路３３ＡがＳ／Ｎ比判定回路２からの選択信号に従ってＶrefA1，ＶrefA2，・・・，ＶrefAnの中から選択した電圧が、コンパレータ１Ａへ基準電圧ＶrefAとして与えられる。なお、ＶrefA1，ＶrefA2，・・・ＶrefAnの各電位は、ＶrefAC＞ＶrefA1＞ＶrefA2＞・・・＞ＶrefAnとなるように設定されている。
基準電圧選択回路５３Ａは、選択信号生成回路３からの選択信号に従って、ＶrefA1，ＶrefA2，・・・，ＶrefAnの中からいずれかの電位を選択する。このため、基準電圧選択回路５３Ａは、図１３に示すように、デコーダ回路５３２Ａと、スイッチ５３１Ａ1〜５３１Ａnとを備えている。デコーダ回路５３２Ａは、選択信号生成回路３からのｍビット（ただし、ｎ＝２mである）の選択信号を入力し、この選択信号に応じて、スイッチ５３１Ａ1〜５３１Ａnのいずれか一つを選択してＯＮとする。
次に、上記の構成を有する本実施形態の回路装置の動作を説明する。
ここでは、選択信号生成回路３からの選択信号により、スイッチ５３１Ａ2がＯＮにされているものとする。すなわち、基準電圧ＶrefA2がスイッチ５１Ａへ与えられているものとする。そして、スイッチ５１ＡがＯＮ、スイッチ５２ＡがＯＦＦとされており、コンパレータ１Ａの基準電圧ＶrefAがＶrefA2に設定されているものとする。
この状態から、図１４に示すように、入力電圧Ｃinが昇圧の方向にて基準電圧ＶrefA（すなわちＶrefA2）に到達すると、コンパレータ１Ａの出力ＣoutAがＬｏｗからＨｉｇｈへ切り替わる。これに伴い、基準電圧設定回路５０Ａでは、スイッチ５１ＡをＯＦＦとし、スイッチ５２ＡをＯＮへ切り替える。また、このとき同時に、Ｓ／Ｎ比判定回路２からの選択信号に基づき、選択回路３３Ａが、スイッチ３３１Ａ1〜３３１Ａnのいずれかを選択してＯＮとする。例えば、図１４の例では、スイッチ３３１Ａ4がＯＮとされたことにより、ヒステリシス電位ＶrefA4が、コンパレータ１Ａの基準電圧ＶrefAとして設定される。
また、その後、入力電圧Ｃinが降圧の方向にて基準電圧ＶrefA（すなわちＶrefA4）に到達すると、基準電圧設定回路５０Ａは、スイッチ５２ＡをＯＦＦとし、スイッチ５１ＡをＯＮへ切り替える。これにより、基準電圧ＶrefAが再びＶrefA2に設定される。
以上のように、本実施形態にかかる回路装置においても、ノイズ等の影響があっても安定した出力を得ることができる。
なお、上記において、コンパレータ１Ａと基準電圧設定回路５０Ａとの組についてのみ説明を行ったが、コンパレータ１Ｂと基準電圧設定回路５０Ｂとの組等の構成および動作も上記と同様である。そして、ＶrefA1＞ＶrefA2＞・・・＞ＶrefAn＞ＶrefB1＞ＶrefB2＞・・・＞ＶrefBn＞ＶrefC1＞ＶrefC2＞・・・＞ＶrefCn・・・となるように各組の基準電位を設定することにより、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
なお、本実施形態にかかる回路装置において、コンパレータ１と基準電圧設定回路５０との組の個数は任意である。
（第五の実施形態）
本発明の第五の実施形態にかかる回路装置について、以下に説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
図１５は、本発明の第五の実施形態にかかる回路装置の構成を示す回路図である。図１５と図２とを比較することから分かるように、本実施形態にかかる回路装置は、図２に示した第一の実施形態にかかる回路装置に、ラッチ回路４とＯＲ回路５とを追加した構成である。本実施形態にかかる回路装置は、入力電圧Ｃinに対して複数回の連続的なサンプリングおよび比較動作を行い、その結果を、ラッチ回路４からの出力Ｌoutとして出力するものである。
コンパレータ１の出力Ｃoutとラッチ回路４の出力Ｌoutとは、ＯＲ回路５へ入力され、ＯＲ演算の結果が基準電圧設定回路２０へ与えられる。基準電圧設定回路２０は、第一の実施形態と同様に、Ｌｏｗを与えられるとスイッチ２１をＯＮとし、Ｈｉｇｈを与えられるとスイッチ２２をＯＮとする。
上記の構成にかかる本実施形態の回路装置の動作について、図１６および図１７を参照して説明を行う。最初に、スイッチ２１がＯＮ、スイッチ２２がＯＦＦとされており、コンパレータ１の基準電圧ＶrefがＶref1に設定されているものとする。この状態で、入力電圧Ｃinとして、図１６に示すようなパルスが入力されたとする。
１つ目のパルスＰ１では、そのピーク電圧が基準電圧Ｖref1に達しなかったため、コンパレータ１の出力ＣoutはＬｏｗである。ラッチ回路４は、図１６においてコンパレータ１の出力Ｃout上に丸印で示したラッチタイミングにて、コンパレータ１の出力Ｃoutをラッチする。このため、１回目のラッチタイミング（図１６に示す時刻ｔ１）においては、ラッチ回路４の出力ＬoutもＬｏｗである。従って、ＯＲ回路５の出力もＬｏｗであるため、基準電圧設定回路２０は、スイッチ２１をＯＮ、スイッチ２２をＯＦＦの状態に維持する。従って、コンパレータ１の基準電圧はＶref1に維持される。
２つ目のパルスＰ２では、入力電圧Ｃinのピーク電圧が時刻ｔ２において基準電圧Ｖref1を超えたため、コンパレータ１の出力ＣoutがＬｏｗからＨｉｇｈへ切り替わっている。これにより、時刻ｔ２においてＯＲ回路５の出力がＨｉｇｈとなり、基準電圧設定回路２０のスイッチ２１がＯＦＦ、スイッチ２２がＯＮとされ、コンパレータ１の基準電圧ＶrefがＶref1からＶref2へ切り替わる。その後、時刻ｔ３で、ラッチ回路４の出力ＬoutがＬｏｗからＨｉｇｈへ切り替わる。
図１７は、図１６における時刻ｔ２の近傍における入力電圧Ｃinの推移と、コンパレータ１の出力Ｃoutとの関係を拡大して示したものである。なお、図１７において、比較のために、時刻ｔ２においてコンパレータ１の基準電圧ＶrefをＶref1に維持した場合のコンパレータ１の出力Ｃoutも示している。図１７から分かるように、本実施形態にかかる回路装置では、時刻ｔ２において基準電圧ＶrefをＶref1からＶref2へ切り替えることにより、コンパレータ１の出力Ｃoutにばたつきは見られず、安定した出力が得られる。一方、図１７の最下段に比較のために示したように、基準電圧設定回路２０が時刻ｔ２においてコンパレータ１の基準電圧ＶrefをＶref1に維持したとすると、入力電圧ＣinがＶref1の近傍で変動することに伴ってコンパレータ１の出力Ｃoutがばたついてしまう。
図１６において、３つ目のパルスＰ３では、入力電圧Ｃinのピーク電圧が時刻ｔ４で基準電圧Ｖref2を上回るので、コンパレータ１の出力Ｃoutが時刻ｔ４でＬｏｗからＨｉｇｈへ切り替わる。このため、時刻ｔ５におけるラッチ回路４の出力ＬoutもＨｉｇｈに維持される。なお、この間、ＯＲ回路５の出力もＨｉｇｈに維持されるので、基準電圧設定回路２０のスイッチ２１がＯＦＦ、スイッチ２２がＯＮに維持され、コンパレータ１の基準電圧ＶrefはＶref2に保たれる。
４つ目のパルスＰ４では、入力電圧Ｃinのピーク電圧が時刻ｔ６で基準電圧Ｖref2を上回るので、コンパレータ１の出力Ｃoutが時刻ｔ６でＬｏｗからＨｉｇｈへ切り替わっている。このため、時刻ｔ７におけるラッチ回路４の出力ＬoutもＨｉｇｈに維持される。また、この間、ＯＲ回路５の出力もＨｉｇｈに維持されるので、基準電圧設定回路２０のスイッチ２１がＯＦＦ、スイッチ２２がＯＮに維持され、コンパレータ１の基準電圧ＶrefはＶref2に保たれる。
５つ目のパルスＰ５では、入力電圧Ｃinのピーク電圧が基準電圧Ｖref2を上回らないので、コンパレータ１の出力ＣoutはＬｏｗのままである。このため、時刻ｔ８において、ラッチ回路４の出力Ｌoutが、ＨｉｇｈからＬｏｗに切り替わる。これにより、ＯＲ回路５の出力もＬｏｗになり、基準電圧設定回路２０のスイッチ２１がＯＮ、スイッチ２２がＯＦＦに切り替えられる。従って、コンパレータ１の基準電圧ＶrefはＶref2からＶref1へ切り替えられる。
以上のように、本実施形態の回路装置によれば、複数回の連続的なサンプリングおよび比較動作を行う構成において、入力電圧Ｃinが基準電圧付近で変動した場合と、入力電圧Ｃinが一時的に変動を受けた場合との双方において、出力（Ｌout）を安定させることができる。
なお、本実施形態では、ＯＲ回路５を備えた構成を例示したが、ＯＲ回路５を省略して、コンパレータ１の出力Ｃoutまたはラッチ回路４の出力Ｌoutのいずれか一方のみを基準電圧設定回路２０へ帰還させて、スイッチ２１，２２のＯＮ／ＯＦＦを制御する構成としても良い。
（第六の実施形態）
本発明の第六の実施形態にかかる回路装置について、以下に説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
図１８は、本実施形態にかかる回路装置の構成の一部を示す回路図である。図１８に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路２０とラッチ回路４との組み合わせを３セットと、ＮＯＴ回路６と、ＮＯＲ回路７と、ＮＡＮＤ回路８Ｂ，８Ｃとを備えている。
図１８の構成では、コンパレータ１Ａ，１Ｂ，１Ｃのそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ，１Ｃには、互いに異なる基準電圧ＶrefA，ＶrefB，ＶrefCがそれぞれ与えられて入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB，ＣoutC）がＨｉｇｈまたはＬｏｗとしてラッチ回路４Ａ，４Ｂ，４Ｃへ出力される。なお、本回路装置の出力は、ラッチ回路４Ａ，４Ｂ，４Ｃからの出力ＬoutA，ＬoutB，ＬoutCである。
ラッチ回路４Ａの出力ＬoutAは、ＮＯＴ回路６とＮＯＲ回路７へ与えられる。ラッチ回路４Ｂの出力ＬoutBは、ＮＡＮＤ回路８ＢとＮＯＲ回路７へ与えられる。ラッチ回路４Ｃの出力ＬoutCは、ＮＡＮＤ回路８Ｃへ与えられる。ＮＯＴ回路６の出力は、基準電圧設定回路２０ＡとＮＡＮＤ回路８Ｂへ与えられる。ＮＡＮＤ回路８Ｂの出力は、基準電圧設定回路２０Ｂへ与えられる。ＮＯＲ回路７の出力は、ＮＡＮＤ回路８Ｃへ与えられる。ＮＡＮＤ回路８Ｃの出力は、基準電圧設定回路２０Ｃへ与えられる。
上記の構成にかかる本実施形態の回路装置について、図１９に示すような波形の入力電圧Ｃinが入力された場合、ＮＯＴ回路６の出力はＨｉｇｈ、ＮＡＮＤ回路８Ｂの出力はＬｏｗ、ＮＡＮＤ回路８Ｃの出力はＨｉｇｈとなる。これにより、基準電圧設定回路２０Ａおよび２０Ｃではスイッチ２１側（スイッチ２１Ａ，２１Ｃ）がＯＮとなり、基準電圧ＶrefA1，ＶrefC1がコンパレータ１Ａ，１Ｃへ与えられる。一方、基準電圧設定回路２０Ｂではスイッチ２２側（スイッチ２２Ｂ）がＯＮとなり、基準電圧ＶrefB2がコンパレータ１Ｂへ与えられる。従って、ノイズ等の影響により入力電圧Ｃinが基準電圧ＶrefB1の近傍で変動したとしても、安定した出力を得ることができるとともに、次の入力が当該基準セット以外の基準、すなわち、ＶrefA1もしくはＶrefC1で反応する場合も本来の正しい基準での比較動作が可能となる。
また、図２０は、本実施形態にかかる回路装置の他の一部を示す回路図である。すなわち、本実施形態にかかる回路装置は、図１８に示した部分と、図２０に示した部分とを併せ持つ構成である。ただし、コンパレータ１、基準電圧設定回路２０、ラッチ回路４、および、入出力端子類は、図１８と図２０において重複して示されている。
図２０に示すように、本実施形態にかかる回路装置は、コンパレータ１と基準電圧設定回路２０とラッチ回路４との組み合わせの３セットに加えて、ＮＯＴ回路９と、ＮＯＲ回路１０と、ＮＡＮＤ回路１１Ａ，１１Ｂとを備えている。
ラッチ回路４Ｃの出力ＬoutCは、ＮＯＴ回路９とＮＯＲ回路１０へ与えられる。ラッチ回路４Ｂの出力ＬoutBは、ＮＡＮＤ回路１１ＢとＮＯＲ回路１０へ与えられる。ラッチ回路４Ａの出力ＬoutAは、ＮＡＮＤ回路１１Ａへ与えられる。ＮＯＴ回路９の出力は、基準電圧設定回路２０ＣとＮＡＮＤ回路１１Ｂへ与えられる。ＮＡＮＤ回路１１Ｂの出力は、基準電圧設定回路２０Ｂへ与えられる。ＮＯＲ回路１０の出力は、ＮＡＮＤ回路１１Ａへ与えられる。ＮＡＮＤ回路１１Ａの出力は、基準電圧設定回路２０Ａへ与えられる。
上記の構成にかかる本実施形態の回路装置について、図２１に示すような波形の入力電圧Ｃinが入力された場合、ＮＯＴ回路９の出力はＨｉｇｈ、ＮＡＮＤ回路１１Ｂの出力はＬｏｗ、ＮＡＮＤ回路１１Ａの出力はＨｉｇｈとなる。これにより、基準電圧設定回路２０Ａおよび２０Ｃではスイッチ２２側（スイッチ２２Ａ，２２Ｃ）がＯＮとなり、基準電圧ＶrefA2，ＶrefC2がコンパレータ１Ａ，１Ｃへ与えられる。一方、基準電圧設定回路２０Ｂではスイッチ２１側（スイッチ２１Ｂ）がＯＮとなり、基準電圧ＶrefB1がコンパレータ１Ｂへ与えられる。従って、ノイズ等の影響により入力電圧Ｃinが基準電圧ＶrefB2の近傍で変動したとしても、安定した出力を得ることができるとともに、次の入力が当該基準セット以外の基準、すなわち、ＶrefA2もしくはＶrefC2で反応する場合も本来の正しい基準での比較動作が可能となる。
（第七の実施形態）
本発明の第七の実施形態にかかる回路装置について、以下に説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
本実施形態にかかる回路装置は、第一の実施形態における図５の構成、または、第二の実施形態以降の各構成のように、コンパレータ１と基準電圧設定回路２０とを複数セット有する回路装置において、入力電圧Ｃinに対して連続して複数回のサンプリングと比較動作を行う場合の基準電圧の設定方法に特徴を有する。
このため、本実施形態にかかる回路装置は、図２２に示すように、図５に示した構成にラッチ回路４Ａ，４Ｂ，・・・をさらに加えた構成である。図２２の構成では、コンパレータ１Ａ，１Ｂ・・・のそれぞれに入力電圧Ｃinが入力される。コンパレータ１Ａ，１Ｂ・・・には、互いに異なる基準電圧ＶrefA，ＶrefB・・・がそれぞれ与えられ、入力電圧Ｃinと比較され、比較結果（ＣoutA，ＣoutB・・・）がＨｉｇｈまたはＬｏｗとして出力される。比較結果ＣoutA，ＣoutB・・・は、ラッチ回路４Ａ，４Ｂ・・・に取り込まれ、一定期間保持されると共に、ラッチ回路４Ａ，４Ｂ・・・より、取り込まれたＣoutA，ＣoutB・・・に応じた出力信号ＬoutA，ＬoutB・・・が出力され、該出力のＨｉｇｈ／Ｌｏｗによって、入力電圧Ｃinの大きさを複数段階に判定することが可能である。
出力信号ＬoutA，ＬoutB・・・は、基準電圧設定回路２０Ａ，２０Ｂ・・・にも与えられる。基準電圧設定回路２０Ａは、ラッチ回路４Ａの出力ＬoutAの推移に従ってＶrefA1およびＶrefA2のいずれかを選択して基準電圧ＶrefAとして設定する。同様に、基準電圧設定回路２０Ｂは、ラッチ回路４Ｂの出力ＬoutBの推移に従ってＶrefB1およびＶrefB2のいずれかを選択して基準電圧ＶrefBとして設定される。なお、ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2，・・・の各電位は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2・・・となるように設定される。
例えば、入力電圧Ｃinのピーク電圧が判定毎に昇圧傾向にあり、かつ、サンプリング期間内での入力電圧Ｃinは昇圧傾向にある場合の例を、図２３に示す。図２３では、（ｎ−１）回目の判定時よりも、ｎ回目の判定時の方が、入力電圧Ｃinのピーク電圧が高くなっている。なお、図２３に示した基準電圧ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2の関係にあり、最初は、コンパレータ１Ａの基準電圧はＶrefA1に設定され、コンパレータ１Ｂの基準電圧はＶrefB1に設定されているものとする。
この状態において、（ｎ−１）回目の判定時に、コンパレータ１Ｂの出力ＣoutBがＨｉｇｈとなることにより、基準電圧設定回路２０Ｂが、コンパレータ１Ｂの基準電圧をＶrefB2に切り替える。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち下がりは、コンパレータ１Ｂの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧がＶrefA2を超えてさらにＶrefA1を上回ることにより、コンパレータ１Ａの出力ＣoutAがＨｉｇｈとなり、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA2に切り替える。この時点で、上述したように、前回の判定時に基準電圧設定回路２０Ｂによってコンパレータ１Ｂの基準電圧はＶrefB2に切り替えられているが、本実施形態にかかる回路装置では、ｎ回目の判定結果に従ってコンパレータ１Ａの基準電圧をＶrefA2に切り替える際に、コンパレータ１Ｂの基準電圧をＶrefB2からＶrefB1へ戻す。
以上のとおり、本実施形態にかかる回路装置によれば、入力電圧に対して連続した複数回のサンプリングと比較判定を行う際に、入力電圧のピーク電圧が判定毎に昇圧方向に遷移する場合、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能である。また、前回判定時の入力電圧に相当する基準電圧と今回判定時の基準電圧が異なる場合、前回判定基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。ただし、センシングデータ幅に対してヒステリシス特性幅が十分に無視できる場合は、前回判定基準電圧を初期状態へリセットしなくても良い。
次に、入力電圧Ｃinのピーク電圧が判定毎に降圧傾向にあり、かつ、サンプリング期間内での入力電圧Ｃinは昇圧傾向にある場合の例を、図２４に示す。図２４では、（ｎ−１）回目の判定時よりも、ｎ回目の判定時の方が、入力電圧Ｃinのピーク電圧が低くなっている。なお、図２４に示した基準電圧ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2の関係にあり、最初は、コンパレータ１Ａの基準電圧はＶrefA1に設定され、コンパレータ１Ｂの基準電圧はＶrefB1に設定されているものとする。尚、図２５についても同様に設定されているものとする。
この状態において、（ｎ−１）回目の判定時に、コンパレータ１Ａ，１Ｂの出力ＣoutA，ＣoutBがＨｉｇｈとなることにより、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA2に切り替える。
本実施形態にかかる回路装置では、（ｎ−１）回目の判定結果に従ってコンパレータ１Ａの基準電圧側が切り替わることによって、コンパレータ１Ｂの基準電圧は、ＶrefB1のまま維持される。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち下がりは、コンパレータ１Ａ，１Ｂの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧が、図２４に示したように、コンパレータ１Ａの基準電圧であるＶrefA2には達しないがコンパレータ１Ｂの基準電圧であるＶrefB1を超えることにより、コンパレータ１Ｂの出力ＣoutBがＨｉｇｈとなり、基準電圧設定回路２０Ｂがコンパレータ１Ｂの基準電圧をＶrefB2に切り替わると同時に、コンパレータ１Ａの基準電圧をＶrefA2からＶrefA1へ戻す。
以上のとおり、本実施形態にかかる回路装置によれば、入力電圧に対して連続した複数回のサンプリングと比較判定を行う際に、入力電圧のピーク電圧が判定毎に降圧方向に遷移する場合、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能である。また、前回判定時の入力電圧に相当する基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。ただし、センシングデータ幅に対してヒステリシス特性幅が十分に無視できる場合は、前回判定基準電圧を初期状態へリセットしなくても良い。その場合の動作は次のようになる。
（ｎ−１）回目の判定時に、コンパレータ１Ａ，１Ｂの出力ＣoutA，ＣoutBがＨｉｇｈとなることにより、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA2に切り替える。また、基準電圧設定回路２０Ｂが、コンパレータ１Ｂの基準電圧をＶrefB2に切り替える。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち下がりは、コンパレータ１Ａ，１Ｂの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧が、図２５に示したように、コンパレータ１Ａの基準電圧であるＶrefA2には達しないがコンパレータ１Ｂの基準電圧であるＶrefB2を超えた場合は、コンパレータ１Ｂの出力ＣoutBがＨｉｇｈとなる。この場合、基準電圧設定回路２０Ｂがコンパレータ１Ｂの基準電圧をＶrefB2に維持し、コンパレータ１Ａの基準電圧をＶrefA2からＶrefA1へ戻す。
一方、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧がコンパレータ１Ｂの基準電圧であるＶrefB2を超えなかった場合は、コンパレータ１Ｂの出力ＣoutBはＬｏｗとなる。この場合、基準電圧設定回路２０Ｂは、コンパレータ１Ｂの基準電圧をＶrefB2からＶrefB1に切り替えると共に、コンパレータ１Ａの基準電圧はＶrefA1に設定される。
次に、入力電圧Ｃinのピーク電圧が判定毎に降圧傾向にあり、かつ、サンプリング期間内での入力電圧Ｃinも降圧傾向にある場合の例を、図２６に示す。図２６では、（ｎ−１）回目判定時の入力電圧のピーク値Ｃin(n-1)よりも、ｎ回目判定時の入力電圧のピーク値Ｃin(n)の方が低くなっている。なお、図２６に示した基準電圧ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2の関係にあり、最初は、コンパレータ１Ａの基準電圧はＶrefA2に設定され、コンパレータ１Ｂの基準電圧はＶrefB2に設定されているものとする。
この状態において、（ｎ−１）回目の判定時に、入力電圧Ｃinのピーク電圧がＶrefA2を下回ってコンパレータ１Ａの出力ＣoutAがＬｏｗとなることにより、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA1に切り替える。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち上がりは、コンパレータ１Ａの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧がＶrefB2を下回ることにより、コンパレータ１Ｂの出力ＣoutBがＬｏｗとなり、基準電圧設定回路２０Ｂが、コンパレータ１Ｂの基準電圧をＶrefB1に切り替える。この時点で、上述したように、前回の判定時に基準電圧設定回路２０Ａによってコンパレータ１Ａの基準電圧はＶrefA1に切り替えられているが、本実施形態にかかる回路装置では、ｎ回目の判定結果に従ってコンパレータ１Ｂの基準電圧をＶrefB1に切り替える際に、コンパレータ１Ａの基準電圧をＶrefA1からＶrefA2へ戻す。
以上のとおり、本実施形態にかかる回路装置によれば、入力電圧に対して連続した複数回のサンプリングと比較判定を行う際に、入力電圧のピーク電圧が判定毎に降圧方向に遷移する場合、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能である。また、前回判定時の入力電圧に相当する基準電圧と今回判定時の基準電圧が異なる場合、前回判定基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。ただし、センシングデータ幅に対してヒステリシス特性幅が十分に無視できる場合は、前回判定基準電圧を初期状態へリセットしなくても良い。
次に、入力電圧Ｃinのピーク電圧が判定毎に降圧傾向にあり、かつ、サンプリング期間内での入力電圧Ｃinは昇圧傾向にある場合の例を、図２７に示す。図２７では、（ｎ−１）回目の判定時よりも、ｎ回目の判定時の方が、入力電圧Ｃinのピーク電圧が高くなっている。なお、図２７に示した基準電圧ＶrefA1，ＶrefA2，ＶrefB1，ＶrefB2は、ＶrefA1＞ＶrefA2＞ＶrefB1＞ＶrefB2の関係にあり、最初は、コンパレータ１Ａの基準電圧はＶrefA2に設定され、コンパレータ１Ｂの基準電圧はＶrefB2に設定されているものとする。尚、図２８についても同様に設定されているものとする。
この状態において、（ｎ−１）回目の判定時に、入力電圧Ｃinのピーク電圧がＶrefB2を下回ってコンパレータ１Ａ，１Ｂの出力ＣoutA，ＣoutBが共にＬｏｗとなることにより、基準電圧設定回路２０Ｂがコンパレータ１Ｂの基準電圧をＶrefB1に切り替える。本実施形態にかかる回路装置では、（ｎ−１）回目の判定結果に従ってコンパレータ１Ｂの基準電圧側が切り替わることによって、コンパレータ１Ａの基準電圧は、ＶrefA2のまま維持される。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち上がりは、コンパレータ１Ａ，１Ｂの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧が、図２７に示したように、コンパレータ１Ｂの基準電圧であるＶrefB1を下回らないがＶrefA2を下回ることにより、コンパレータ１Ａの出力ＣoutAがＬｏｗとなる。この場合、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA1に切り替えると同時に、コンパレータ１Ｂの基準電圧をＶrefB1からＶrefB2へ戻す。
以上のとおり、本実施形態にかかる回路装置によれば、入力電圧に対して連続した複数回のサンプリングと比較判定を行う際に、入力電圧のピーク電圧が判定毎に昇圧方向に遷移する場合、直近の判定結果に従ってコンパレータの基準電圧を切り替えることにより、常に入力電圧の最新の変動に応じた基準電圧の設定が可能である。また、前回判定時の入力電圧に相当する基準電圧と今回判定時の基準電圧が異なる場合、前回判定基準電圧を初期状態へリセットすることにより、次に当該基準電圧を用いて判定を行う際に、正常なヒステリシス動作が可能となる。ただし、センシングデータ幅に対してヒステリシス特性幅が十分に無視できる場合は、前回判定基準電圧を初期状態へリセットしなくても良い。その場合の動作は次のようになる。
（ｎ−１）回目の判定時に、入力電圧Ｃinのピーク電圧がＶrefB2を下回ってコンパレータ１Ａ，１Ｂの出力ＣoutA，ＣoutBが共にＬｏｗとなることにより、基準電圧設定回路２０Ａがコンパレータ１Ａの基準電圧をＶrefA1に切り替え、基準電圧設定回路２０Ｂがコンパレータ１Ｂの基準電圧をＶrefB1に切り替える。なお、サンプリング期間は、入力電圧Ｃinの電圧がピークに達した時点までであり、その時点の判定結果をラッチし、この情報に基づき基準電圧の選定を行っていることから、サンプリング期間終了後の入力電圧Ｃinの立ち上がりは、コンパレータ１Ａ，１Ｂの基準電圧の切り替えに影響を与えない。
その後、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧が、図２８に示したように、コンパレータ１Ｂの基準電圧であるＶrefB1を下回らないがＶrefA1を下回ることにより、コンパレータ１Ａの出力ＣoutAがＬｏｗとなる。この場合、基準電圧設定回路２０Ａが、コンパレータ１Ａの基準電圧をＶrefA1に維持し、コンパレータ１Ｂの基準電圧をＶrefB1からＶrefB2へ戻す。
一方、ｎ回目の判定時に、入力電圧Ｃinのピーク電圧がコンパレータ１Ａの基準電圧であるＶrefA1を下回らなかった場合は、コンパレータ１Ａの出力ＣoutAはＨｉｇｈとなる。この場合、基準電圧設定回路２０Ａは、コンパレータ１Ａの基準電圧をＶrefA1からＶrefA2に切り替えると共に、コンパレータ１Ｂの基準電圧はＶrefB2に設定される。
（第八の実施形態）
以下に、本発明の電子機器の一実施形態について説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
最初に、本発明の電子機器の一実施形態として、第一ないし第七の実施形態にかかる回路装置を、センサ出力の信号処理回路に応用した例について説明する。具体的には、本実施形態の電子機器は、周囲光の強さに応じて点灯輝度を調整可能なバックライト装置である。図２９に示すように、本実施形態にかかるバックライト装置１００は、光センサ１０１、信号処理回路１０２、可変電流源１０３、バックライト１０４などを備えている。光センサ１０１としては、フォトダイオード等が用いられる。
信号処理回路１０２は、周囲光の強さに応じてバックライト１０４の点灯輝度を調整するために、光センサ１０１の出力に応じた電流制御信号を生成し、可変電流源１０３へ出力する。このため、信号処理回路１０２は、光センサ１０１の出力から周囲光の強さを表すディジタルデータを生成するＡ／Ｄ変換回路１０２ａと、Ａ／Ｄ変換回路１０２ａの生成信号を電流制御信号へ変換するラッチ・エンコーダ回路１０２ｂとを備えている。Ａ／Ｄ変換回路１０２ａとして、上述の第一ないし第七の実施形態で説明したいずれかの回路装置が用いられる。可変電流源１０３が、信号処理回路１０２から与えられた電流制御信号に応じた電流をバックライト１０４へ供給することにより、バックライト１０４の輝度を周囲光の強さに応じて段階的に調整することが可能となる。
例えば、図１に示した回路装置をＡ／Ｄ変換回路１０２ａとして用いた場合、入力電圧Ｃinとして光センサ１０１の出力を前記回路装置へ入力し、コンパレータ１による判定結果（Ｃout）をＨｉｇｈまたはＬｏｗのディジタルデータとして出力すれば、周囲光の強さが所定の閾値より大きい場合（Ｃout＝Ｈｉｇｈ）はバックライト１０４の輝度を高くし、周囲光の強さが所定の閾値より小さい場合（Ｃout＝Ｌｏｗ）はバックライト１０４の輝度を低くする、という調整が可能である。
また、上述した各実施形態の回路装置をＡ／Ｄ変換回路１０２ａとして用いることにより、前述の各実施形態において説明したとおり、入力電圧Ｃinがノイズ等の影響で基準電圧の近傍で変動した場合であっても、安定した出力Ｃoutを得ることができる。これにより、周囲光の強さが一定であるのにノイズ等の影響でバックライト１０４が明るくなったり暗くなったりする、といった現象を防止できる。また、スイッチ等の無駄な切り替えが生じないので、消費電力の低減も図れるという利点がある。
なお、Ａ／Ｄ変換回路１０２ａとして、第一の実施形態の図５および第二の実施形態以降の各実施形態に示したような、コンパレータと基準電圧設定回路等との組をＮセット備えた回路装置を用いることにより、バックライト１０４の輝度を（Ｎ＋１）段階に制御することができる。
さらに、図３０に示すように、本実施形態にかかるバックライト装置１００を、偏光板１０６，１０７に挟持された液晶パネル１０５の背面に組み込んだ液晶モジュール２００も、本発明の一実施形態である。なお、液晶モジュール自体の構造は周知であるため、図３０の液晶モジュール２００においては概略構成のみを示し、駆動回路を含む周辺回路や各種の光学フィルム等の図示は省略されている。この液晶モジュール２００は、携帯電話、ＰＤＡ、パーソナルコンピュータ等に広く適用される。
また、本実施形態では、各実施形態にかかる回路装置を光センサの信号処理回路に適用した例を示したが、センサ素子の種類は光センサのみに限定されない。例えば、温度センサや圧力センサ、あるいは、これら以外の種々のセンサ素子と組み合わせることも可能である。
（第九の実施形態）
以下に、本発明の回路装置の他の応用例について説明する。なお、上述の各実施形態で説明した構成と同様の機能を有する構成については、上述の各実施形態と同じ参照符号を付記し、その詳細な説明を省略する。
本実施形態では、第一ないし第七の実施形態にかかる回路装置をレベルシフタに適用した例について説明する。まず、図３１を参照し、一般的なレベルシフタの動作について説明する。
図３１（ａ）に示すように、一般的なレベルシフタは、ＶＣＫとＶrefとをコンパレータ（増幅器）へ入力し、ＶＣＫの振幅の高い方の電位（図３１（ｂ）に示すＶhigh）とＶrefとの電位差に応じてＶＣＫを高電圧側へ増幅し、ＶＣＫの振幅の低い方の電位（図３１（ｂ）に示すＶlow）とＶrefとの電位差に応じてＶＣＫを低電圧側へ増幅する。これにより、Ｖoutとして、図３１（ｃ）に示すような増幅電圧が得られる。
例えば、アモルファスシリコンＴＦＴを画素駆動素子として用いる液晶モジュールであって、ＩＣロジック電圧（ＶＣＫ）のＶlowが０．０Ｖであり、Ｖhighが３．３Ｖであるものにおいては、上記のＴＦＴの駆動電圧Ｖoutを得るために、上記のＶＣＫを−１０．０Ｖから１０．０Ｖの振幅に増幅しなければならない。
なお、レベルシフタにおいては、ＶＣＫとＶrefとの差分が増幅速度を左右し、この差分が大きいほど振幅速度が大きくなる。そこで、ＶＣＫを高電圧側へ増幅するときは、図３２（ｂ）に示すように、ＶＣＫのＶhighとの電位差が大きくなるようにＶrefの電位を低電圧側へシフトさせれば、Ｖoutの立ち上がりが急峻となる。一方、ＶＣＫを低電圧側へ増幅するときは、図３２（ａ）に示すように、ＶＣＫのＶlowとの電位差が大きくなるようにＶrefの電位を高電圧側へシフトさせれば、Ｖoutの立ち下がりが急峻となる。
従って、図３３（ａ）に示すように、レベルシフタにおいて、コンパレータ１の出力がＨｉｇｈである場合にＶref_Hを選択し、コンパレータ１の出力がＬｏｗである場合にＶref_Lを選択する基準電圧設定回路６０を設ける。これにより、図３３（ｂ）に示すように、低電圧側への増幅時には立ち下がりが急峻となり、高電圧側への増幅時には立ち上がりが急峻となるので、増幅速度が向上したレベルシフタを実現することができる。
本発明は、回路装置またはこれを利用した電子機器として利用可能である。
本発明の第一の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第一の実施形態にかかる回路装置の構成を示す回路図である。 第一の実施形態にかかる回路装置の動作を示す波形図である。 第一の実施形態にかかる回路装置の効果を説明する波形図である。 第一の実施形態にかかる回路装置の構成の他の例を示す回路図である。 本発明の第二の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第二の実施形態にかかる回路装置が備えるヒステリシス電位選択回路の内部構成を示す回路図である。 本発明の第二の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第三の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第三の実施形態にかかる回路装置が備えるヒステリシス電位選択回路の内部構成を示す回路図である。 本発明の第三の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第四の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第四の実施形態にかかる回路装置が備えるヒステリシス電位選択回路の内部構成を示す回路図である。 本発明の第四の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第五の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第五の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第五の実施形態にかかる回路装置の効果を示す波形図である。 本発明の第六の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第六の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第六の実施形態にかかる回路装置の他の構成例を示す回路図である。 本発明の第六の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第七の実施形態にかかる回路装置の構成を示す回路図である。 本発明の第七の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第七の実施形態にかかる回路装置の一動作例を示す波形図である。 本発明の第七の実施形態にかかる回路装置の他の動作例を示す波形図である。 本発明の第七の実施形態にかかる回路装置の動作を示す波形図である。 本発明の第七の実施形態にかかる回路装置のさらに他の動作例を示す波形図である。 本発明の第七の実施形態にかかる回路装置のさらに他の動作例を示す波形図である。 本発明の第八の実施形態にかかる電子装置の構成を示す回路図である。 本発明の第八の実施形態にかかる電子装置の構成を示す分解斜視図である。 （ａ）は一般的なレベルシフタの構成を示す回路図、（ｂ）は当該レベルシフタの動作を示す波形図である。 （ａ）および（ｂ）は本発明の第九の実施形態にかかる回路装置の動作を示す波形図である。 （ａ）は本発明の第九の実施形態にかかる回路装置の構成を示す回路図、（ｂ）は当該回路装置の動作を示す波形図である。 従来のセンサ回路の構成を示すブロック図である。 （ａ）および（ｂ）は従来のセンサ回路におけるサンプリング動作を説明する波形図である。 （ａ）および（ｂ）は従来のセンサ回路における比較動作の一例を説明する波形図である。 （ａ）および（ｂ）は従来のセンサ回路における比較動作の他の例を説明する波形図である。 従来のセンサ回路の動作を説明する波形図である。 従来のセンサ回路において出力が不安定になる様子を説明する波形図である。
符号の説明
１ コンパレータ
２ Ｓ／Ｎ比判定回路
３ 選択信号生成回路
４ ラッチ
５ ＯＲ回路
６ ＮＯＴ回路
７ ＮＯＲ回路
８ ＮＡＮＤ回路
９ ＮＯＴ回路
１０ ＮＯＲ回路
１１ ＮＡＮＤ回路
２０ 基準電圧設定回路
２１，２２ スイッチ
３０ 基準電圧設定回路
３３ ヒステリシス電圧選択回路
３３１ スイッチ
３３２ デコーダ回路
４０ 基準電圧設定回路
４１，４２ スイッチ
４３ ペア選択回路
４３１ スイッチ
４３２ デコーダ回路
５１ スイッチ
５３ 基準電圧選択回路
６０ 基準電圧設定回路
１００ バックライト装置
１０１ 光センサ
１０２ 信号処理回路
１０３ 可変電流源
１０４ バックライト
１０５ 液晶パネル
１０６，１０７ 偏光板
２００ 液晶モジュール

Claims (18)

  1. 外部より与えられる入力電圧と、互いに異なる複数の電圧値を含む基準電圧セットから選択された基準電圧とを比較するコンパレータを含む回路装置であって、
    前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より低い電圧値を選択し、前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると前記基準電圧セットから当該基準電圧より高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する基準電圧設定回路をさらに備えたことを特徴とする回路装置。
  2. 前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路をさらに備え、
    前記基準電圧設定回路が、
    前記基準電圧セットのうち予め定められた一の基準電圧を前記コンパレータの基準電圧の初期値として設定し、
    前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該基準電圧より低い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  3. 前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路をさらに備え、
    前記基準電圧設定回路が、
    前記基準電圧セットのうち予め定められた一の基準電圧を前記コンパレータの基準電圧の初期値として設定し、
    前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該基準電圧より高い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  4. 前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路をさらに備え、
    前記基準電圧設定回路が、
    前記選択信号生成回路からの前記選択信号に基づき、前記基準電圧セットから一対の基準電圧を選択し、
    前記入力電圧が昇圧の方向にて前記一対の基準電圧のうち高い方の基準電圧に到達したことを検知すると、前記一対の基準電圧のうち低い方の基準電圧を前記コンパレータの基準電圧として設定し、前記入力電圧が降圧の方向にて前記一対の基準電圧のうち低い方の基準電圧に到達したことを検知すると、前記一対の基準電圧のうち高い方の基準電圧を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  5. 前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路と、
    前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路とをさらに備え、
    前記基準電圧設定回路が、
    前記選択信号生成回路からの前記選択信号に基づき前記基準電圧セットから一の基準電圧を選択して前記コンパレータの基準電圧の初期値として設定し、
    前記入力電圧が昇圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該初期値の基準電圧より低い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  6. 前記基準電圧セットのうち一の基準電圧を指定する基準電圧指定入力を受け付け、基準電圧の選択信号を生成する選択信号生成回路と、
    前記入力電圧のＳ／Ｎ比を判定するＳ／Ｎ比判定回路とをさらに備え、
    前記基準電圧設定回路が、
    前記選択信号生成回路からの前記選択信号に基づき前記基準電圧セットから一の基準電圧を選択して前記コンパレータの基準電圧の初期値として設定し、
    前記入力電圧が降圧の方向にて基準電圧に到達したことを検知すると、前記基準電圧セットにおいて当該初期値の基準電圧より高い電圧値から、前記Ｓ／Ｎ比判定回路により判定されたＳ／Ｎ比の大きさに応じた電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  7. 前記コンパレータと前記基準電圧設定回路との組み合わせを複数セット備えると共に、各基準電圧設定回路の基準電圧セットの電圧値が互いに重複しないように設定された、請求項１〜６のいずれか一項に記載の回路装置。
  8. 前記コンパレータの後段にラッチ回路をさらに有し、
    前記基準電圧設定回路が、前記コンパレータの出力および前記ラッチ回路の出力の少なくともいずれか一方に応じて前記コンパレータの基準電圧として設定すべき電圧値を選択する、請求項１に記載の回路装置。
  9. 前記コンパレータと前記基準電圧設定回路と前記ラッチ回路との組み合わせを複数セット備えると共に、各基準電圧設定回路の基準電圧セットの電圧値が互いに重複しないように設定された、請求項８に記載の回路装置。
  10. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  11. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻す、請求項７または９に記載の回路装置。
  12. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で昇圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも低い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻す、請求項７または９に記載の回路装置。
  13. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する、請求項１に記載の回路装置。
  14. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも高電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻す、請求項７または９に記載の回路装置。
  15. 前記入力電圧に対して逐次的に複数回のサンプリングおよび比較を行う場合に、
    前記コンパレータで前記基準電圧と比較される入力電圧値が、前回の比較時よりも低電圧であり、かつ、今回のサンプリングの期間内で降圧の方向にて前記コンパレータの基準電圧に到達したときに、前記基準電圧セットにおいて当該基準電圧よりも高い電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定すると共に、前回の比較時に、今回基準電圧を設定したコンパレータとは異なるコンパレータに対して基準電圧の設定を行っていた場合、当該基準電圧の設定を元に戻す、請求項７または９に記載の回路装置。
  16. センサ素子と、請求項１〜１５のいずれか一項に記載の回路装置とを備え、
    前記センサ素子の出力を前記入力電圧として前記回路装置へ入力することを特徴とする電子機器。
  17. 前記センサ素子が光センサであり、
    液晶モジュールと、
    前記液晶モジュールに積層されるバックライトと、
    前記回路装置の出力に応じてバックライトの輝度を調整する調整手段とをさらに備えた、請求項１６に記載の電子機器。
  18. 外部より与えられる入力電圧と、互いに異なる複数の電圧値を含む基準電圧セットから選択された基準電圧とを比較し、比較結果に基づいて前記入力電圧を増幅するコンパレータを含む回路装置であって、
    前記入力電圧を昇圧の方向に増幅する際には前記基準電圧セットから第一の電圧値を選択し、前記入力電圧を降圧の方向に増幅する際には前記基準電圧セットから第二の電圧値を選択し、選択した電圧値を前記コンパレータの基準電圧として設定する基準電圧設定回路をさらに備え、
    前記第一の電圧値は、前記第二の電圧値よりも低いことを特徴とする回路装置。

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009281866A (ja) * 2008-05-22 2009-12-03 Tokai Rika Co Ltd センサ回路
JP2011109433A (ja) * 2009-11-18 2011-06-02 Renesas Electronics Corp マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置
JP2012060519A (ja) * 2010-09-10 2012-03-22 Asahi Kasei Electronics Co Ltd パイプラインａ／ｄ変換器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110028712A (ko) * 2009-09-14 2011-03-22 삼성전자주식회사 전압 범위 판단 회로
IT1397775B1 (it) * 2009-12-22 2013-01-24 St Microelectronics Rousset Comparatore a soglia con isteresi e metodo per effettuare una comparazione a soglia con isteresi.
US8754673B1 (en) * 2013-02-19 2014-06-17 Integrated Device Technology Inc. Adaptive reference voltage generators that support high speed signal detection
JP7003395B2 (ja) * 2016-09-12 2022-01-20 セイコーエプソン株式会社 回路装置、電気光学装置及び電子機器
JP2020113602A (ja) * 2019-01-09 2020-07-27 株式会社東芝 半導体装置
US11892862B2 (en) * 2021-08-30 2024-02-06 Micron Technology, Inc. Power supply circuit having voltage switching function

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5753809A (en) * 1980-09-16 1982-03-31 Toshiba Corp Waveform shaping circuit of digital signal processor
JPS5817720A (ja) * 1981-07-23 1983-02-02 Nippon Telegr & Teleph Corp <Ntt> 信号検出回路
JPS61110177U (ja) * 1984-12-25 1986-07-12
JPH01245610A (ja) * 1988-03-25 1989-09-29 Nec Corp ヒステリシスコンパレータ回路
JPH0334618A (ja) * 1989-06-29 1991-02-14 Nec Corp スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路
JPH03185915A (ja) * 1989-12-14 1991-08-13 Nec Corp スイッチト・キャパシタ型ヒステリシスコンパレータ回路
JPH0715624A (ja) * 1993-06-28 1995-01-17 Nec Corp フィードバッククランプ装置
JPH0720827A (ja) * 1993-06-30 1995-01-24 Toshiba Corp 液晶表示装置
JPH07174666A (ja) * 1993-12-17 1995-07-14 Ando Electric Co Ltd パルス幅とゲインを自動設定するｏｔｄｒ
JPH07221613A (ja) * 1994-01-13 1995-08-18 Fluke Corp トリガ回路
JPH10154925A (ja) * 1996-10-18 1998-06-09 Lg Semicon Co Ltd ヒステリシス入力バッファ
JPH1198422A (ja) * 1997-09-19 1999-04-09 Sony Corp 映像信号判別回路
JP2005094233A (ja) * 2003-09-16 2005-04-07 Sony Corp ヒステリシス検出方法、ヒステリシス検出回路及び携帯機器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61110177A (ja) 1984-11-02 1986-05-28 Canon Inc 現像装置
JPH04147086A (ja) 1990-10-11 1992-05-20 Nippon Arefu:Kk フォトセンサ
US5376834A (en) * 1993-03-05 1994-12-27 Sgs-Thomson Microelectronics, Inc. Initialization circuit for automatically establishing an output to zero or desired reference potential
JP4204710B2 (ja) * 1999-07-29 2009-01-07 株式会社ルネサステクノロジ 入力閾値自動選択回路
US6417700B1 (en) * 2000-10-23 2002-07-09 Matsushita Electric Industrial Co., Ltd. Voltage level detection circuit and voltage level detection method
US6828828B2 (en) * 2001-08-03 2004-12-07 Hewlett-Packard Development Company, L.P. Dynamic control of switching reference voltage
JP5058631B2 (ja) * 2006-03-03 2012-10-24 日本電気株式会社 光源装置、表示装置、端末装置及びそれらの制御方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5753809A (en) * 1980-09-16 1982-03-31 Toshiba Corp Waveform shaping circuit of digital signal processor
JPS5817720A (ja) * 1981-07-23 1983-02-02 Nippon Telegr & Teleph Corp <Ntt> 信号検出回路
JPS61110177U (ja) * 1984-12-25 1986-07-12
JPH01245610A (ja) * 1988-03-25 1989-09-29 Nec Corp ヒステリシスコンパレータ回路
JPH0334618A (ja) * 1989-06-29 1991-02-14 Nec Corp スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路
JPH03185915A (ja) * 1989-12-14 1991-08-13 Nec Corp スイッチト・キャパシタ型ヒステリシスコンパレータ回路
JPH0715624A (ja) * 1993-06-28 1995-01-17 Nec Corp フィードバッククランプ装置
JPH0720827A (ja) * 1993-06-30 1995-01-24 Toshiba Corp 液晶表示装置
JPH07174666A (ja) * 1993-12-17 1995-07-14 Ando Electric Co Ltd パルス幅とゲインを自動設定するｏｔｄｒ
JPH07221613A (ja) * 1994-01-13 1995-08-18 Fluke Corp トリガ回路
JPH10154925A (ja) * 1996-10-18 1998-06-09 Lg Semicon Co Ltd ヒステリシス入力バッファ
JPH1198422A (ja) * 1997-09-19 1999-04-09 Sony Corp 映像信号判別回路
JP2005094233A (ja) * 2003-09-16 2005-04-07 Sony Corp ヒステリシス検出方法、ヒステリシス検出回路及び携帯機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009281866A (ja) * 2008-05-22 2009-12-03 Tokai Rika Co Ltd センサ回路
JP2011109433A (ja) * 2009-11-18 2011-06-02 Renesas Electronics Corp マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置
JP2012060519A (ja) * 2010-09-10 2012-03-22 Asahi Kasei Electronics Co Ltd パイプラインａ／ｄ変換器

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