JPH07211954A - ヘテロ接合ホール素子 - Google Patents
ヘテロ接合ホール素子Info
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- JPH07211954A JPH07211954A JP6003341A JP334194A JPH07211954A JP H07211954 A JPH07211954 A JP H07211954A JP 6003341 A JP6003341 A JP 6003341A JP 334194 A JP334194 A JP 334194A JP H07211954 A JPH07211954 A JP H07211954A
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Abstract
(57)【要約】
【目的】 単純構造で高感度のヘテロ接合ホール素子を
提供すること。 【構成】 エネルギー禁止帯幅が異なる２種の半導体の
接合界面５に生じる二次元電子ガス層６を感磁部として
利用するヘテロ接合ホール素子１において、エネルギー
禁止帯幅の小さい半導体膜層４をＧa0.47Ｉn0.53Ａsと
して、エネルギー禁止帯幅の大きい半導体膜層であるＩ
nＰ層３上部に形成し、且つオーミック電極７ａ，７
ｂ，８ａ，８ｂをエネルギー禁止帯幅の小さいＧa0.47
Ｉn0.53Ａs層４上部に直接形成する。
提供すること。 【構成】 エネルギー禁止帯幅が異なる２種の半導体の
接合界面５に生じる二次元電子ガス層６を感磁部として
利用するヘテロ接合ホール素子１において、エネルギー
禁止帯幅の小さい半導体膜層４をＧa0.47Ｉn0.53Ａsと
して、エネルギー禁止帯幅の大きい半導体膜層であるＩ
nＰ層３上部に形成し、且つオーミック電極７ａ，７
ｂ，８ａ，８ｂをエネルギー禁止帯幅の小さいＧa0.47
Ｉn0.53Ａs層４上部に直接形成する。
Description
【０００１】
【産業上の利用分野】本発明は、直流モータの回転制御
や磁界測定などに用いるホール素子であって、特にヘテ
ロ接合界面に生じる二次元電子ガス層を利用したヘテロ
接合ホール素子に関する。
や磁界測定などに用いるホール素子であって、特にヘテ
ロ接合界面に生じる二次元電子ガス層を利用したヘテロ
接合ホール素子に関する。
【０００２】
【従来の技術】磁界測定用デバイスであるホール素子の
材料として、Ｓi、Ｇe、ＩnＳb、ＩnＡs、ＧaＡs等のバ
ルク材が用いられている。ホール電圧ＶHは次式のよう
に表される。定電圧駆動の場合には、ＶH＝μH・（ｗ／
ｌ）・Ｂ・Ｖとなり、定電流駆動の場合には、ＶH＝
（１／ｅｎ）・（１／ｄ）・Ｂ・Ｉとなる。ここで、μ
Hはホール移動度、ｅは電子電荷、ｎはキャリア密度、
ｗ，ｌ，ｄは感磁部の幅，長さ，厚さ、Ｖは入力電圧、
Ｉは入力電流、Ｂは感磁部に垂直な磁束密度である。
材料として、Ｓi、Ｇe、ＩnＳb、ＩnＡs、ＧaＡs等のバ
ルク材が用いられている。ホール電圧ＶHは次式のよう
に表される。定電圧駆動の場合には、ＶH＝μH・（ｗ／
ｌ）・Ｂ・Ｖとなり、定電流駆動の場合には、ＶH＝
（１／ｅｎ）・（１／ｄ）・Ｂ・Ｉとなる。ここで、μ
Hはホール移動度、ｅは電子電荷、ｎはキャリア密度、
ｗ，ｌ，ｄは感磁部の幅，長さ，厚さ、Ｖは入力電圧、
Ｉは入力電流、Ｂは感磁部に垂直な磁束密度である。
【０００３】ホール電圧ＶHを向上するには、ホール移
動度μHを上げるか、感磁部の厚さｄを薄くすればよい
ことが分る。しかし、前記の材料では、高移動度化や感
磁部の極薄化が困難であるため、ＡlＧaＡs／ＧaＡsに
代表されるヘテロ接合界面に生じる二次元電子ガス層を
利用したホール素子が提案されている。
動度μHを上げるか、感磁部の厚さｄを薄くすればよい
ことが分る。しかし、前記の材料では、高移動度化や感
磁部の極薄化が困難であるため、ＡlＧaＡs／ＧaＡsに
代表されるヘテロ接合界面に生じる二次元電子ガス層を
利用したホール素子が提案されている。
【０００４】ＡlＧaＡs／ＧaＡsヘテロ接合を利用した
ホール素子においては、ＧaＡs基板上にＡlＧaＡsを成
長させている。そして、オーミック電極を形成するため
にＡlＧaＡs層上に、更にＧaＡs層を形成し、その上に
（ＡuＧe系）オーミック電極を形成する構造や、ＡlＧa
Ａs層を除去してＧaＡs層上に電極を形成する構造や、
図６に示すようにＡlＧaＡs層１００を除去してＧaＡs
層１０１上にオーミック電極１０２を形成する構造（特
公平３−４２７０７号公報）が知られている。
ホール素子においては、ＧaＡs基板上にＡlＧaＡsを成
長させている。そして、オーミック電極を形成するため
にＡlＧaＡs層上に、更にＧaＡs層を形成し、その上に
（ＡuＧe系）オーミック電極を形成する構造や、ＡlＧa
Ａs層を除去してＧaＡs層上に電極を形成する構造や、
図６に示すようにＡlＧaＡs層１００を除去してＧaＡs
層１０１上にオーミック電極１０２を形成する構造（特
公平３−４２７０７号公報）が知られている。
【０００５】また、ＧaＩnＡs／ＩnＰヘテロ接合を利用
したホール素子は、特公平３−２５０３５号公報に記載
されている。この公報に記載されているホール素子は、
図７に示すようにＧaＩnＡs層１０５のエネルギー禁止
帯幅ＥG3（１．３５〜１．４２ｅＶ）がＩnＰ層１０６
のエネルギー禁止帯幅ＥG4（１．３５ｅＶ）より大きい
エネルギー帯構造を有すると推定出来る。なお、１０７
は界面である。
したホール素子は、特公平３−２５０３５号公報に記載
されている。この公報に記載されているホール素子は、
図７に示すようにＧaＩnＡs層１０５のエネルギー禁止
帯幅ＥG3（１．３５〜１．４２ｅＶ）がＩnＰ層１０６
のエネルギー禁止帯幅ＥG4（１．３５ｅＶ）より大きい
エネルギー帯構造を有すると推定出来る。なお、１０７
は界面である。
【０００６】
【発明が解決しようとする課題】従来の技術におけるＡ
lＧaＡs／ＧaＡsヘテロ接合ホール素子の場合、オーミ
ック電極を形成するには、バルク材に比べ構造が複雑と
なり、製作工程が煩雑になるという問題点を有してい
た。
lＧaＡs／ＧaＡsヘテロ接合ホール素子の場合、オーミ
ック電極を形成するには、バルク材に比べ構造が複雑と
なり、製作工程が煩雑になるという問題点を有してい
た。
【０００７】また、従来の技術におけるＧaＩnＡs／Ｉn
Ｐヘテロ接合ホール素子の場合、ＧaＩnＡsのエネルギ
ー禁止帯幅ＥG3をＩnＰのエネルギー禁止帯幅ＥG4より
大きくするため、格子定数を近づけることが出来ない。
この条件を満たすには、ＩnＰの格子定数が５．８７Å
に対し、ＧaＩnＡsの格子定数を５．６７〜５．６４Å
としなくてはならない。このため有機金属気相エピタキ
シャル成長法（ＭＯＣＶＤ法）や分子線エピタキシャル
成長法（ＭＢＥ法）などのエピタキシャル成長で結晶成
長を行うのは容易でないという問題点を有していた。
Ｐヘテロ接合ホール素子の場合、ＧaＩnＡsのエネルギ
ー禁止帯幅ＥG3をＩnＰのエネルギー禁止帯幅ＥG4より
大きくするため、格子定数を近づけることが出来ない。
この条件を満たすには、ＩnＰの格子定数が５．８７Å
に対し、ＧaＩnＡsの格子定数を５．６７〜５．６４Å
としなくてはならない。このため有機金属気相エピタキ
シャル成長法（ＭＯＣＶＤ法）や分子線エピタキシャル
成長法（ＭＢＥ法）などのエピタキシャル成長で結晶成
長を行うのは容易でないという問題点を有していた。
【０００８】本発明は、従来の技術が有するこのような
問題点に鑑みてなされたものであり、その目的とすると
ころは、単純構造で高感度のヘテロ接合ホール素子を提
供しようとするものである。
問題点に鑑みてなされたものであり、その目的とすると
ころは、単純構造で高感度のヘテロ接合ホール素子を提
供しようとするものである。
【０００９】
【課題を解決するための手段】上記課題を解決すべく本
発明は、エネルギー禁止帯幅が異なる２種の半導体の接
合界面に生じる二次元電子ガス層を感磁部として利用す
るヘテロ接合ホール素子において、エネルギー禁止帯幅
の小さい半導体膜層をエネルギー禁止帯幅の大きい半導
体膜層の上部に形成し、且つオーミック電極を前記エネ
ルギー禁止帯幅の小さい半導体膜層上部に直接形成する
構造を有するものである。
発明は、エネルギー禁止帯幅が異なる２種の半導体の接
合界面に生じる二次元電子ガス層を感磁部として利用す
るヘテロ接合ホール素子において、エネルギー禁止帯幅
の小さい半導体膜層をエネルギー禁止帯幅の大きい半導
体膜層の上部に形成し、且つオーミック電極を前記エネ
ルギー禁止帯幅の小さい半導体膜層上部に直接形成する
構造を有するものである。
【００１０】また、前記エネルギー禁止帯幅の小さい半
導体膜層がＧaＩnＡs層で、前記エネルギー禁止帯幅の
大きい半導体膜層がＩnＰ層であるとよい。
導体膜層がＧaＩnＡs層で、前記エネルギー禁止帯幅の
大きい半導体膜層がＩnＰ層であるとよい。
【００１１】また、前記ＧaＩnＡs層の組成比がＧa0.47
Ｉn0.53Ａsであるとよい。
Ｉn0.53Ａsであるとよい。
【００１２】
【作用】簡易な構造で高感度のヘテロ接合ホール素子が
形成され、温度変化率が小さく且つ高出力のホール電圧
が得られる。
形成され、温度変化率が小さく且つ高出力のホール電圧
が得られる。
【００１３】
【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。ここで、図１は本発明に係るヘテロ接合ホー
ル素子の斜視図、図２は同じく構造説明図、図３は同じ
くエネルギー帯説明図、図４は同じくホール移動度の温
度依存性を示す図、図５は同じくホール電圧の温度依存
性を示す図である。
説明する。ここで、図１は本発明に係るヘテロ接合ホー
ル素子の斜視図、図２は同じく構造説明図、図３は同じ
くエネルギー帯説明図、図４は同じくホール移動度の温
度依存性を示す図、図５は同じくホール電圧の温度依存
性を示す図である。
【００１４】図１に示すように、ヘテロ接合ホール素子
１は半絶縁性ＩnＰ基板２上にエネルギー禁止帯幅
ＥG1，ＥG2の異なる半導体層であるアンドープＩnＰ層
３とアンドープＧaＩnＡs層４を接合して形成されてい
る。
１は半絶縁性ＩnＰ基板２上にエネルギー禁止帯幅
ＥG1，ＥG2の異なる半導体層であるアンドープＩnＰ層
３とアンドープＧaＩnＡs層４を接合して形成されてい
る。
【００１５】ヘテロ接合界面５には、高移動度の二次元
電子ガス層（２ＤＥＧ）６が形成される。なお、７ａ，
７ｂはヘテロ接合ホール素子１に電流を流すための入力
端子、８ａ，８ｂはヘテロ接合ホール素子１に磁束密度
Ｂの磁界を与えた時に発生するホール電圧ＶHを取り出
すための出力端子である。
電子ガス層（２ＤＥＧ）６が形成される。なお、７ａ，
７ｂはヘテロ接合ホール素子１に電流を流すための入力
端子、８ａ，８ｂはヘテロ接合ホール素子１に磁束密度
Ｂの磁界を与えた時に発生するホール電圧ＶHを取り出
すための出力端子である。
【００１６】ヘテロ接合ホール素子１の構造及び製造方
法は、図２に示すように、半絶縁性ＩnＰ基板２上にＭ
ＯＣＶＤ法を適用してアンドープＩnＰ層３とアンドー
プＧaＩnＡs層４を順次形成する。この時、アンドープ
ＧaＩnＡs層４はアンドープＩnＰ層３に格子定数（５．
８７Å）を合せ結晶成長するため、Ｇa0.47Ｉn0.53Ａs
の組成となり、エネルギー禁止帯幅ＥG1は０．７５ｅＶ
となる。
法は、図２に示すように、半絶縁性ＩnＰ基板２上にＭ
ＯＣＶＤ法を適用してアンドープＩnＰ層３とアンドー
プＧaＩnＡs層４を順次形成する。この時、アンドープ
ＧaＩnＡs層４はアンドープＩnＰ層３に格子定数（５．
８７Å）を合せ結晶成長するため、Ｇa0.47Ｉn0.53Ａs
の組成となり、エネルギー禁止帯幅ＥG1は０．７５ｅＶ
となる。
【００１７】二次元電子ガス層（２ＤＥＧ）６は、アン
ドープＧaＩnＡs層４のアンドープＩnＰ層３側の境界面
上に形成される。更に、入出力端子７ａ，７ｂ，８ａ，
８ｂをアンドープＧaＩnＡs層４上に形成する。
ドープＧaＩnＡs層４のアンドープＩnＰ層３側の境界面
上に形成される。更に、入出力端子７ａ，７ｂ，８ａ，
８ｂをアンドープＧaＩnＡs層４上に形成する。
【００１８】入出力端子７ａ，７ｂ，８ａ，８ｂは、Ａ
uＧe系電極であり、アンドープＧaＩnＡs層４のエネル
ギー禁止帯幅ＥG1は０．７５ｅＶと小さいため、容易に
オーミックコンタクトが取れる。
uＧe系電極であり、アンドープＧaＩnＡs層４のエネル
ギー禁止帯幅ＥG1は０．７５ｅＶと小さいため、容易に
オーミックコンタクトが取れる。
【００１９】本実施例において、アンドープＩnＰ層３
の厚さは、６２０ｎｍ、キャリア濃度は、５×１０15ｃ
ｍ-3となり、アンドープＧaＩnＡs層４の厚さは、１０
００ｎｍ、キャリア濃度は、５×１０15ｃｍ-3となる。
の厚さは、６２０ｎｍ、キャリア濃度は、５×１０15ｃ
ｍ-3となり、アンドープＧaＩnＡs層４の厚さは、１０
００ｎｍ、キャリア濃度は、５×１０15ｃｍ-3となる。
【００２０】オーミック電極７ａ，７ｂ，８ａ，８ｂ
は、Ａu-Ｇe／Ｎi／Ａu蒸着膜の合金化法により形成さ
れる。
は、Ａu-Ｇe／Ｎi／Ａu蒸着膜の合金化法により形成さ
れる。
【００２１】ヘテロ接合ホール素子１のエネルギー帯
は、図３に示すように、アンドープＧaＩnＡs層４のエ
ネルギー禁止帯幅ＥG1（０．７５ｅＶ）の方が、アンド
ープＩnＰ層３のエネルギー禁止帯幅ＥG2（１．３５ｅ
Ｖ）より小さい。
は、図３に示すように、アンドープＧaＩnＡs層４のエ
ネルギー禁止帯幅ＥG1（０．７５ｅＶ）の方が、アンド
ープＩnＰ層３のエネルギー禁止帯幅ＥG2（１．３５ｅ
Ｖ）より小さい。
【００２２】そして、電子親和力の差により、アンドー
プＩnＰ層３から電子親和力の大きいアンドープＧaＩn
Ａs層４へ電子が移動し、この移動によりエネルギー帯
が曲る。この時、アンドープＩnＰ層３とアンドープＧa
ＩnＡs層４のヘテロ接合界面５において、各層３，４の
伝導帯下端のエネルギーＥCの曲りによって、三角形状
のエネルギーポテンシャル井戸が形成される。なお、Ｅ
Fはフェルミレベル、ＥVは価電子帯上端のエネルギーで
ある。
プＩnＰ層３から電子親和力の大きいアンドープＧaＩn
Ａs層４へ電子が移動し、この移動によりエネルギー帯
が曲る。この時、アンドープＩnＰ層３とアンドープＧa
ＩnＡs層４のヘテロ接合界面５において、各層３，４の
伝導帯下端のエネルギーＥCの曲りによって、三角形状
のエネルギーポテンシャル井戸が形成される。なお、Ｅ
Fはフェルミレベル、ＥVは価電子帯上端のエネルギーで
ある。
【００２３】このエネルギーポテンシャル井戸の下部が
フェルミレベルＥFを横断するレベルにある時、井戸の
中に形成されたミニバンドに電子が溜まり二次元電子ガ
ス層６が形成される。二次元電子ガス層６はイオン化不
純物の電子散乱が無くなり、散乱が主として格子振動に
より、高い移動度を示す。
フェルミレベルＥFを横断するレベルにある時、井戸の
中に形成されたミニバンドに電子が溜まり二次元電子ガ
ス層６が形成される。二次元電子ガス層６はイオン化不
純物の電子散乱が無くなり、散乱が主として格子振動に
より、高い移動度を示す。
【００２４】従って、本発明では二次元電子ガス層６を
感磁部としているため、高移動度化、極薄膜化を実現出
来き、ホール電圧ＶHが高い高感度ホール素子が得られ
る。
感磁部としているため、高移動度化、極薄膜化を実現出
来き、ホール電圧ＶHが高い高感度ホール素子が得られ
る。
【００２５】更に、エネルギー禁止帯幅ＥG1が０．７５
ｅＶと小さいアンドープＧaＩnＡs層４が最上部層とな
っているため、オーミック電極７ａ，７ｂ，８ａ，８ｂ
を直接アンドープＧaＩnＡs層４上に形成することが容
易である。なお、エネルギー禁止帯幅が大きい半導体層
が最上部層にある場合には、更にその上部にエネルギー
禁止帯幅が小さい層を形成し、オーミック電極を形成す
るが、最上部層の一部をエッチング等で除去し、そこに
オーミック電極を形成しなくてはいけないので作業が煩
雑となる。
ｅＶと小さいアンドープＧaＩnＡs層４が最上部層とな
っているため、オーミック電極７ａ，７ｂ，８ａ，８ｂ
を直接アンドープＧaＩnＡs層４上に形成することが容
易である。なお、エネルギー禁止帯幅が大きい半導体層
が最上部層にある場合には、更にその上部にエネルギー
禁止帯幅が小さい層を形成し、オーミック電極を形成す
るが、最上部層の一部をエッチング等で除去し、そこに
オーミック電極を形成しなくてはいけないので作業が煩
雑となる。
【００２６】図４はホール移動度μH（ｃｍ2／Ｖ・ｓ）
の温度依存性を両対数で示すグラフである。ここで、曲
線ａはアンドープＧa0.47Ｉn0.53Ａs／アンドープＩnＰ
で形成したヘテロ接合ホール素子１の移動度、曲線ｂは
不純物濃度Ｎdが１０ｃｍ-3の単結晶ＧaＡsで形成した
ホール素子の移動度である。
の温度依存性を両対数で示すグラフである。ここで、曲
線ａはアンドープＧa0.47Ｉn0.53Ａs／アンドープＩnＰ
で形成したヘテロ接合ホール素子１の移動度、曲線ｂは
不純物濃度Ｎdが１０ｃｍ-3の単結晶ＧaＡsで形成した
ホール素子の移動度である。
【００２７】図４から本実施例のヘテロ接合ホール素子
１の移動度（曲線ａ）は、常に単結晶ＧaＡsホール素子
の移動度（曲線ｂ）より、大きい。更に、ヘテロ接合ホ
ール素子１の移動度（曲線ａ）が、低温度域でも下がら
ないことから、散乱が格子振動のみによるものであるこ
とも確認できる。
１の移動度（曲線ａ）は、常に単結晶ＧaＡsホール素子
の移動度（曲線ｂ）より、大きい。更に、ヘテロ接合ホ
ール素子１の移動度（曲線ａ）が、低温度域でも下がら
ないことから、散乱が格子振動のみによるものであるこ
とも確認できる。
【００２８】また、図５は実際にホール素子が使用され
る温度域（−４０〜１２０℃）でのホール電圧ＶH（ｍ
Ｖ）の温度依存性を示すグラフである。ここで、入力電
流Ｉが１ｍＡ、磁束密度Ｂが１ｋＧの場合であり、直線
ｃはアンドープＧa0.47Ｉn0. 53Ａs／アンドープＩnＰで
形成したヘテロ接合ホール素子１のホール電圧、直線ｄ
は不純物濃度Ｎdが１０ｃｍ-3の単結晶ＧaＡsで形成し
たホール素子のホール電圧である。
る温度域（−４０〜１２０℃）でのホール電圧ＶH（ｍ
Ｖ）の温度依存性を示すグラフである。ここで、入力電
流Ｉが１ｍＡ、磁束密度Ｂが１ｋＧの場合であり、直線
ｃはアンドープＧa0.47Ｉn0. 53Ａs／アンドープＩnＰで
形成したヘテロ接合ホール素子１のホール電圧、直線ｄ
は不純物濃度Ｎdが１０ｃｍ-3の単結晶ＧaＡsで形成し
たホール素子のホール電圧である。
【００２９】図５から本実施例のヘテロ接合ホール素子
１のホール電圧の温度変化率は、単結晶ＧaＡsホール素
子に極めて近くて小さく、且つヘテロ接合ホール素子１
のホール電圧は単結晶ＧaＡsホール素子に比べて高い。
１のホール電圧の温度変化率は、単結晶ＧaＡsホール素
子に極めて近くて小さく、且つヘテロ接合ホール素子１
のホール電圧は単結晶ＧaＡsホール素子に比べて高い。
【００３０】本実施例では、アンドープＩnＰ層３及び
アンドープＧaＩnＡs層４をＭＯＣＶＤ法を適用して形
成したが、ＭＢＥ法や液相エピタキシャル成長法などの
エピタキシャル結晶成長法を用いてもよい。
アンドープＧaＩnＡs層４をＭＯＣＶＤ法を適用して形
成したが、ＭＢＥ法や液相エピタキシャル成長法などの
エピタキシャル結晶成長法を用いてもよい。
【００３１】また、本実施例では、アンドープＧaＩnＡ
s／アンドープＩnＰ構造を用いたが、図３に示すエネル
ギー帯構成を変えずに、単層又は両層にＳi、Ｓ等をド
ープすることも可能である。更に、この時両層の間に不
純物の他層への拡散を防ぐため、アンドープＧaＩnＡs
層又はアンドープＩnＰ層を挟むことも有効である。
s／アンドープＩnＰ構造を用いたが、図３に示すエネル
ギー帯構成を変えずに、単層又は両層にＳi、Ｓ等をド
ープすることも可能である。更に、この時両層の間に不
純物の他層への拡散を防ぐため、アンドープＧaＩnＡs
層又はアンドープＩnＰ層を挟むことも有効である。
【００３２】なお、本実施例以外の構造としては、次の
ような構造が考えられる。アンドープＧaＩnＡs／ド
ープＩnＰ、アンドープＧaＩnＡs／アンドープＧaＩn
Ａs又はアンドープＩnＰ／ドープＩnＰ、ドープＧaＩ
nＡs／アンドープＩnＰ、ドープＧaＩnＡs／アンドー
プＧaＩnＡs又はアンドープＩnＰ／アンドープＩnＰ、
ドープＧaＩnＡs／ドープＩnＰ、ドープＧaＩnＡs
／アンドープＧaＩnＡs又はアンドープＩnＰ／ドープＩ
nＰなどである。
ような構造が考えられる。アンドープＧaＩnＡs／ド
ープＩnＰ、アンドープＧaＩnＡs／アンドープＧaＩn
Ａs又はアンドープＩnＰ／ドープＩnＰ、ドープＧaＩ
nＡs／アンドープＩnＰ、ドープＧaＩnＡs／アンドー
プＧaＩnＡs又はアンドープＩnＰ／アンドープＩnＰ、
ドープＧaＩnＡs／ドープＩnＰ、ドープＧaＩnＡs
／アンドープＧaＩnＡs又はアンドープＩnＰ／ドープＩ
nＰなどである。
【００３３】
【発明の効果】以上説明したように本発明によれば、ヘ
テロ接合界面に生じる二次元電子ガス層を感磁部として
利用したので、バルク材を用いたホール素子に比べ大き
なホール電圧を得ることが出来る。実使用温度域（−４
０〜１２０℃）でのホール電圧の温度変化率を小さくす
ることが出来る。オーミック電極の形成が容易になるの
で、ホール素子構造の簡略化が図れる。また、ＧaＩnＡ
s層の組成をＧa0.47Ｉn0.53Ａsとすることにより、Ｇa
0.47Ｉn0.53Ａs層とＩnＰ層の格子定数が一致するた
め、ＩnＰ基板上でのエピタキシャル成長のコントロー
ルが容易となる。
テロ接合界面に生じる二次元電子ガス層を感磁部として
利用したので、バルク材を用いたホール素子に比べ大き
なホール電圧を得ることが出来る。実使用温度域（−４
０〜１２０℃）でのホール電圧の温度変化率を小さくす
ることが出来る。オーミック電極の形成が容易になるの
で、ホール素子構造の簡略化が図れる。また、ＧaＩnＡ
s層の組成をＧa0.47Ｉn0.53Ａsとすることにより、Ｇa
0.47Ｉn0.53Ａs層とＩnＰ層の格子定数が一致するた
め、ＩnＰ基板上でのエピタキシャル成長のコントロー
ルが容易となる。
【図１】本発明に係るヘテロ接合ホール素子の斜視図
【図２】本発明に係るヘテロ接合ホール素子の構造説明
図
図
【図３】本発明に係るヘテロ接合ホール素子のエネルギ
ー帯説明図
ー帯説明図
【図４】本発明に係るヘテロ接合ホール素子におけるホ
ール移動度の温度依存性を示す図
ール移動度の温度依存性を示す図
【図５】本発明に係るヘテロ接合ホール素子におけるホ
ール電圧の温度依存性を示す図
ール電圧の温度依存性を示す図
【図６】従来のホール素子の構造説明図
【図７】従来のホール素子のエネルギー帯推定説明図
１…ヘテロ接合ホール素子、２…半絶縁性ＩnＰ基板、
３…アンドープＩnＰ層（半導体膜層）、４…アンドー
プＧaＩnＡs層（半導体膜層）、５…ヘテロ接合界面、
６…二次元電子ガス層、７ａ，７ｂ…入力端子（オーミ
ック電極）、８ａ，８ｂ…出力端子（オーミック電
極）、ＥG1，ＥG2…本発明のヘテロ接合ホール素子のエ
ネルギー禁止帯幅。
３…アンドープＩnＰ層（半導体膜層）、４…アンドー
プＧaＩnＡs層（半導体膜層）、５…ヘテロ接合界面、
６…二次元電子ガス層、７ａ，７ｂ…入力端子（オーミ
ック電極）、８ａ，８ｂ…出力端子（オーミック電
極）、ＥG1，ＥG2…本発明のヘテロ接合ホール素子のエ
ネルギー禁止帯幅。
Claims (3)
- 【請求項１】 エネルギー禁止帯幅が異なる２種の半導
体の接合界面に生じる二次元電子ガス層を感磁部として
利用するヘテロ接合ホール素子において、エネルギー禁
止帯幅の小さい半導体膜層をエネルギー禁止帯幅の大き
い半導体膜層の上部に形成し、且つオーミック電極を前
記エネルギー禁止帯幅の小さい半導体膜層上部に直接形
成する構造を特徴とするヘテロ接合ホール素子。 - 【請求項２】 前記エネルギー禁止帯幅の小さい半導体
膜層がＧaＩnＡs層で、前記エネルギー禁止帯幅の大き
い半導体膜層がＩnＰ層である請求項１記載のヘテロ接
合ホール素子。 - 【請求項３】 前記ＧaＩnＡs層の組成比がＧa0.47Ｉn
0.53Ａsである請求項２記載のヘテロ接合ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003341A JPH07211954A (ja) | 1994-01-18 | 1994-01-18 | ヘテロ接合ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003341A JPH07211954A (ja) | 1994-01-18 | 1994-01-18 | ヘテロ接合ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211954A true JPH07211954A (ja) | 1995-08-11 |
Family
ID=11554666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6003341A Pending JPH07211954A (ja) | 1994-01-18 | 1994-01-18 | ヘテロ接合ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211954A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180215A (ja) * | 2005-12-27 | 2007-07-12 | Tokyo Institute Of Technology | 集積型ホールセンサ |
| CN107195773A (zh) * | 2017-06-26 | 2017-09-22 | 中国科学技术大学 | 空穴型半导体异质结霍尔棒、其制备和使用方法及用途 |
| CN107192968A (zh) * | 2016-03-15 | 2017-09-22 | 精工半导体有限公司 | 半导体装置及其制造方法 |
-
1994
- 1994-01-18 JP JP6003341A patent/JPH07211954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180215A (ja) * | 2005-12-27 | 2007-07-12 | Tokyo Institute Of Technology | 集積型ホールセンサ |
| JP4714870B2 (ja) * | 2005-12-27 | 2011-06-29 | 国立大学法人東京工業大学 | 集積型ホールセンサ |
| CN107192968A (zh) * | 2016-03-15 | 2017-09-22 | 精工半导体有限公司 | 半导体装置及其制造方法 |
| CN107195773A (zh) * | 2017-06-26 | 2017-09-22 | 中国科学技术大学 | 空穴型半导体异质结霍尔棒、其制备和使用方法及用途 |
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