JPS62298181A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62298181A JPS62298181A JP61140037A JP14003786A JPS62298181A JP S62298181 A JPS62298181 A JP S62298181A JP 61140037 A JP61140037 A JP 61140037A JP 14003786 A JP14003786 A JP 14003786A JP S62298181 A JPS62298181 A JP S62298181A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、相補（コンプリメンタリ）型電界効果トラン
ジスタに係り、特に高速動作が可能で低消費電力の半導
体装置に関する。
ジスタに係り、特に高速動作が可能で低消費電力の半導
体装置に関する。
Ｓｉを半導体材料としたコンプリメンタリ型電界効果ト
ランジスタは、ｎ型チャネルとｎ型チャネルを用い、そ
のゲートによる電流のスイッチング特性が互いに逆であ
ることを利用している。従って、電界効果トランジスタ
（以下、ＦＥＴと略記する）にほとんど電流を流すこと
なく、信号を増幅でき、極めて低消費電力で論理動作が
可能であるという利点を有している。現在の論理回路を
組み込んだＩＣは大部分この型の半導体装置となってい
る。しかしながら、この素子の動作速度は。
ランジスタは、ｎ型チャネルとｎ型チャネルを用い、そ
のゲートによる電流のスイッチング特性が互いに逆であ
ることを利用している。従って、電界効果トランジスタ
（以下、ＦＥＴと略記する）にほとんど電流を流すこと
なく、信号を増幅でき、極めて低消費電力で論理動作が
可能であるという利点を有している。現在の論理回路を
組み込んだＩＣは大部分この型の半導体装置となってい
る。しかしながら、この素子の動作速度は。
ホール及び電子の移動度（μｈ、μｅと略記する）のど
ちらか低い方の値で決められる。３ｉの場合はμｈ＝４
８０ｉ／Ｖ−８が素子の速度を決めている。また、 Ｑ
ａＡｓではμｅがＳｉの移動度より大きく超高速用デバ
イス材料と目されているが。
ちらか低い方の値で決められる。３ｉの場合はμｈ＝４
８０ｉ／Ｖ−８が素子の速度を決めている。また、 Ｑ
ａＡｓではμｅがＳｉの移動度より大きく超高速用デバ
イス材料と目されているが。
ホールの移動度μｈについては３ｉよシ小さい。
従って、特開昭５８−１４７１６７に記載されているよ
うに、 ＧａＡＳの電子及びホールをキャリヤとして用
いてコンプリメンタリ型半導体装置を作っても、利点で
ある高い電子移動度が具体的な半導体装置に充分に生か
されない。
うに、 ＧａＡＳの電子及びホールをキャリヤとして用
いてコンプリメンタリ型半導体装置を作っても、利点で
ある高い電子移動度が具体的な半導体装置に充分に生か
されない。
上記従来技術は、電子及びホール、２つのキャリヤの供
給源としてＧａＡＳのみを用いているためであり、特に
ホールに関しては、移動度がＳｉよりも低い半導体材料
を用いているところに問題があった。
給源としてＧａＡＳのみを用いているためであり、特に
ホールに関しては、移動度がＳｉよりも低い半導体材料
を用いているところに問題があった。
本発明の目的は、ホールの移動度がＳｉよシも大きい半
導体材料と、電子の移動度がＧａＡｓよシ大きい半導体
材料とを用いて、コンプリメンタリ型の電界効果トラン
ジスタを形成することにある。
導体材料と、電子の移動度がＧａＡｓよシ大きい半導体
材料とを用いて、コンプリメンタリ型の電界効果トラン
ジスタを形成することにある。
上記目的は、電子の移動度がＳｉよりも大きい半導体材
料である工ｎ Ａ Ｓと、ホールの移動度がＧａＡｓ＋
Ｓｉよりも大きく、かつ、 ＩｎＡｓとの格子定
数も近いＧａｒｂとの異種接合（ヘテロ接合）を形成す
ることにより達成される。
料である工ｎ Ａ Ｓと、ホールの移動度がＧａＡｓ＋
Ｓｉよりも大きく、かつ、 ＩｎＡｓとの格子定
数も近いＧａｒｂとの異種接合（ヘテロ接合）を形成す
ることにより達成される。
Ｑａ３ｂとＩｎＡｓとの２種の半導体材料を接合すると
、上記２種類の半導体の電子親和力の相違により、接合
界面には、電子とホールが同じ数だけ蓄積する半金属状
態が実現されることが佃られている〔ジャーナル オプ
バキュウム アンドテクノロジー（Ｊ、 Ｖａｃ、Ｓ
ｃｉ、Ｔｅｃｈｎｏｌ、 ）、 ２１（１９８２）ｐｓ
３ｔ 〜５３３ ）。第２図はＧａＳｂとＩｎＡＳのＡ
種接合における接合界面のバンド構造を模式的に示した
ものである。ここでＧａＳｂと工ｎＡｓはぞれぞれアン
ドープの結晶を考えており。
、上記２種類の半導体の電子親和力の相違により、接合
界面には、電子とホールが同じ数だけ蓄積する半金属状
態が実現されることが佃られている〔ジャーナル オプ
バキュウム アンドテクノロジー（Ｊ、 Ｖａｃ、Ｓ
ｃｉ、Ｔｅｃｈｎｏｌ、 ）、 ２１（１９８２）ｐｓ
３ｔ 〜５３３ ）。第２図はＧａＳｂとＩｎＡＳのＡ
種接合における接合界面のバンド構造を模式的に示した
ものである。ここでＧａＳｂと工ｎＡｓはぞれぞれアン
ドープの結晶を考えており。
接合界面においては、ＧａＳｂ側の価電子帯上部に２次
元ホールガス１かたまる。一方、Ｉｎ Ａ Ｓ側でｙｓ
たｌジ、２次元ホールガス１と２次元電子ガス２の濃度
が等しくなるように、フェルミエネルギー３の位置が決
まる。しかしながら、いま、接合界面に近いＧａＳｂ側
をｎ形にドープした場合には。
元ホールガス１かたまる。一方、Ｉｎ Ａ Ｓ側でｙｓ
たｌジ、２次元ホールガス１と２次元電子ガス２の濃度
が等しくなるように、フェルミエネルギー３の位置が決
まる。しかしながら、いま、接合界面に近いＧａＳｂ側
をｎ形にドープした場合には。
第３図（ａ）に示すように、フェルミエネルギー３の位
置が上方にシフトし、Ｑａ３ｂ側のドナー８からＩｎＡ
ｓ側へ電子が供給され、接合界面では、キャリヤの濃度
はほとんどＩｎＡｓ側の２次元電子ガスで構成されるっ
一方、 ＩｎＡｓ側をｐ形にドープした場合には、第３
図（ｂ）に示すように、接合界面近くのエロＡｓ側アク
セプタ９よシ、ＧａＳｂの価電子帯にホールが供給され
、接合界面におけるキャリヤはほとんどＧａＳｂの２次
元ホールガス１で構成されることになる。
置が上方にシフトし、Ｑａ３ｂ側のドナー８からＩｎＡ
ｓ側へ電子が供給され、接合界面では、キャリヤの濃度
はほとんどＩｎＡｓ側の２次元電子ガスで構成されるっ
一方、 ＩｎＡｓ側をｐ形にドープした場合には、第３
図（ｂ）に示すように、接合界面近くのエロＡｓ側アク
セプタ９よシ、ＧａＳｂの価電子帯にホールが供給され
、接合界面におけるキャリヤはほとんどＧａＳｂの２次
元ホールガス１で構成されることになる。
上記構造をもつ素子を低温にした場合、単独のＩｎＡＳ
またはＧａＳｂを冷却した場合と異なり、キャリヤが凍
結することなく、高い電子移動度をもつ電子がＩｎＡｓ
側に、高いホール移動度をもつホールがＧａＳｂ側にそ
れぞれ充分な濃度で存在する。
またはＧａＳｂを冷却した場合と異なり、キャリヤが凍
結することなく、高い電子移動度をもつ電子がＩｎＡｓ
側に、高いホール移動度をもつホールがＧａＳｂ側にそ
れぞれ充分な濃度で存在する。
従って、このような２次元電子ガスや２次元ホールガス
を信号のキャリヤとして利用するＦＥＴを作製した場合
には、キャリヤが極めて高移動度々半導体装置が可能と
なる。
を信号のキャリヤとして利用するＦＥＴを作製した場合
には、キャリヤが極めて高移動度々半導体装置が可能と
なる。
以下、実施例によシ本発明の詳細な説明する。
実施例１
第４図、第５図はそれぞれ本発明知よるｒｎＡｓ／Ｇａ
Ｓｂヘテロ接合ｎ形ＦＥＴ及びｐ形Ｆ’ＥＴの断面構造
を示す模式図である。また、第６図は、上記ｎ形ＦＥＴ
とｐ形ＦＥＴを組み合わせて、コンプリメンタリ形の構
成とした場合の等何回路を示す図である。第４図で、１
０は半絶縁ＩｎＡｓ基板、１１はノンドープＪｎＡｓ、
１２はＳｉをドープしたｎ形Ｇａｒｂ （ｎ −Ｇ
ａＳｂと略記）でＳｉ濃度２ Ｘ １０１７α−３，１
３は、Ｓｉを高濃度にドープしたｎ形Ｇａｒｂ （ｎ
” −ＱａＳｂと略記）で。
Ｓｂヘテロ接合ｎ形ＦＥＴ及びｐ形Ｆ’ＥＴの断面構造
を示す模式図である。また、第６図は、上記ｎ形ＦＥＴ
とｐ形ＦＥＴを組み合わせて、コンプリメンタリ形の構
成とした場合の等何回路を示す図である。第４図で、１
０は半絶縁ＩｎＡｓ基板、１１はノンドープＪｎＡｓ、
１２はＳｉをドープしたｎ形Ｇａｒｂ （ｎ −Ｇ
ａＳｂと略記）でＳｉ濃度２ Ｘ １０１７α−３，１
３は、Ｓｉを高濃度にドープしたｎ形Ｇａｒｂ （ｎ
” −ＱａＳｂと略記）で。
Ｓｉ濃度２ Ｘ １０ ” ｃｍ−”である。１１．
１２．１３は、分子線エピタキシー法ＣＭＢＥ法）によ
シ、それぞれ厚さ１μｍ、０．０５μｍ、０．１μｍ形
成するう次に、Ａ ｕ ： Ｔｅ合金を真空蒸着して、
部分的に除去し、水素雰囲気中４５０Ｃで３分間加熱し
１合金化領域１４を形成し、ソース電極１６、ドレイン
電極１７とする。次に、ｎ“−ＧａＳｂをエツチングに
より選択的に除去し、フォトレジストのリフトオフ法を
用いて、ゲート電極１５をＴｉ：Ｐｔ：Ａｕの頭に真空
蒸着して形成する。
１２．１３は、分子線エピタキシー法ＣＭＢＥ法）によ
シ、それぞれ厚さ１μｍ、０．０５μｍ、０．１μｍ形
成するう次に、Ａ ｕ ： Ｔｅ合金を真空蒸着して、
部分的に除去し、水素雰囲気中４５０Ｃで３分間加熱し
１合金化領域１４を形成し、ソース電極１６、ドレイン
電極１７とする。次に、ｎ“−ＧａＳｂをエツチングに
より選択的に除去し、フォトレジストのリフトオフ法を
用いて、ゲート電極１５をＴｉ：Ｐｔ：Ａｕの頭に真空
蒸着して形成する。
このようにして作製したｎ−ＦＥＴでは、ノンドープＩ
ｎＡＳ１１とｎ−Ｇａｒｂ １２の接合面のＩｎＡｓ側
に２次元電子ガスからなるチャネルが形成され、ゲート
長０．５μｍ、ゲート幅ＩＱａｍのデバイスにおいて、
相互コンダクタンス２００ ｍｓ／ｍカ得られた。また
、同様な手法によ）、第５図に示すｐ−ＦＥＴを作製し
た。第５図で、ｐ −ＩｎＡｓ・及びｐ”−ＩｎＡｓは
、Ｍｇを１ｎＡｓにドープすることによシ形成した。ま
た、ソース、ドレインのオーミック形成にはＡｔを、ゲ
ート電極にはＡｕを蒸着して所望の特性を得るようにし
た。上記ｎ−ＦＥＴとｐ−ＦＥＴを用いて、第６図に示
すコンプリメンタリ型のデバイスを作製し、その機能を
調べたところＧａＡｓ／Ｇａｈｔｋｓ ヘテｏ 接合。
ｎＡＳ１１とｎ−Ｇａｒｂ １２の接合面のＩｎＡｓ側
に２次元電子ガスからなるチャネルが形成され、ゲート
長０．５μｍ、ゲート幅ＩＱａｍのデバイスにおいて、
相互コンダクタンス２００ ｍｓ／ｍカ得られた。また
、同様な手法によ）、第５図に示すｐ−ＦＥＴを作製し
た。第５図で、ｐ −ＩｎＡｓ・及びｐ”−ＩｎＡｓは
、Ｍｇを１ｎＡｓにドープすることによシ形成した。ま
た、ソース、ドレインのオーミック形成にはＡｔを、ゲ
ート電極にはＡｕを蒸着して所望の特性を得るようにし
た。上記ｎ−ＦＥＴとｐ−ＦＥＴを用いて、第６図に示
すコンプリメンタリ型のデバイスを作製し、その機能を
調べたところＧａＡｓ／Ｇａｈｔｋｓ ヘテｏ 接合。
ｎ−ＦＥＴとｐ−ＦＥＴからなるコンプリメンタリ型デ
バイス、また、３ｉのコンプリメンタリ型デバイスより
も高速で動作することが確認できた。
バイス、また、３ｉのコンプリメンタリ型デバイスより
も高速で動作することが確認できた。
実施例２
本実施例は、ｎ−ＦＥＴとｐ−ＦＥＴを同一基板上に集
積化して作製したものである。第１図は。
積化して作製したものである。第１図は。
本装置の断面構造を示す模式図である。ここで。
３１は半絶縁性ＩｎＡＳ基板、３２．３３，３４゜３５
は順にノンドープ■ｎＡｓ、３ｉドープｎ形Ｑａ３ｂ、
ノンドープＧａｒｂ、 Ｍｇドープｐ形ＩｎＡｓで、Ｍ
ＢＥ法により、１ ａｒｎ、 ０．１ ｕｒｎ、 ０
．５ａｍ。
は順にノンドープ■ｎＡｓ、３ｉドープｎ形Ｑａ３ｂ、
ノンドープＧａｒｂ、 Ｍｇドープｐ形ＩｎＡｓで、Ｍ
ＢＥ法により、１ ａｒｎ、 ０．１ ｕｒｎ、 ０
．５ａｍ。
０、１μｍの厚さで形成したものである。ここで、３３
のｎ形Ｑａ３ｂ層におけるＳｉ濃度は５ Ｘ １０１７
６ｎ−３，３５のｐ形ＩｎＡｓ＋―におけるＭｇ濃度？
−１２Ｘ １０” ｃｍ−３である。Ｍ Ｂ Ｅ法によ
るエピタキシャル膜形成後、ノンドープＧａＳｂ３４と
ｐ−工ｎＡｓ３５の２つのエピタキシャル層を部分的に
エツチングして、３３のｎ−ＱａＳｂの層まで除去し、
除去した部分に、既述の方法により、ｎ−ＦＥＴを、ま
た、エツチングで除去せず残した部分にｐ−ＦＥＴを形
成した。本実施例に示すように、同一基板上に、ｎ−Ｆ
ＥＴとＩ）−ＦＥＴを集積化することによシ、コンプリ
メンタリＦＥＴとしての小型化が実現し、信頼性が大幅
に向上する。
のｎ形Ｑａ３ｂ層におけるＳｉ濃度は５ Ｘ １０１７
６ｎ−３，３５のｐ形ＩｎＡｓ＋―におけるＭｇ濃度？
−１２Ｘ １０” ｃｍ−３である。Ｍ Ｂ Ｅ法によ
るエピタキシャル膜形成後、ノンドープＧａＳｂ３４と
ｐ−工ｎＡｓ３５の２つのエピタキシャル層を部分的に
エツチングして、３３のｎ−ＱａＳｂの層まで除去し、
除去した部分に、既述の方法により、ｎ−ＦＥＴを、ま
た、エツチングで除去せず残した部分にｐ−ＦＥＴを形
成した。本実施例に示すように、同一基板上に、ｎ−Ｆ
ＥＴとＩ）−ＦＥＴを集積化することによシ、コンプリ
メンタリＦＥＴとしての小型化が実現し、信頼性が大幅
に向上する。
以上の実施例で説明したように、本発明によれば、高速
動作可能なコンプリメンタリ型ＦＥＴが作製できるので
、コンピュータの論理回路など。
動作可能なコンプリメンタリ型ＦＥＴが作製できるので
、コンピュータの論理回路など。
高速、低消費電力が要求される装置への適用が可能とな
り、高速コンピュータの性能向上という技術的、経済的
効果が大である。
り、高速コンピュータの性能向上という技術的、経済的
効果が大である。
第１図は１本発明の一実施例のコンプリメンタリ型ＰＥ
Ｔの断面構造を示す模式図、第２図は、ＩｎＡｓ／Ｇａ
ｒｂヘテロ接合における接合界面付近のエネルギーバン
ドの様子を示す模式図、第３図（ａ）及び（ｂ）はＩｎ
ＡｓとＧａＳｂヘテロ接合に２いて、ＩｎＡＳまたはＧ
ａＳｂの一方に不純物をドープした場合のバンドの様子
を示す模式図、第４図、第５図は、ＩｎＡｓ／ＧａＳｂ
ヘテロ接合ｎ−ＦＥＴ、およびｐ−ＦＥＴの断面構造を
示す模式図、第６図は、コンプリメンタリ型ＦＥＴの等
価回路図である。 １・−・２次元ホールガス、２・・・２次元電子ガス、
３・・・フェルミエネルギー、４・・・Ｅ ｃ＋ （Ｉ
ｎＡｓの伝導帯エネルギー）、５・・・Ｅｖ＋ （Ｉｎ
ＡＳの価電子帯エネルギー）、６・・・Ｅ ｃ２ （Ｇ
ａＳｂの伝導帯エネルギーノ、７・・・Ｅｖｚ（Ｇａ３
ｂの価電子帯エネルギー）、８・・・ドナー、９・・・
アクセプター、１°Ｏ・・・半絶縁性１ｎＡｓ基板、１
１．３２・・・ノンドーブエｎＡｓ、１２、３３・−・
ｎ、ｖＧａ８ｂ （ｎ −Ｇａｒｂ ） 、 １３−・
ｎ”ＧａＳｂ、１４，２１，３６．４３−・合金化領域
、１５，２３，３８．４１・・・ゲート電極、１６゜２
４．３９．４２・・・ノース′電極、１７，２２゜３７
．４０・・・ドレイン電極、１８．３４・・・ノンドー
プＧａＳｂ、１９．３５・ ｐ形ＩｎＡｓ （１）−Ｉ
ｎＡＳ）２０−・・ｐ” ＩｎＡｓ 、２５．２９・・
−ソース（Ｓ）、２６．２８・・・ドレイン＋Ｄ）、２
７．３０・・・ゲート （Ｇ） 。 代理人 升埋士 小川９勝男、’Ｉ：”＋：：第 Ｉ
凹 Ｆ−ＦＥＴ ｌ−・２次元ホール力“ス 奉 ２ 目 ｒ気へＳ 彎−−１−−−一一一−Ｇαｓｂ第 、３
図 （α） （シ） ？・ア２セアタ 奉 ４ 図 第 Ｓ 圀 ｌ・・２ン２厄・も−ルｈ゛ス
Ｔの断面構造を示す模式図、第２図は、ＩｎＡｓ／Ｇａ
ｒｂヘテロ接合における接合界面付近のエネルギーバン
ドの様子を示す模式図、第３図（ａ）及び（ｂ）はＩｎ
ＡｓとＧａＳｂヘテロ接合に２いて、ＩｎＡＳまたはＧ
ａＳｂの一方に不純物をドープした場合のバンドの様子
を示す模式図、第４図、第５図は、ＩｎＡｓ／ＧａＳｂ
ヘテロ接合ｎ−ＦＥＴ、およびｐ−ＦＥＴの断面構造を
示す模式図、第６図は、コンプリメンタリ型ＦＥＴの等
価回路図である。 １・−・２次元ホールガス、２・・・２次元電子ガス、
３・・・フェルミエネルギー、４・・・Ｅ ｃ＋ （Ｉ
ｎＡｓの伝導帯エネルギー）、５・・・Ｅｖ＋ （Ｉｎ
ＡＳの価電子帯エネルギー）、６・・・Ｅ ｃ２ （Ｇ
ａＳｂの伝導帯エネルギーノ、７・・・Ｅｖｚ（Ｇａ３
ｂの価電子帯エネルギー）、８・・・ドナー、９・・・
アクセプター、１°Ｏ・・・半絶縁性１ｎＡｓ基板、１
１．３２・・・ノンドーブエｎＡｓ、１２、３３・−・
ｎ、ｖＧａ８ｂ （ｎ −Ｇａｒｂ ） 、 １３−・
ｎ”ＧａＳｂ、１４，２１，３６．４３−・合金化領域
、１５，２３，３８．４１・・・ゲート電極、１６゜２
４．３９．４２・・・ノース′電極、１７，２２゜３７
．４０・・・ドレイン電極、１８．３４・・・ノンドー
プＧａＳｂ、１９．３５・ ｐ形ＩｎＡｓ （１）−Ｉ
ｎＡＳ）２０−・・ｐ” ＩｎＡｓ 、２５．２９・・
−ソース（Ｓ）、２６．２８・・・ドレイン＋Ｄ）、２
７．３０・・・ゲート （Ｇ） 。 代理人 升埋士 小川９勝男、’Ｉ：”＋：：第 Ｉ
凹 Ｆ−ＦＥＴ ｌ−・２次元ホール力“ス 奉 ２ 目 ｒ気へＳ 彎−−１−−−一一一−Ｇαｓｂ第 、３
図 （α） （シ） ？・ア２セアタ 奉 ４ 図 第 Ｓ 圀 ｌ・・２ン２厄・も−ルｈ゛ス
Claims (1)
- 【特許請求の範囲】 １、第１の半導体層と、第１の半導体層よりも、大きい
禁止帯幅を有する第２の半導体層とが互いの界面がヘテ
ロ接合を形成し、ヘテロ接合界面に生ずるキャリヤから
なる導電チャネルと電子的に接続された少なくとも一対
の電極と、このキャリヤの制御手段とを有する半導体装
置において、前記第１の半導体がＩｎＡｓ、第２の半導
体がＧａＳｂよりなることを特徴とする半導体装置。 ２、第１の半導体が不純物を含まず、第２の半導体がｎ
形の不純物を含むことにより構成された第１の能動領域
と、第１の半導体がｐ形の不純物を含み、第２の半導体
が不純物を含まないことにより構成された第２の能動領
域とを有することを特徴とする第１項記載の半導体装置
。 ３、前記第１の能動領域と第２の能動領域とが、同一の
基板上に形成されたことを特徴とする第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140037A JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140037A JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298181A true JPS62298181A (ja) | 1987-12-25 |
| JPH0795598B2 JPH0795598B2 (ja) | 1995-10-11 |
Family
ID=15259491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140037A Expired - Lifetime JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795598B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187668A (ja) * | 1987-01-20 | 1988-08-03 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電界効果トランジスタ |
| EP0448981A2 (en) * | 1990-03-06 | 1991-10-02 | Fujitsu Limited | High electron mobility transistor |
| US5940695A (en) * | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
| WO2008063824A1 (en) * | 2006-11-16 | 2008-05-29 | Intel Corporation | Sb-based cmos devices |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
-
1986
- 1986-06-18 JP JP61140037A patent/JPH0795598B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187668A (ja) * | 1987-01-20 | 1988-08-03 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電界効果トランジスタ |
| EP0448981A2 (en) * | 1990-03-06 | 1991-10-02 | Fujitsu Limited | High electron mobility transistor |
| US5940695A (en) * | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
| US6054729A (en) * | 1996-10-11 | 2000-04-25 | Trw Inc. | Gallium antimonide complementary HFET |
| US6384432B1 (en) | 1996-10-11 | 2002-05-07 | Trw Inc. | Gallium antimonide complementary HFET |
| WO2008063824A1 (en) * | 2006-11-16 | 2008-05-29 | Intel Corporation | Sb-based cmos devices |
| US7429747B2 (en) | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795598B2 (ja) | 1995-10-11 |
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