JPH0594407A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH0594407A JPH0594407A JP27850091A JP27850091A JPH0594407A JP H0594407 A JPH0594407 A JP H0594407A JP 27850091 A JP27850091 A JP 27850091A JP 27850091 A JP27850091 A JP 27850091A JP H0594407 A JPH0594407 A JP H0594407A
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- Japan
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- bus
- processor
- access
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Abstract
(57)【要約】
【目的】 １つのバス上において、２つのアクセスが競
合した時に、後から発生したアクセスを待たせることな
く、２つのアクセスを並列して実行させる。 【構成】 プロセッサ１のスレーブデバイス４へのアク
セスを、アドレス格納装置１８とデータ格納装置１９に
よってバスから切り離して実行する。スレーブデバイス
アクセス信号１３をバス調停装置５に与え、スレーブデ
バイス４へのアクセスがバスから切り離されて実行され
ている間は、プロセッサのバス獲得信号９を無効にして
バスを解放する。これにより、マスタデバイス３から主
記憶装置２へのアクセスを並列に実行できる。
合した時に、後から発生したアクセスを待たせることな
く、２つのアクセスを並列して実行させる。 【構成】 プロセッサ１のスレーブデバイス４へのアク
セスを、アドレス格納装置１８とデータ格納装置１９に
よってバスから切り離して実行する。スレーブデバイス
アクセス信号１３をバス調停装置５に与え、スレーブデ
バイス４へのアクセスがバスから切り離されて実行され
ている間は、プロセッサのバス獲得信号９を無効にして
バスを解放する。これにより、マスタデバイス３から主
記憶装置２へのアクセスを並列に実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、バス制御方式に関し、
特にバス調停方式に関する。
特にバス調停方式に関する。
【０００２】
【従来の技術】従来、この種のバス制御方式では、図２
に示すように、プロセッサ１と、主記憶装置２と、プロ
セッサ１によってアクセスされるのみのアクセス速度の
遅いデバイス４（以下、スレーブデバイス４という）
と、主記憶装置２にアクセス可能な機能を有するデバイ
ス３（以下、マスタデバイス３という）が接続されるバ
ス上にて、プロセッサ１とマスタデバイス３とのバス制
御権を調停するためのバス調停装置５と、プロセッサ１
とバスとの間を制御するためのプロセッサ制御装置６
と、スレーブデバイス４へのアクセスを制御するための
スレーブデバイス制御装置７とによって、プロセッサ１
のスレーブデバイス４へのアクセスを制御する構成とな
っていた。
に示すように、プロセッサ１と、主記憶装置２と、プロ
セッサ１によってアクセスされるのみのアクセス速度の
遅いデバイス４（以下、スレーブデバイス４という）
と、主記憶装置２にアクセス可能な機能を有するデバイ
ス３（以下、マスタデバイス３という）が接続されるバ
ス上にて、プロセッサ１とマスタデバイス３とのバス制
御権を調停するためのバス調停装置５と、プロセッサ１
とバスとの間を制御するためのプロセッサ制御装置６
と、スレーブデバイス４へのアクセスを制御するための
スレーブデバイス制御装置７とによって、プロセッサ１
のスレーブデバイス４へのアクセスを制御する構成とな
っていた。
【０００３】次に、従来技術での動作説明を行う。
【０００４】プロセッサ１がスレーブデバイス４をアク
セスする場合、まず、プロセッサ１は、プロセッサのバ
ス要求信号８を有効にしてバス調停回路５にバス獲得を
要求する。
セスする場合、まず、プロセッサ１は、プロセッサのバ
ス要求信号８を有効にしてバス調停回路５にバス獲得を
要求する。
【０００５】バス調停回路５は、マスタデバイスのバス
要求信号１０が有効でない場合と、マスタデバイスのバ
ス獲得信号１１が有効でない場合とにおいて、プロセッ
サのバス獲得信号９を有効にする。
要求信号１０が有効でない場合と、マスタデバイスのバ
ス獲得信号１１が有効でない場合とにおいて、プロセッ
サのバス獲得信号９を有効にする。
【０００６】次に、プロセッサ１は、アドレスをアドレ
スバスに出力し、プロセッサ制御装置６がアドレスをデ
コードして、スレーブデバイスアクセス要求信号１２を
有効にする。この時、当該アクセスがライト動作であれ
ば、プロセッサ１は、データバスに有効なライトデータ
を出力する。
スバスに出力し、プロセッサ制御装置６がアドレスをデ
コードして、スレーブデバイスアクセス要求信号１２を
有効にする。この時、当該アクセスがライト動作であれ
ば、プロセッサ１は、データバスに有効なライトデータ
を出力する。
【０００７】次に、スレーブデバイス制御装置７がスレ
ーブデバイスアクセス信号１３を有効にすることで、ス
レーブデバイス４へのアクセスが実行され、当該アクセ
スがライト動作であれば、スレーブデバイス４がデータ
バス上の有効なライトデータを受け取った時点で、ま
た、当該アクセスがリード動作であれば、スレーブデバ
イス４がデータバス上に有効なリードデータを出力した
時点で、スレーブデバイスアクセス応答信号１４を有効
にする。
ーブデバイスアクセス信号１３を有効にすることで、ス
レーブデバイス４へのアクセスが実行され、当該アクセ
スがライト動作であれば、スレーブデバイス４がデータ
バス上の有効なライトデータを受け取った時点で、ま
た、当該アクセスがリード動作であれば、スレーブデバ
イス４がデータバス上に有効なリードデータを出力した
時点で、スレーブデバイスアクセス応答信号１４を有効
にする。
【０００８】次に、プロセッサ制御装置６がアクセス終
了信号１５を有効にして、プロセッサ１は、当該アクセ
スがライト動作であれば、データバスへの有効なライト
データの出力を止め、当該アクセスがリード動作であれ
ば、データバス上の有効なリードデータをプロセッサ１
の内部に取り込み、アドレスバスへのアドレス出力を止
める。
了信号１５を有効にして、プロセッサ１は、当該アクセ
スがライト動作であれば、データバスへの有効なライト
データの出力を止め、当該アクセスがリード動作であれ
ば、データバス上の有効なリードデータをプロセッサ１
の内部に取り込み、アドレスバスへのアドレス出力を止
める。
【０００９】この時、プロセッサ制御装置６は、スレー
ブデバイスアクセス要求信号１２とアクセス終了信号１
５とを無効にし、スレーブデバイス制御装置７は、スレ
ーブデバイスアクセス信号１３とスレーブデバイスアク
セス応答信号１４とを無効にする。
ブデバイスアクセス要求信号１２とアクセス終了信号１
５とを無効にし、スレーブデバイス制御装置７は、スレ
ーブデバイスアクセス信号１３とスレーブデバイスアク
セス応答信号１４とを無効にする。
【００１０】次に、プロセッサ１は、プロセッサのバス
要求信号８を無効にして、バス調停装置５がプロセッサ
のバス獲得信号９を無効にすることで、バスが解放され
る。
要求信号８を無効にして、バス調停装置５がプロセッサ
のバス獲得信号９を無効にすることで、バスが解放され
る。
【００１１】一方、バス調停装置５は、マスタデバイス
のバス要求信号１０が有効な場合には、プロセッサのバ
ス獲得信号９が無効であれば、マスタデバイスのバス獲
得信号１１を有効にする。
のバス要求信号１０が有効な場合には、プロセッサのバ
ス獲得信号９が無効であれば、マスタデバイスのバス獲
得信号１１を有効にする。
【００１２】
【発明が解決しようとする課題】従来のバス制御方式で
は、図２のバス調停装置５において有効になったプロセ
ッサのバス獲得信号９は、プロセッサ制御装置６がアク
セス終了信号１５を有効にしてプロセッサ１がバス要求
信号８を無効にするまで、有効なままとなる。
は、図２のバス調停装置５において有効になったプロセ
ッサのバス獲得信号９は、プロセッサ制御装置６がアク
セス終了信号１５を有効にしてプロセッサ１がバス要求
信号８を無効にするまで、有効なままとなる。
【００１３】このため、プロセッサのバス獲得信号９が
有効な間に、マスタデバイスのバス要求信号１０が有効
になっても、プロセッサのバス要求信号８が無効にな
り、プロセッサのバス獲得信号９が無効になるまで、マ
スタデバイスのバス獲得信号１１は有効にならない。
有効な間に、マスタデバイスのバス要求信号１０が有効
になっても、プロセッサのバス要求信号８が無効にな
り、プロセッサのバス獲得信号９が無効になるまで、マ
スタデバイスのバス獲得信号１１は有効にならない。
【００１４】従って、プロセッサ１がスレーブデバイス
４へのアクセスを開始した以後のマスタデバイス３の主
記憶装置２へのアクセス要求は、プロセッサ１のスレー
ブデバイス４へのアクセスが終了するまで待たされるこ
とになり、バスを効率的に使用できないという問題があ
った。
４へのアクセスを開始した以後のマスタデバイス３の主
記憶装置２へのアクセス要求は、プロセッサ１のスレー
ブデバイス４へのアクセスが終了するまで待たされるこ
とになり、バスを効率的に使用できないという問題があ
った。
【００１５】本発明の目的は、１つのバス上で２つのア
クセスが競合した場合に、２つのアクセスを並行して実
行させるようにしたバス制御方式を提供することにあ
る。
クセスが競合した場合に、２つのアクセスを並行して実
行させるようにしたバス制御方式を提供することにあ
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るバス制御方式においては、プロセッサ
と、主記憶装置と、前記プロセッサによってアクセスさ
れるのみのアクセス速度の遅いデバイスと、前記主記憶
装置にアクセス可能な機能を有するデバイスとが接続さ
れるバスにおいて、前記プロセッサによってアクセスさ
れるのみのアクセス速度の遅いデバイスとバスとの間
に、バス上のアドレスを格納するアドレス格納装置と、
バス上の有効なライトデータを格納するデータ格納装置
とを有するものである。
め、本発明に係るバス制御方式においては、プロセッサ
と、主記憶装置と、前記プロセッサによってアクセスさ
れるのみのアクセス速度の遅いデバイスと、前記主記憶
装置にアクセス可能な機能を有するデバイスとが接続さ
れるバスにおいて、前記プロセッサによってアクセスさ
れるのみのアクセス速度の遅いデバイスとバスとの間
に、バス上のアドレスを格納するアドレス格納装置と、
バス上の有効なライトデータを格納するデータ格納装置
とを有するものである。
【００１７】また、前記バス調停装置に、前記プロセッ
サによってアクセスされるのみのアクセス速度が遅いデ
バイスへのアクセス中であることを示す信号を与え、前
記プロセッサのデバイスへのアクセスを、前記アドレス
格納装置及びデータ格納装置によって前記バスから切り
離して実行するものである。
サによってアクセスされるのみのアクセス速度が遅いデ
バイスへのアクセス中であることを示す信号を与え、前
記プロセッサのデバイスへのアクセスを、前記アドレス
格納装置及びデータ格納装置によって前記バスから切り
離して実行するものである。
【００１８】また、前記プロセッサからデバイスへのア
クセスがバスから切り離されて実行されている期間中、
前記プロセッサのバス獲得信号を無効にするものであ
る。
クセスがバスから切り離されて実行されている期間中、
前記プロセッサのバス獲得信号を無効にするものであ
る。
【００１９】
【作用】本発明のバス制御方式は、プロセッサと、主記
憶装置と、プロセッサによってアクセスされるのみのア
クセス速度の遅いデバイスと、主記憶装置にアクセス可
能な機能を有するデバイスとが接続されるバスにおい
て、プロセッサによってアクセスされるのみのアクセス
速度の遅いデバイスとバスの間に、アドレス格納装置と
データ格納装置とを有し、バス調停装置にプロセッサに
よってアクセスされるのみのアクセス速度の遅いデバイ
スへのアクセス中であることを示す信号を与えるように
なっている。
憶装置と、プロセッサによってアクセスされるのみのア
クセス速度の遅いデバイスと、主記憶装置にアクセス可
能な機能を有するデバイスとが接続されるバスにおい
て、プロセッサによってアクセスされるのみのアクセス
速度の遅いデバイスとバスの間に、アドレス格納装置と
データ格納装置とを有し、バス調停装置にプロセッサに
よってアクセスされるのみのアクセス速度の遅いデバイ
スへのアクセス中であることを示す信号を与えるように
なっている。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】図１は、本発明の一実施例を示すブロック
図である。
図である。
【００２２】図１において、本実施例では、図２に示し
た従来技術に対して、スレーブデバイス４とバスの間
に、アドレス格納装置１８とデータ格納装置１９を有
し、スレーブデバイス制御装置７からのアドレス格納装
置制御信号１６とデータ格納装置制御信号１７とにより
制御する。
た従来技術に対して、スレーブデバイス４とバスの間
に、アドレス格納装置１８とデータ格納装置１９を有
し、スレーブデバイス制御装置７からのアドレス格納装
置制御信号１６とデータ格納装置制御信号１７とにより
制御する。
【００２３】また、スレーブデバイスアクセス信号１３
をバス調停装置５に、アクセス終了信号１５をスレーブ
デバイス制御装置７にそれぞれ与える。
をバス調停装置５に、アクセス終了信号１５をスレーブ
デバイス制御装置７にそれぞれ与える。
【００２４】次に、本発明の動作を説明する。プロセッ
サ１がスレーブデバイス４をアクセスする場合、スレー
ブデバイス制御装置７がスレーブデバイスアクセス信号
１３を有効にするまでの動作は、前述の従来技術での動
作と同じになる。
サ１がスレーブデバイス４をアクセスする場合、スレー
ブデバイス制御装置７がスレーブデバイスアクセス信号
１３を有効にするまでの動作は、前述の従来技術での動
作と同じになる。
【００２５】本発明においては、スレーブデバイス制御
装置７がスレーブデバイスアクセス信号１３を有効にす
ると同時に、アドレス格納装置制御信号１６によりバス
上のアドレスをアドレス格納装置１８に格納し、当該ア
クセスがライト動作であれば、データ格納装置制御信号
１７によりバス上の有効なライトデータをデータ格納装
置１９にラッチし、スレーブデバイス４へデータを出力
する。
装置７がスレーブデバイスアクセス信号１３を有効にす
ると同時に、アドレス格納装置制御信号１６によりバス
上のアドレスをアドレス格納装置１８に格納し、当該ア
クセスがライト動作であれば、データ格納装置制御信号
１７によりバス上の有効なライトデータをデータ格納装
置１９にラッチし、スレーブデバイス４へデータを出力
する。
【００２６】次に、バス調停装置５は、スレーブデバイ
スアクセス信号１３が有効になると、プロセッサ１のバ
ス獲得信号９を無効にし、プロセッサ１は、アドレスバ
スへのアドレス出力を止め、当該アクセスがライト動作
であれば、データバスへの有効なライトデータの出力を
止め、バスを解放する。
スアクセス信号１３が有効になると、プロセッサ１のバ
ス獲得信号９を無効にし、プロセッサ１は、アドレスバ
スへのアドレス出力を止め、当該アクセスがライト動作
であれば、データバスへの有効なライトデータの出力を
止め、バスを解放する。
【００２７】この時、まだアクセス終了信号１５が有効
になっていないため、プロセッサ１のバス要求信号８は
有効のままとなるが、スレーブデバイスアクセス信号１
３が有効な間は、プロセッサのバス獲得信号９を無効に
保つ。
になっていないため、プロセッサ１のバス要求信号８は
有効のままとなるが、スレーブデバイスアクセス信号１
３が有効な間は、プロセッサのバス獲得信号９を無効に
保つ。
【００２８】一方、スレーブデバイス４へのアクセス
は、アドレス格納装置１８へ格納したアドレスと、当該
アクセスがライト動作の場合にデータ格納装置１９へ格
納したデータとにより、継続して実行される。
は、アドレス格納装置１８へ格納したアドレスと、当該
アクセスがライト動作の場合にデータ格納装置１９へ格
納したデータとにより、継続して実行される。
【００２９】次に、当該アクセスがライト動作の場合、
スレーブデバイス４が有効なライトデータを受け取った
時点で、また、当該アクセスがリード動作の場合、スレ
ーブデバイス４が有効なリードデータを出力した時点
で、スレーブデバイスアクセス応答信号１４を有効にす
る。
スレーブデバイス４が有効なライトデータを受け取った
時点で、また、当該アクセスがリード動作の場合、スレ
ーブデバイス４が有効なリードデータを出力した時点
で、スレーブデバイスアクセス応答信号１４を有効にす
る。
【００３０】この時、当該アクセスがリード動作の場
合、スレーブデバイス４が出力する有効なリードデータ
をデータ格納装置制御信号１７によってデータ格納装置
１９へ格納する。
合、スレーブデバイス４が出力する有効なリードデータ
をデータ格納装置制御信号１７によってデータ格納装置
１９へ格納する。
【００３１】次に、プロセッサ制御装置６がスレーブデ
バイスアクセス要求信号１２を無効にすることで、スレ
ーブデバイス制御装置７は、スレーブデバイスアクセス
信号１３とスレーブデバイスアクセス応答信号１４とを
無効にし、スレーブデバイス４へのアクセスは終了す
る。
バイスアクセス要求信号１２を無効にすることで、スレ
ーブデバイス制御装置７は、スレーブデバイスアクセス
信号１３とスレーブデバイスアクセス応答信号１４とを
無効にし、スレーブデバイス４へのアクセスは終了す
る。
【００３２】この時、バス調停装置５は、スレーブデバ
イスアクセス信号１３が無効になったことで有効のまま
であったプロセッサのバス要求信号８の要求を受付け、
マスタデバイス３のバス要求信号１０とマスタデバイス
３のバス獲得信号１１とが無効の場合、再度プロセッサ
１のバス獲得信号９を有効にする。
イスアクセス信号１３が無効になったことで有効のまま
であったプロセッサのバス要求信号８の要求を受付け、
マスタデバイス３のバス要求信号１０とマスタデバイス
３のバス獲得信号１１とが無効の場合、再度プロセッサ
１のバス獲得信号９を有効にする。
【００３３】プロセッサのバス獲得信号９が有効になっ
た時に、プロセッサ１は、前述のアクセス開始時の動作
を再度実行するが、プロセッサ制御装置６が直ちにアク
セス終了信号１５を有効にすることで、プロセッサ１
は、アドレスバスへのアドレス出力を止め、当該アクセ
スがライト動作の場合、データバスへの有効なライトデ
ータの出力を止め、当該アクセスがリード動作の場合、
データ格納装置制御信号１７により、データ格納装置１
９がデータバスに出力する有効なリードデータを内部に
取り込む。
た時に、プロセッサ１は、前述のアクセス開始時の動作
を再度実行するが、プロセッサ制御装置６が直ちにアク
セス終了信号１５を有効にすることで、プロセッサ１
は、アドレスバスへのアドレス出力を止め、当該アクセ
スがライト動作の場合、データバスへの有効なライトデ
ータの出力を止め、当該アクセスがリード動作の場合、
データ格納装置制御信号１７により、データ格納装置１
９がデータバスに出力する有効なリードデータを内部に
取り込む。
【００３４】その後、プロセッサ制御装置６がアクセス
終了信号１５を無効にすることで、当該アクセスがリー
ド動作の場合のデータ格納装置１９のデータバスへの有
効なリードデータの出力が終了する。
終了信号１５を無効にすることで、当該アクセスがリー
ド動作の場合のデータ格納装置１９のデータバスへの有
効なリードデータの出力が終了する。
【００３５】次に、プロセッサ１は、プロセッサのバス
要求信号８を無効にして、バス調停装置５がプロセッサ
のバス獲得信号９を無効にすることでバスが解放され
る。
要求信号８を無効にして、バス調停装置５がプロセッサ
のバス獲得信号９を無効にすることでバスが解放され
る。
【００３６】一方、従来技術と同様に、バス調停装置５
は、マスタデバイス３のバス要求信号１０が有効な場合
には、プロセッサのバス獲得信号９が無効であれば、マ
スタデバイスのバス獲得信号１１を有効にする。
は、マスタデバイス３のバス要求信号１０が有効な場合
には、プロセッサのバス獲得信号９が無効であれば、マ
スタデバイスのバス獲得信号１１を有効にする。
【００３７】しかし、本発明においては、プロセッサ１
のバス要求信号８が有効のままでスレーブデバイスアク
セス信号１３が有効な間は、プロセッサのバス獲得信号
９が無効になるので、この期間にマスタデバイスのバス
獲得信号１１が有効になり得る。この場合、プロセッサ
１のスレーブデバイス４へのアクセスは、バスから切り
離されて実行され、バスは、マスタデバイス３の主記憶
装置２へのアクセスを実行する状態となる。
のバス要求信号８が有効のままでスレーブデバイスアク
セス信号１３が有効な間は、プロセッサのバス獲得信号
９が無効になるので、この期間にマスタデバイスのバス
獲得信号１１が有効になり得る。この場合、プロセッサ
１のスレーブデバイス４へのアクセスは、バスから切り
離されて実行され、バスは、マスタデバイス３の主記憶
装置２へのアクセスを実行する状態となる。
【００３８】
【発明の効果】以上説明したように本発明は、バス調停
装置おいて、有効になったプロセッサのバス獲得信号
は、スレーブデバイスアクセス信号が有効になると無効
になり、スレーブデバイスアクセス信号が無効になると
再度有効になる。よって、プロセッサのバス獲得信号が
最初に有効になった以後に、マスタデバイスのバス要求
信号が有効になった場合、スレーブデバイスアクセス信
号が有効になり、プロセッサのバス獲得信号が無効にな
った時点で、マスタデバイスのバス獲得信号を有効にす
ることができる。
装置おいて、有効になったプロセッサのバス獲得信号
は、スレーブデバイスアクセス信号が有効になると無効
になり、スレーブデバイスアクセス信号が無効になると
再度有効になる。よって、プロセッサのバス獲得信号が
最初に有効になった以後に、マスタデバイスのバス要求
信号が有効になった場合、スレーブデバイスアクセス信
号が有効になり、プロセッサのバス獲得信号が無効にな
った時点で、マスタデバイスのバス獲得信号を有効にす
ることができる。
【００３９】故に、プロセッサがスレーブデバイスをア
クセスしている最中に、マスタデバイスが主記憶装置を
アクセスすることが可能になり、かつ、２つのアクセス
は完全に並列して実行することが可能になり、バスを効
率的に使用できるという効果がある。
クセスしている最中に、マスタデバイスが主記憶装置を
アクセスすることが可能になり、かつ、２つのアクセス
は完全に並列して実行することが可能になり、バスを効
率的に使用できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ プロセッサ ２ 主記憶装置 ３ マスタデバイス ４ スレーブデバイス ５ バス調停装置 ６ プロセッサ制御装置 ７ スレーブデバイス制御装置 ８ プロセッサのバス要求信号 ９ プロセッサのバス獲得信号 １３ スレーブデバイスアクセス信号 １８ アドレス格納装置 １９ データ格納装置
Claims (3)
- 【請求項１】 プロセッサと、主記憶装置と、前記プロ
セッサによってアクセスされるのみのアクセス速度の遅
いデバイスと、前記主記憶装置にアクセス可能な機能を
有するデバイスとが接続されるバスにおいて、 前記プロセッサによってアクセスされるのみのアクセス
速度の遅いデバイスとバスとの間に、バス上のアドレス
を格納するアドレス格納装置と、バス上の有効なライト
データを格納するデータ格納装置とを有することを特徴
とするバス制御方式。 - 【請求項２】 前記バス調停装置に、前記プロセッサに
よってアクセスされるのみのアクセス速度が遅いデバイ
スへのアクセス中であることを示す信号を与え、前記プ
ロセッサのデバイスへのアクセスを、前記アドレス格納
装置及びデータ格納装置によって前記バスから切り離し
て実行するものであることを特徴とする請求項１に記載
のバス制御方式。 - 【請求項３】 前記プロセッサからデバイスへのアクセ
スがバスから切り離されて実行されている期間中、前記
プロセッサのバス獲得信号を無効にするものであること
を特徴とする請求項２に記載のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27850091A JPH0594407A (ja) | 1991-09-30 | 1991-09-30 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27850091A JPH0594407A (ja) | 1991-09-30 | 1991-09-30 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594407A true JPH0594407A (ja) | 1993-04-16 |
Family
ID=17598182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27850091A Pending JPH0594407A (ja) | 1991-09-30 | 1991-09-30 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7506089B2 (en) | 2004-02-11 | 2009-03-17 | Samsung Electronics Co., Ltd. | Bus system and method thereof |
-
1991
- 1991-09-30 JP JP27850091A patent/JPH0594407A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7506089B2 (en) | 2004-02-11 | 2009-03-17 | Samsung Electronics Co., Ltd. | Bus system and method thereof |
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