JPH0720383B2

JPH0720383B2 - デジタルサ−ボ装置

Info

Publication number: JPH0720383B2
Application number: JP62045869A
Authority: JP
Inventors: 潤一郎田渕
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1987-02-27
Filing date: 1987-02-27
Publication date: 1995-03-06
Anticipated expiration: 2010-03-06
Also published as: JPS63211408A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、ビデオテープレコーダ（VTR）等におけるキ
ャプスタンモータ、シリンダモータの回転を制御するた
めのデジタルサーボ装置に関する。

（ロ）従来の技術 VTRにおけるキャプスタンモータ、シリンダモータは、
その回転を正確にするため、又、所定の位相関係でもっ
て回転せしめるために、速度制御及び位相制御が行なわ
れる。

ところで、上記の制御を行なうサーボ装置にはアナログ
方式とデジタル方式がある。アナログ方式は、回転形式
が簡単ではあるが、電源電圧、温度の変化や、経時変化
より影響を受けやすいという欠点がある。

デジタル方式のサーボ装置は、クロック信号とカウンタ
等で構成されているため、上述の欠点がない。そこで最
近は、デジタル集積回路（IC）を利用することで、よく
利用される様になっている。

第２図はデジタルサーボ用に開発されたIC（LC7415）を
利用したサーボ装置の一部を示す図である。このICで
は、速度エラー信号及び位相エラー信号を夫々D/A変換
でアナログ信号に変換した上で出力し、ICの外部で加算
し、増幅器（12）で適宜増幅した制御信号をモータの駆
動回路に印加する様にしている（三洋テクニカルレビュ
ーVOL.17No.2AUG.1985,PP.45〜50）。

しかしながら、IC内にD/A変換回路（８）（９）を備え
ていて、ICの外部で位相エラー信号と速度エラー信号の
加算を行なう構成では、D/A変換器によって出力エラー
信号のビット数が制限されると、サーボ系の引き込み、
保持範囲が狭くなってしまうことがある。

デジタルサーボの場合、クロック信号を計数するカウン
タを利用してFG信号周期や、基準信号との位相差を測定
し、このデータに基づき、第４図（ニ）に示した様なエ
ラー信号を作成する。第４図において、（T_D）はバイア
ス期間、（T_S）はロックレンジである。このエラー信号
の振幅は出力ビット数（ｎ）で定まり、最小値は０、最
大値は（2n−１）となる。そして時間軸方向の最小分解
能はクロック信号周期で規定されるから、出力ビット数
（ｎ）が定まると、ロックレンジ（T_S）は一義的に定ま
る。例えば、クロック信号周期が１μsecでｎ＝10のと
きT_Sは1024μsecとなる。

時間軸上の精度の点からクロック信号の周波数を低下さ
せることはできない。従って、ロックレンジ（T_S）は出
力ビット数（ｎ）が大きいほど広くすることができるこ
とになる。

ところが、デジタルサーボ用ICにD/A変換回路を設ける
場合、出力ビット数が制限されてしまう。Ｒ−2R型のD/
A変換回路を内蔵するものでは、ビット数を多くすると
コストが高くなってしまうからである。RWMによるD/A変
換回路では、ビット数を多くすると、出力信号の一周期
が長くなり、平滑のためのフィルター時定数が大きくな
り、サーボに影響を与えるおそれがある。

（ハ）発明が解決しようとする問題点本発明は、引き込み保持範囲を広くすることのできるデ
ジタルサーボ装置を提供することを目的とするものであ
る。

（ニ）問題点を解決するための手段本発明はでは、デジタル的に作成された速度エラー信号
と位相エラー信号を夫々の変換ゲインが十分低い状態で
加算した上で、外部のアンプが不必要なゲインにまで、
デジタル的に増幅し、デジタルサーボ装置から出力す
る。

（ホ）作用位相系、速度系を合せたサーボの引き込み範囲は、位相
エラー信号と速度エラー信号を加算する時点での夫々の
変換ゲインで定まり、加算部での夫々の変換ゲインが低
いほど、全体の引き込み、保持範囲が広くとれる。そこ
で、位相エラー信号と速度エラー信号の夫々の変換ゲイ
ンが十分低い状態で加算し、その後デジタル的に増幅し
てデジタルサーボ装置より出力するので、引き込み保持
範囲の広いデジタルサーボ装置を実現することができ
る。

（ヘ）実施例以下、図面に従い本発明の実施例を説明する。

実施例として、VTRのシリンダサーボ装置について、説
明する。この装置はワンチップマイクロコンピュータ
（HD6305Z）により構成されている。

マイクロコンピュータ（20）には第３図の如く、CPU（2
1）、ROM（22）、レジスタ（又はRAM）（23）、入出力
ポート（24）、第１タイマカウンタ（25）、第２タイマ
カウンタ（レファレンスカウンタ）（26）等を有する。
第３図はシリンダモータ用マイクロコンピュータであっ
て、シリンダモータのFG信号がインプットキャプチャ割
り込み端子（27）に、垂直同期信号がマイク可能な割り
込み端子（28）に、又シリンダモータのPG信号がノンマ
スカラブル割り込み端子（29）に印加されている。又、
VTRの動作モードを示す信号も供給されている。

入出力ポート（24）からはシリンダモータの駆動回路に
供給される制御信号がD/A変換回路（14）に印加され
る。

第１、第２タイマカウンタ（25）（26）はマイクロコン
ピュータ（20）のクロック（4MHz）に関連して、１μse
cの周期で計数値が変化する。そして第１タイマカウン
タ（25）はインプットキャプチャ割り込み関連し、第２
タイマカウンタ（26）は、設定された数値と計数値が一
致すると割り込みが発生し（カウンタマッチ割り込
み）、リセットされることにより、そのオーバーフロー
の周期を変更できる様になっている。

又、記録時においては第２タイマカウンタ（26）の計数
は、垂直同期信号と所定の関係となる様に垂直同期信号
により、第２タイマカウンタには所定値がプリセットさ
れる。

次に、位相エラー信号、速度エラー信号の作成につい
て、第４図〜第７図に従い説明する。位相エラー信号及
び速度エラー信号は共にモータのFG信号の基づいて作成
される。

FG信号（イ）（モータの回転速度に関連する）が立下が
ると、インプットキャプチャ割り込みが行なわれる。つ
まり、その時の第１タイマカウンタ（25）の計数値
（ａ）がまずインプットキャプチャレジスタ（図示せ
ず）に記憶される。これはFG信号（イ）の立下り時点に
おいて、マイクロコンピュータ（20）は何の動作を行な
っているか特定できず、この動作が終了してから第１タ
イマカウンタの計数値を記憶したのでは、正確な位相差
の測定ができないからである。

FG信号（イ）の立下り時に行なっている動作が終了する
と、FG信号の割り込み処理が行なわれる。この割り込み
処理では、この割り込み処理が開始された時点で第１タ
イマカウンタ（25）がリセットされ、その時のタイマデ
ータ（ｂ）がレジスタR2に記憶される（71）。又インプ
ットキャプチャレジスタのデータ（ａ）はレジスタR1
に、第１タイマカウンタ（25）のリセットのタイミング
のリファレンスタイマ（26）の計数値（ｇ）はレジスタ
R5にストアされる（72）（73）。

位相基準（ハ）（リファレンスタイマ（26）のリセット
タイミング）とFG信号の立下り（イ）との位相差データ
（T_P）は上記のデータを用いて次式のように求めること
ができる。

T_P＝ｇ−（ｂ−ａ） ……（１）この位相差データ（T_P）から位相エラー信号を作成する
のは次の様にして行なわれる。（ニ）に示される様に位
相バイアス（T_DP）、位相ロックレンジ（T_SP）、位相エ
ラー信号（D_PH）（ｎビット）とするととなる。よって、位相エラー信号の値は位相が進めば小
さくなり、遅れれば大きくなる。

この動作については第５図の（75）〜（79）に示されて
いる。

速度エラー信号は、第１タイマカウンタ（25）によっ
て、FG信号（イ）（第６図）の周期（T_FG）を計測し、
このデータに基づき作成される。速度エラー信号の場
合、FG信号の２回の立下りで１個のデータが作成され
る。すなわち、第６図に示した様に、FG信号（イ）の周
期（T_FG）は次式のように求めることができる。

T_FG＝（Ｃ−０）＋（ｂ−ａ） ……（３）つまり、位相差データ（T_P）を求める場合と同じように
してFG信号（イ）の立下りのタイミングで、インプット
キャプチャレジスタに、この立下りタイミングでの第１
タイマカウンタ（25）の計数値を記憶せしめる。FG信号
立下り時点でのマイクロコンピュータ（20）の動作が終
了すると、FG信号による割り込み動作が行なわれる。そ
して第７図（91）〜（94）の動作を行なうことにより、
FG周期（T_FG）をマイクロコンピュータ動作状態にかか
わりなく、正確に計測することができる。

なお、第６図のFG信号（イ）、タイマーカウンタの計数
値（ロ）は、夫々第４図のFG信号（イ）、タイマーカウ
ンタの計数値（ロ）と同じものを示している。

第６図に示されている様に、速度バイアス（T_DS）、速
度ロックレンジ（T_SS）、速度エラー信号（D_SP）とする
と、FG周期データ（T_FG）から位相エラー信号は次の様
に作成される。

よって、速度エラー信号の値は速度が速くなれば小さく
なり、遅くなれば大きくなる。

この動作については第７図の（95）〜（99）に示されて
いる。又、速度エラー信号D_SP作成後、データ（ｃ）
（ｄ）を次回のFG割り込み処理に用いるため、夫々、レ
ジスタR3、R4に転送する（第７図、（100）（101））。
そして、元の処理に戻る（102）。

実際には、入力されるFG信号をソフト的に1/2分周して
速度エラー信号を作成し、更に1/2分周して位相エラー
信号を作成する。定常時のFG周波数を720Hzとすると、
速度系では360Hz、位相系では180Hzのサンプリング周波
数でサーボが行なわれることになる。また、第５図及び
第７図に示したFG信号による割り込み処理は、説明の都
度上夫々独立した割り込み処理として示したが、実際に
は、FG信号により割り込みが発生すれば、第５図に示し
た位相エラー信号作成に続いて第７図に示した速度エラ
ー信号作成が１つの割り込み処理として行われる。

そして、上記の如く作成された位相エラー信号と速度エ
ラー信号を合成して、シリンダモータの制御信号を出力
する。その合成は次の様に行なわれる。

以上の様に作成した位相エラー信号及び速度エラー信号
は、10ビットのデジタル信号である。つまりｎ＝10の場
合であって、そのロックレンジは1024μsecとなってい
る。位相エラー信号はその上位７ビットのみを利用する
ことにより1/8に分圧する。位相エラー信号の上位７ビ
ットと、10ビットの速度エラー信号を加算するこによ
り、両者の加算比を1:8としている（第１図参照）。
（この比はシステムによる）。

そして、この加算後の結果をデジタル的に４倍にし（下
位8bitのみを用いる）、第３図における制御信号として
出力するものである。ただしデジタル的に４倍する処理
は、次の様にして行なわれる。つまり、10ビットの加算
結果の上位２ビットによって、出力DADは次の様なる（1
0）等は２進数）。

この８ビットのエラー信号は、Ｒ−2R型のD/A変換器（1
7）によってアナログ信号に変換され、外部ではアンプ
を介することなく、シリンダモータの駆動回路に制御電
圧として印加される。又、この８ビットのエラー信号の
ロックレンジは256μsecとなる。そして実測によると引
き込み保持範囲は５〜６％確保できた。これに対して速
度エラー信号のロックレンジを256μsecとして加算し、
ゲイン＝１で出力した場合には、引き込み、保持範囲は
２〜３％しか確保できなかった。

サーボ系の引き込み保持範囲は、速度系と位相系の総合
として定まるものである。速度エラー信号の変換ゲイン
の低い状態で位相エラー信号との加算を行なうと、位相
エラー信号の影響を大きくすることができる。そこで、
引き込み保持範囲が総合的に広くできる。これは、デジ
タル的な増幅後も変らないので、本発明の方法によれ
ば、引き込み、保持範囲を広くしたままで、変換ゲイン
を最適な状態にもってゆけるものである。

（ト）発明の効果以上述べた様に、本発明によれば、引き込み、保持範囲
が広く、変換ゲインの高い出力をデジタルサーボ装置か
ら導出することができるのでその効果は大である。

【図面の簡単な説明】

第１図は本発明実施例を示すブロック図、第２図は従来
例を示すブロック図、第３図はマイクロコンピュータに
よる構成を示す図、第４図、第５図、第６図、第７図
は、エラー信号作成を説明する説明図である。（１）……位相エラー信号作成手段、（２）……速度エ
ラー信号作成手段、（４）……加算手段、（５）……デ
ジタル的な増幅手段。

Claims

【特許請求の範囲】

【請求項１】回転体の回転を制御するためのデジタルサ
ーボ装置において、回転体からの位相情報を入力しデジタル位相エラー信号
を作成するデジタル位相エラー信号作成手段と、前記回転体からの速度情報を入力し前記回転体の制御信
号のゲインよりも低い変換ゲインでデジタル速度エラー
信号を作成するデジタル速度エラー信号作成手段と、前記デジタル位相エラー信号と前記デジタル速度エラー
信号とを加算する加算手段と、前記加算手段の出力をデジタル的に増幅するデジタル的
な増幅手段とを具備し、前記デジタル的な増幅手段の出力を前記制御信号とする
ことを特徴とするデジタルサーボ装置。