JPH07198762A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】低電圧検出回路の検出電圧を短時間でかつ正確
に評価する。 【構成】半導体集積回路装置には内部回路１と低電圧検
出回路２とＡ／Ｄ変換回路３とを備えている。低電圧検
出回路２は内部回路１に供給される電源電圧Ｖccを入力
する。そして、低電圧検出回路２はその電源電圧Ｖccと
予め定めた検出電圧ＶＤＬとを比較し、その比較結果に
基づいてリセット信号バーＲＥＳのレベルを変更する。
Ａ／Ｄ変換回路３は電源電圧Ｖccを入力し、その電源電
圧Ｖccをアナログ−ディジタル変換する。そして、電源
電圧Ｖccを徐々に低下させ、Ａ／Ｄ変換回路３の変換を
低電圧検出回路２の出力するリセット信号バーＲＥＳの
レベルに基づいて行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電源電圧の低下を検出
し、その検出結果に基づいたリセット信号を出力する低
電圧検出回路を備えた半導体集積回路装置に関するもの
である。

【０００２】近年、半導体集積回路装置は様々な電子機
器の制御に多く用いられるようになっている。その半導
体集積回路装置は電源電圧が低下すると誤動作を起こす
恐れがあるので、電源電圧の低下を検出する低電圧検出
回路が設けられている。低電圧検出回路は電源電圧と検
出電圧とを比較し、その比較結果に基づいて電源電圧の
低下を検出し、リセット信号を出力することで半導体集
積回路装置の誤動作を防止している。そのため、低電圧
検出回路がリセット信号を出力する検出電圧を短時間で
しかも正確に検出することが要望されている。

【０００３】

【従来の技術】図７は従来の半導体集積回路装置を示す
一部ブロック回路図である。半導体集積回路装置５０に
は内部回路５１が設けられている。内部回路５１には例
えばメモリ等の回路が設けられている。その内部回路５
１には電源電圧Ｖccが供給され、その電源電圧Ｖccによ
り動作するようになっている。しかし、何らかの原因で
電源電圧Ｖccが低下すると、内部回路５１は正常な動作
をしなくなってしまう。

【０００４】そのため、半導体集積回路装置５０には低
電圧検出回路５２を設けたものがある。低電圧検出回路
５２には電源電圧Ｖccが印加され、その電源電圧Ｖccの
電圧を検出し、その検出結果に基づいてＨレベル又はＬ
レベルとなるリセット信号バーＲＥＳを内部回路５１に
出力するようになっている。

【０００５】即ち、低電圧検出回路５２内には内部回路
５１が動作可能な検出電圧ＶＤＬが設計段階において予
め設定されている。低電圧検出回路５２は設定された電
源電圧Ｖccと検出電圧ＶＤＬとを常に比較している。そ
して、図６に示すように、電源電圧Ｖccが検出電圧ＶＤ
Ｌより低下すると、低電圧検出回路５２はＨレベルのリ
セット信号バーＲＥＳを内部回路５１に出力する。内部
回路５１はＨレベルのリセット信号バーＲＥＳを入力す
ると、動作を中断して初期状態に戻るようになってい
る。

【０００６】そして、再び電源電圧Ｖccが上昇して予め
定めた検出電圧ＶＤＨ（検出電圧ＶＤＬより高く、電源
電圧Ｖccより低く定めた電圧）より高くなると、低電圧
検出回路５２はＬレベルのリセット信号を出力する。す
ると、内部回路５１は初期状態から動作を開始し、電源
電圧Ｖccの低下による誤動作を防止している。

【０００７】

【発明が解決しようとする課題】ところで、上記の低電
圧検出回路５２に設定された検出電圧ＶＤＬが定格範囲
内か否かが出荷前に検査される。この検査方法として、
電源電圧Ｖccを任意の電圧に設定し、その時のリセット
信号バーＲＥＳの状態がＨレベルかＬレベルかによって
検査していた。即ち、電源電圧Ｖccの電圧を順次低下さ
せ、その時々のリセット信号バーＲＥＳの状態がＬレベ
ルからＨレベルに変化するときに印加していた電源電圧
Ｖccを検出電圧ＶＤＬとして検出していた。そのため、
検出電圧ＶＤＬを検出するまでに電源電圧Ｖccを複数回
繰り返して変更しなければならず、検査が面倒であると
いう問題があった。

【０００８】また、検出電圧ＶＤＬを正確に検出するた
めには電源電圧Ｖccを少しずつ低下させなければならな
いので、検査に時間がかかるという問題があった。本発
明は上記問題点を解決するためになされたものであっ
て、その目的は低電圧検出回路の検出電圧を短時間でか
つ正確に評価することのできる半導体集積回路装置を提
供することにある。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。半導体集積回路装置には内部回路１と低電圧
検出回路２とＡ／Ｄ変換回路３とを備えている。低電圧
検出回路２は内部回路１に供給される電源電圧Ｖccを入
力する。そして、低電圧検出回路２はその電源電圧Ｖcc
と予め定めた検出電圧ＶＤＬとを比較し、その比較結果
に基づいてリセット信号バーＲＥＳを出力する。

【００１０】Ａ／Ｄ変換回路３は電源電圧Ｖccを入力
し、その電源電圧Ｖccをアナログ−ディジタル変換す
る。そして、電源電圧Ｖccを徐々に低下させ、Ａ／Ｄ変
換回路３の変換を低電圧検出回路２の出力するリセット
信号バーＲＥＳのレベルに基づいて行う。

【００１１】

【作用】従って、本発明によれば、電源電圧Ｖccをアナ
ログ−ディジタル変換するＡ／Ｄ変換回路３の変換をリ
セット信号バーＲＥＳにより行うようにした。その結
果、低電圧検出回路２が出力するリセット信号バーＲＥ
Ｓのレベルが切り換わるときの電源電圧、即ち、検出電
圧が容易にかつ正確に検出することができ、その検査時
間を短縮することができる。

【００１２】

【実施例】

（第一実施例）以下、本発明を具体化した第一実施例を
図２，図３に従って説明する。

【００１３】図２は、半導体集積回路装置を示す一部ブ
ロック回路図である。半導体集積回路装置１０には低電
圧検出回路１１と選択回路１２とＡ／Ｄコンバータ１３
とＣＰＵ１４とが設けられている。

【００１４】低電圧検出回路１１の入力端子には外部端
子１５が接続されている。外部端子１５には図示しない
テスト装置が接続されている。テスト装置は低電圧検出
回路の検査を行うために接続され、設定により任意の電
圧を出力することができるようになっている。

【００１５】尚、本実施例ではテスト装置は５ボルトか
ら０ボルトの間の任意の電圧を出力することが可能であ
る。また、テスト装置は出力電圧を徐々に低下させるこ
とが可能であって、その出力電圧をテスト電圧ＶＴとし
て外部端子１５を介して低電圧検出回路１１に印加する
ようになっている。また、通常の使用において、外部端
子１５は高電位側電源Ｖccに接続され、電源電圧Ｖccが
外部端子１５を介して低電圧検出回路１１に印加される
ようになっている。

【００１６】低電圧検出回路１１の出力端子は選択回路
１２に接続されている。低電圧検出回路１１には予め検
出電圧ＶＤＬが設定されている。低電圧検出回路１１は
テスト電圧ＶＴを入力し、テスト電圧ＶＴと検出電圧Ｖ
ＤＬとを比較する。その比較結果に基づいて、低電圧検
出回路１１はリセット信号バーＲＥＳのレベルを変更し
て出力するようになっている。即ち、テスト電圧ＶＴが
検出電圧ＶＤＬより高い場合、低電圧検出回路１１はＬ
レベルのリセット信号バーＲＥＳを選択回路１２に出力
する。一方、テスト電圧ＶＴが検出電圧ＶＤＬ以下の場
合、図３に示すように低電圧検出回路１１はＨレベルの
リセット信号バーＲＥＳを選択回路１２に出力する。

【００１７】そして、通常の使用において、低電圧検出
回路１１は電源電圧Ｖccを入力し、電源電圧Ｖccと検出
電圧ＶＤＬとを比較する。そして、低電圧検出回路１１
は電源電圧Ｖccが検出電圧ＶＤＬより高い場合にはＬレ
ベルのリセット信号バーＲＥＳを出力し、電源電圧Ｖcc
が検出電圧ＶＤＬ以下の場合にはＨレベルのリセット信
号バーＲＥＳを出力する。

【００１８】選択回路１２には２つの入力端子が設けら
れ、その一方の入力端子に前記リセット信号バーＲＥＳ
を入力し、他方の入力端子には外部端子１６が接続さ
れ、外部端子１６を介して変換開始信号ＡＤＳＴを入力
するようになっている。選択回路１２には２つの出力端
子が設けられ、一方の出力端子はＣＰＵ１４のリセット
端子ＲＳＴに接続され、他方の出力端子はＡ／Ｄコンバ
ータ１３の外部起動入力ＥＸＴに接続されている。

【００１９】また、選択回路１２はＣＰＵ１４の出力端
子１７に接続されている。選択回路１２はＣＰＵ１４か
ら出力される切換信号Ｃ０を入力し、切換信号Ｃ０に基
づいて入力端子と出力端子を切換接続するようになって
いる。即ち、切換信号Ｃ０が「０」の場合、選択回路１
２はリセット信号バーＲＥＳをＣＰＵ１４のリセット端
子ＲＳＴに入力させ、変換開始信号ＡＤＳＴをＡ／Ｄコ
ンバータ１３の外部起動入力ＥＸＴに入力させる。一
方、切換信号Ｃ０が「１」の場合、選択回路１２はリセ
ット信号バーＲＥＳをＡ／Ｄコンバータ１３の外部起動
入力ＥＸＴに入力させる。

【００２０】Ａ／Ｄコンバータ１３には８つの入力チャ
ネルＡＮ０〜ＡＮ７が設けられている。入力チャネルＡ
Ｎ０には前記外部端子１５が接続され、テスト電圧ＶＴ
を入力する。他の入力チャネルＡＮ１〜ＡＮ７には温度
センサや重量センサ等のセンサが接続され、温度や重量
に応じた電圧を入力するようになっている。

【００２１】また、Ａ／Ｄコンバータ１３にはＣＰＵ１
４が接続されている。Ａ／Ｄコンバータ１３はＣＰＵ１
４からセレクト信号Ｓ０を入力すると、そのセレクト信
号Ｓ０に基づいて８つの入力チャネルＡＮ０〜ＡＮ７の
うち１つを選択する。Ａ／Ｄコンバータ１３は内部起動
又は外部起動入力ＥＸＴに入力する変換開始信号ＡＤＳ
Ｔの立ち上がりに基づいてＡ／Ｄ変換を起動し、選択し
た入力チャネルから入力した電圧を所定のビット数のデ
ィジタルデータに変換する。そして、Ａ／Ｄコンバータ
１３は変換したディジタルデータを内部のラッチ回路
（図示せず）に記憶するようになっている。

【００２２】ＣＰＵ１４にはリードオンリイメモリ（Ｒ
ＯＭ）１８とランダムアクセスメモリ（ＲＡＭ）１９と
が内蔵されている。ＲＯＭ１８には半導体集積回路装置
１０を動作させる動作プログラムと、低電圧検出回路１
１の検査を行う検査プログラムとが記憶されている。Ｒ
ＡＭ１９には両プログラムに基づいてＣＰＵ１４の演算
結果が一時的に記憶されている。

【００２３】また、ＣＰＵ１４には検査開始信号ＳＴが
入力され、その検査開始信号ＳＴに基づいてＣＰＵ１４
は、例えば検査開始信号ＳＴが「０」のときには動作プ
ログラムを実行し、「１」のときには検査プログラムを
実行するようになっている。そして、検査プログラムに
おいてＣＰＵ１４は、セレクト信号Ｓ０を出力してＡ／
Ｄコンバータ１３の入力チャネルＡＮ０を選択する。ま
た、検査プログラムにおいてＣＰＵ１４は切換信号Ｃ０
を出力して選択回路１２を切換制御し、低電圧検出回路
１１から出力されるリセット信号バーＲＥＳをＡ／Ｄコ
ンバータ１３の外部起動入力ＥＸＴに入力させるように
なっている。従って、Ａ／Ｄコンバータ１３はリセット
信号バーＲＥＳの立ち上がりによりＡ／Ｄ変換を起動
し、入力チャネルＡＮ０に入力したテスト電圧ＶＴをＡ
／Ｄ変換する。

【００２４】次に上記のように構成された半導体集積回
路装置の作用を説明する。先ず、テスト電圧ＶＴを５ボ
ルトになるようにテスト装置を設定し、そのテスト電圧
ＶＴを入力端子１５を介して低電圧検出回路１１とＡ／
Ｄコンバータ１３に印加させる。そして、検査開始信号
ＳＴを「１」にしてＣＰＵ１４に入力させる。

【００２５】ＣＰＵ１４は「１」の検査開始信号ＳＴを
入力すると、ＲＯＭ１８に記憶された検査プログラムを
読み込み、低電圧検出回路１１の検査を行う。即ち、Ｃ
ＰＵ１４はセレクト信号Ｓ０をＡ／Ｄコンバータ１３に
出力し、入力チャネルＡＮ０を選択して電源電圧Ｖccを
Ａ／Ｄコンバータ１３に入力させる。又、ＣＰＵ１４は
選択信号Ｃ０を選択回路１２に出力し、低電圧検出回路
１１から出力されるリセット信号バーＲＥＳをＡ／Ｄコ
ンバータ１３の外部起動入力ＥＸＴに入力させる。

【００２６】次に、テスト装置を制御し、テスト電圧Ｖ
Ｔを５ボルトから徐々に低下させる。このとき、低電圧
検出回路１１は入力したテスト電圧ＶＴと検出電圧ＶＤ
Ｌとを比較する。そして、テスト電圧ＶＴが検出電圧Ｖ
ＤＬ以下になると、図３に示すように低電圧検出回路１
１はＬレベルからＨレベルのリセット信号バーＲＥＳを
出力する。

【００２７】Ａ／Ｄコンバータ１３はリセット信号バー
ＲＥＳがＨレベルになると、Ａ／Ｄ変換を起動し、その
時に入力したテスト電圧ＶＴを変換する。そして、Ａ／
Ｄコンバータ１３は変換したデータをラッチする。ＣＰ
Ｕ１４は変換終了後にＡ／Ｄコンバータ１３にラッチさ
れたディジタルデータＤｉを入力し、ＲＡＭ１９に記憶
する。

【００２８】このディジタルデータＤｉは低電圧検出回
路１１に入力されたテスト電圧ＶＴによりリセット信号
バーＲＥＳがＬレベルからＨレベルに変更された実際の
検出電圧ＶＤＬに対応している。従って、このディジタ
ルデータＤｉをＲＡＭ１９から読み出すことにより低電
圧検出回路１１の実際の検出電圧ＶＤＬを知ることがで
きる。

【００２９】このように、本実施例では、Ａ／Ｄコンバ
ータ１３を設け、その入力チャネルＡＮ０に低電圧検出
回路１１に入力するテスト電圧ＶＴを入力する。一方、
低電圧検出回路１１から出力されるリセット信号バーＲ
ＥＳを選択回路１２を介してＡ／Ｄコンバータ１３の外
部起動入力ＥＸＴに入力する。そして、テスト電圧ＶＴ
を徐々に低下させ、リセット信号バーＲＥＳの立ち上が
りによりＡ／Ｄ変換を起動させるようにした。

【００３０】その結果、リセット信号バーＲＥＳの立ち
上がり、即ち、テスト電圧ＶＴの低下を低電圧検出回路
１１により検出したときのそのテスト電圧ＶＴを検出す
ることができる。従って、検出回数が１回で済み、容易
に検査を行うことができる。また、実際の検出電圧ＶＤ
Ｌをディジタル化したディジタルデータＤｉがＲＡＭ１
９に記憶されるので、正確に検査を行うことができる。
また、テスト電圧ＶＴを一度低下させるだけで検査を行
うことができるので、検査時間を短縮することができ
る。

【００３１】また、検査結果を通常動作に使用するＡ／
Ｄコンバータ１３を用いた。従って、検査のためだけの
Ａ／Ｄコンバータを用いない分だけ半導体集積回路装置
の小型化が図れる。 （第二実施例）以下、本発明を具体化した第二実施例を
図４に従って説明する。

【００３２】図４は、半導体集積回路装置を示すブロッ
ク回路図である。半導体集積回路装置２０には低電圧検
出回路２１とＡ／Ｄコンバータ２２とＣＰＵ２３が設け
られている。

【００３３】低電圧検出回路２１には入力端子３１，３
２、出力端子３３〜３５、分圧抵抗３６、定電圧源３７
及びコンパレータ３８が設けられている。低電圧検出回
路２１の入力端子３１は高電位側電源Ｖccに接続され、
入力端子３２は低電位側電源Ｖss（高電位側電源Ｖccに
対して低電圧であって、本実施例ではグランド）に接続
されている。

【００３４】両入力端子３１，３２間には分圧抵抗３６
が接続されている。分圧抵抗３６は抵抗Ｒ１と抵抗Ｒ２
とにより構成されている。抵抗Ｒ１，Ｒ２は予め定めた
抵抗値に形成され、高電位側電源Ｖccと低電位側電源Ｖ
ss間の電圧（本実施例では電源電圧Ｖcc）を分圧してい
る。従って、ノードＡの電圧は電源電圧Ｖccの変動に応
じて変動する。そして、このノードＡの電圧はコンパレ
ータ３８の反転入力端子に入力される。

【００３５】コンパレータ３８の非反転入力端子には定
電圧源３７が接続されている。定電圧源３７はコンパレ
ータ３８と定電圧源３７との間のノードＢの電圧が検出
電圧ＶＤＬとなるように予め設定され、電源電圧Ｖccが
変動しても一定の検出電圧ＶＤＬを出力するようになっ
ている。

【００３６】また、コンパレータ３８には出力端子３３
が接続されている。そして、コンパレータ３８は入力し
た電源電圧Ｖccを分圧したノードＡの電圧とノードＢの
検出電圧ＶＤＬとを比較する。そして、コンパレータ３
８はノードＡの電圧がノードＢの検出電圧ＶＤＬより高
い場合にはＬレベルのリセット信号バーＲＥＳを、ノー
ドＡの電圧がノードＢの検出電圧ＶＤＬより低い場合に
はＨレベルのリセット信号バーＲＥＳを出力する。

【００３７】ノードＡには出力端子３４が接続され、ノ
ードＢには出力端子３５が接続されている。両出力端子
３４，３５はＡ／Ｄコンバータ２２に接続されている。
Ａ／Ｄコンバータ２２は複数のアナログ入力端子（本実
施例では２入力）ＡＮ１，ＡＮ２と、ディジタル出力端
子Ｄ_OUT を備えている。アナログ入力端子ＡＮ１は低電
圧検出回路２１の出力端子３４に接続され、出力端子３
４を介してノードＡの電圧を入力する。また、アナログ
入力端子ＡＮ２は低電圧検出回路２１の出力端子３５に
接続され、出力端子３５を介してノードＢの検出電圧Ｖ
ＤＬを入力するようになっている。

【００３８】Ａ／Ｄコンバータ２２のディジタル出力端
子Ｄ_OUT はＣＰＵ２３に接続され、Ａ／Ｄ変換したディ
ジタルデータＤｉがＣＰＵ２３により読み出される。ま
た、Ａ／Ｄコンバータ２２はＣＰＵ２３から入力切替信
号Ｃ０を入力するようになっている。そして、Ａ／Ｄコ
ンバータ２２は入力切替信号Ｃ０に基づいてアナログ入
力端子ＡＮ１，ＡＮ２の何れか一方を選択し、その選択
したアナログ入力端子ＡＮ１，ＡＮ２に入力した信号を
アナログ−ディジタル変換する。

【００３９】即ち、入力切替信号Ｃ０がＬレベルのとき
入力チャネルはアナログ入力端子ＡＮ１に切り換えら
れ、入力切替信号Ｃ０がＨレベルのとき入力チャネルは
アナログ入力端子ＡＮ２に切り換えられる。そして、変
換したデータを内部のラッチ回路（図示せず）に記憶す
るとともに、ディジタル出力端子Ｄ_OUT を介してＣＰＵ
２３により変換したディジタルデータＤｉが読み出され
るようになっている。

【００４０】従って、ＣＰＵ２３はＡ／Ｄコンバータ２
２を介して低電圧検出回路２１のノードＡの分圧電圧と
ノードＢの検出電圧ＶＤＬとをアナログ−ディジタル変
換したディジタルデータＤｉをそれぞれ入力することが
できる。

【００４１】また、ＣＰＵ２３は検査開始信号ＳＴを入
力するようになっている。ＣＰＵ２３が検査開始信号Ｓ
Ｔを入力すると、入力切替信号Ｃ０を出力してＡ／Ｄコ
ンバータ２２のアナログ入力端子ＡＮ１，ＡＮ２を切換
え、Ａ／Ｄ変換されたノードＡの分圧電圧とノードＢの
検出電圧ＶＤＬとを入力する。

【００４２】そして、ＣＰＵ２３は入力したノードＡの
分圧電圧とノードＢの検出電圧ＶＤＬとを比較する。即
ち、ノードＡの分圧電圧は電源電圧Ｖccを分圧した電圧
である。電源電圧Ｖccを５ボルトにして低電圧検出回路
２１に印加すると、その電源電圧Ｖccに対応する電圧、
即ち、分圧抵抗３６の抵抗Ｒ１と抵抗Ｒ２との比を求め
ることができる。従って、コンパレータ３８の出力がＬ
レベルに変化する電圧、即ち、ノードＡの分圧電圧がノ
ードＢの検出電圧ＶＤＬと等しくなるときの電源電圧Ｖ
ccを逆に求めることができる。そして、この求めた電圧
が低電圧検出回路２１の実際の検出電圧ＶＤＬとなる。

【００４３】そして、ＣＰＵ２３はその比較結果を内蔵
したランダムアクセスメモリ（ＲＡＭ）３９に記憶す
る。次に、上記のように構成された半導体集積回路装置
の作用を説明する。

【００４４】ＣＰＵ２３は検査開始信号ＳＴを入力する
と、入力切替信号Ｃ０をＬレベルにしてＡ／Ｄコンバー
タ２２に出力し、Ａ／Ｄコンバータ２２の入力チャネル
をアナログ入力端子ＡＮ１に切り換える。このとき、電
源電圧Ｖccを５ボルトに設定しておく。

【００４５】すると、Ａ／Ｄコンバータ２２はノードＡ
の分圧電圧をアナログ入力端子ＡＮ１を介して入力して
Ａ／Ｄ変換する。そして、Ａ／Ｄコンバータ２２は変換
したデータをラッチするとともに、ＣＰＵ２３に出力す
る。ＣＰＵ２３は変換後のデータを入力すると、ＲＡＭ
３９に記憶する。

【００４６】次に、ＣＰＵ２３は入力切替信号Ｃ０をＨ
レベルにしてＡ／Ｄコンバータ２２に出力し、Ａ／Ｄコ
ンバータ２２の入力チャネルをアナログ入力端子ＡＮ２
に切り換える。すると、Ａ／Ｄコンバータ２２は検出電
圧ＶＤＬをアナログ入力端子ＡＮ２を介して入力してＡ
／Ｄ変換する。そして、Ａ／Ｄコンバータ２２は変換し
たデータをラッチするとともに、ＣＰＵ２３に出力す
る。ＣＰＵ２３は変換後のデータを入力すると、ＲＡＭ
３９に記憶する。

【００４７】次に、ＣＰＵ２３はノードＡの分圧電圧に
より分圧抵抗３６の抵抗Ｒ１と抵抗Ｒ２との比を計算す
る。次に、ＣＰＵ２３は計算した抵抗Ｒ１，Ｒ２の比と
検出電圧ＶＤＬとにより、コンパレータ３８の出力であ
るリセット信号バーＲＥＳがＨレベルに変化するときの
電源電圧Ｖccを計算する。この計算結果の電源電圧Ｖcc
が実際に低電圧検出回路２１により検出される電源電圧
Ｖccの検出電圧ＶＤＬとなる。

【００４８】このように、本実施例では、低電圧検出回
路２１のコンパレータ３８により比較される電源電圧Ｖ
ccを分圧したノードＡの分圧電圧とノードＢの検出電圧
ＶＤＬとを出力端子３４，３５を介してＡ／Ｄコンバー
タ２２に入力してＡ／Ｄ変換する。そして、Ａ／Ｄ変換
後のデータにより分圧抵抗３６の抵抗Ｒ１と抵抗Ｒ２と
の比を求める。この求められた抵抗Ｒ１，Ｒ２の比と検
出電圧ＶＤＬとにより、リセット信号バーＲＥＳがＨレ
ベルに変化するときの電源電圧Ｖcc、即ち、実際に低電
圧検出回路２１により検出される検出電圧ＶＤＬを求め
ることができる。その結果、電源電圧Ｖccを変化させて
実際に低電圧検出回路２１を動作させることなく検出電
圧ＶＤＬを検査することができるので、検出回数が１回
で済み、容易に検査を行うことができる。

【００４９】また、ノードＡの分圧電圧とノードＢの検
出電圧ＶＤＬとがＣＰＵ２３によりＲＡＭ３９に記憶さ
れるので、Ａ／Ｄ変換を繰り返す必要がなく、検査時間
を短縮することができる。 （第三実施例）以下、本発明を具体化した第三実施例を
図５に従って説明する。

【００５０】図５は、半導体集積回路装置を示すブロッ
ク回路図である。半導体集積回路装置４０には低電圧検
出回路４１とＤ／Ａコンバータ４２とＣＰＵ４３とを備
えている。低電圧検出回路４１にはトランスミッション
ゲート４４が接続され、そのトランスミッションゲート
４４を介して電源電圧Ｖccを入力する。そして、低電圧
検出回路４１は電源電圧Ｖccの低下を検出し、その検出
結果に基づいたリセット信号バーＲＥＳを出力するよう
になっている。

【００５１】低電圧検出回路４１の出力端子は切換回路
４５を介してＣＰＵ４３のリセット端子ＲＳＴに接続さ
れるとともに割り込み端子ＩＮＴに接続されている。Ｃ
ＰＵ４３は切換回路４５によりリセット信号バーＲＥＳ
をリセット端子ＲＳＴ又は割り込み端子ＩＮＴの何れか
一方に入力するようになっている。

【００５２】ＣＰＵ４３には検査開始信号ＳＴが入力さ
れる。ＣＰＵ４３には記憶装置としてＲＯＭ４６及びＲ
ＡＭ４７が内蔵されている。また、ＣＰＵ４３にはＤ／
Ａコンバータ４２が接続されている。ＲＯＭ４６には半
導体集積回路装置４０を制御するＣＰＵ４３の動作プロ
グラムと、低電圧検出回路４１を検査する検査プログラ
ムとが記憶されている。通常では、ＣＰＵ４３は電源電
圧Ｖccを入力し、ＲＯＭ４６に記憶された動作プログラ
ムに基づい動作をする。一方、ＣＰＵ４３は検査開始信
号ＳＴを入力すると、ＲＯＭ４６に記憶された検査プロ
グラムに基づいてディジタルデータＤｏをＤ／Ａコンバ
ータ４２に出力するようになっている。

【００５３】Ｄ／Ａコンバータ４２の出力端子はトラン
スミッションゲート４８を介して低電圧検出回路４１の
入力に接続されている。Ｄ／Ａコンバータ４２は所定の
ビット数のディジタルデータＤｏを入力し、そのディジ
タルデータＤｏに基づいたアナログ出力Ａ_OUT （例えば
０ボルトから５ボルト）を低電圧検出回路４１に出力す
るようになっている。即ち、低電圧検出回路４１はトラ
ンスミッションゲート４４を介して電源電圧Ｖccを入力
し、トランスミッションゲート４８を介してＤ／Ａコン
バータ４２のアナログ出力Ａ_OUT を入力するようになっ
ている。

【００５４】トランスミッションゲート４４，４８は前
記ＣＰＵ４３によりそのオン・オフを制御されるように
なっている。即ち、トランスミッションゲート４４を構
成するＮチャネルＭＯＳトランジスタのゲート端子には
ＣＰＵ４３から出力される切換信号Ｃ１が入力され、Ｐ
チャネルＭＯＳトランジスタのゲート端子にはインバー
タ回路４９を介して切換信号Ｃ１が入力される。一方、
トランスミッションゲート４８を構成するＮチャネルＭ
ＯＳトランジスタのゲート端子にはインバータ回路４９
を介した切換信号Ｃ１が入力され、ＰチャネルＭＯＳト
ランジスタのゲート端子には切換信号Ｃ１が直接入力さ
れる。また、ＣＰＵ４３の切換信号Ｃ１は前記切換回路
４５に入力される。

【００５５】切換信号Ｃ１は前記した検査開始信号ＳＴ
に基づいて出力される。即ち、通常の動作では、ＣＰＵ
４３は切換信号Ｃ１を出力し、リセット端子ＲＳＴに低
電圧検出回路４１のリセット信号バーＲＥＳを入力する
ように切換回路４５を設定する。また、ＣＰＵ４３は低
電圧検出回路４１に電源電圧Ｖccが入力され、Ｄ／Ａコ
ンバータ４２のアナログ出力が入力されないようにトラ
ンスミッションゲート４４，４８を設定する。このと
き、低電圧検出回路４１は電源電圧Ｖccと検出電圧ＶＤ
Ｌとを比較し、その比較結果に基づいてリセット信号バ
ーＲＥＳを出力する。

【００５６】一方、検査を開始すると、ＣＰＵ４３は切
換信号Ｃ１を出力し、割り込み端子ＩＮＴに低電圧検出
回路４１のリセット信号バーＲＥＳを入力するように切
換回路４５を設定する。また、ＣＰＵ４３は低電圧検出
回路４１にＤ／Ａコンバータ４２のアナログ出力Ａ_OUT
が入力され、電源電圧Ｖccが入力されないようにトラン
スミッションゲート４４，４８を設定する。このとき、
低電圧検出回路４１はアナログ出力Ａ_OUT と検出電圧Ｖ
ＤＬとを比較し、その比較結果に基づいてリセット信号
バーＲＥＳを出力する。

【００５７】即ち、通常動作では、低電圧検出回路４１
はその入力端子に電源電圧Ｖccを入力し、その電源電圧
Ｖccに基づいてＣＰＵ４３のリセット端子ＲＳＴにリセ
ット信号バーＲＥＳを出力する。一方、検査動作では、
低電圧検出回路４１はその入力端子にＤ／Ａコンバータ
４２のアナログ出力Ａ_OUT を入力し、そのアナログ出力
Ａ_OUT に基づいてＣＰＵ４３の割り込み端子ＩＮＴにリ
セット信号バーＲＥＳを出力するようになっている。
次に上記のように構成された半導体集積回路装置の作用
を説明する。

【００５８】通常動作において、ＣＰＵ４３は切換信号
Ｃ１を出力してトランスミッションゲート４４，４８を
オン・オフ制御し、低電圧検出回路４１に電源電圧Ｖcc
を入力させる。また、ＣＰＵ４３は選択回路１２を制御
し、低電圧検出回路４１から出力されるリセット信号バ
ーＲＥＳをリセット端子ＲＳＴに入力する。

【００５９】低電圧検出回路４１は電源電圧Ｖccの電圧
を監視する。そして、低電圧検出回路４１は電源電圧Ｖ
ccが検出電圧ＶＤＬより低下したのを検出すると、Ｈレ
ベルのリセット信号バーＲＥＳを出力する。ＣＰＵ４３
はリセット端子ＲＳＴからＨレベルのリセット信号バー
ＲＥＳを入力すると、動作を中断して初期化する。

【００６０】一方、ＣＰＵ４３は検査開始信号ＳＴを入
力すると、切換信号Ｃ１を出力してトランスミッション
ゲート４４，４８をオン・オフ制御し、低電圧検出回路
４１にＤ／Ａコンバータ４２から出力されるアナログ出
力Ａ_OUT を印加させる。また、ＣＰＵ４３は選択回路１
２を制御し、低電圧検出回路４１のリセット信号バーＲ
ＥＳを割り込み端子ＩＮＴに入力する。

【００６１】次に、ＣＰＵ４３はＲＯＭ４６に記憶され
た検査プログラムに基づいてディジタルデータＤｏをＤ
／Ａコンバータ４２に出力しアナログ出力Ａ_OUT の電圧
を５ボルトから徐々に低下させる。低電圧検出回路４１
はアナログ出力Ａ_OUT の電圧と検出電圧ＶＤＬとを比較
する。そして、アナログ出力Ａ_OUT の電圧が検出電圧Ｖ
ＤＬより低くなると、低電圧検出回路４１はＨレベルの
リセット信号バーＲＥＳを出力する。

【００６２】ＣＰＵ４３は割り込み端子ＩＮＴからＨレ
ベルのリセット信号バーＲＥＳを入力すると、そのリセ
ット信号バーＲＥＳを入力する直前にＤ／Ａコンバータ
４２に出力したディジタルデータＤｏをＲＡＭ４７に記
憶し、検査を終了する。このＲＡＭ４７に記憶されたデ
ィジタルデータＤｏが実際に低電圧検出回路４１がリセ
ット信号バーＲＥＳのレベルを変更するときの検出電圧
ＶＤＬに対応している。従って、検査開始信号ＳＴをＣ
ＰＵ４３に入力し、ＲＡＭ４７に記憶されたディジタル
データＤｏを読み出すことにより、低電圧検出回路４１
の実際の検出電圧ＶＤＬを検出することができる。

【００６３】このように、本実施例では、低電圧検出回
路４１の入力端子にＤ／Ａコンバータ４２を接続し、電
源電圧Ｖccと切り換えてＤ／Ａコンバータ４２のアナロ
グ出力Ａ_OUT を入力させる。ＣＰＵ４３はＤ／Ａコンバ
ータ４２にディジタルデータＤｏを出力してアナログ出
力Ａ_OUT の電圧を５ボルトから徐々に低下させる。低電
圧検出回路４１はアナログ出力Ａ_OUT に基づいてリセッ
ト信号バーＲＥＳのレベルを変更する。そして、リセッ
ト信号バーＲＥＳがＨレベルになったときにＣＰＵ４３
が出力したディジタルデータＤｏを実際の検出電圧ＶＤ
Ｌに対応するデータとしてＲＡＭ４７に記憶させるよう
にした。

【００６４】その結果、電源電圧Ｖccを変更することな
く低電圧検出回路４１の実際の検出電圧ＶＤＬを検出す
ることができるので、容易に検査を行うことができる。
また、Ｄ／Ａコンバータ４２のアナログ出力Ａ_OUT を徐
々に低下させ、リセット信号バーＲＥＳがＨレベルに変
化したときのディジタルデータＤｏを記憶するので、実
際の検出電圧ＶＤＬを正確に検出することができる。

【００６５】尚、本発明は上記各実施例の他に以下の態
様で実施するようにしてもよい。 （１）第一実施例において、８チャネルのＡ／Ｄコンバ
ータ１３以外の入力を有するＡ／Ｄコンバータ、例えば
１チャネル等のＡ／Ｄコンバータ用いて実施する。

【００６６】また、８チャネルのＡ／Ｄコンバータ１３
の代わりに８チャネルのマルチプレクサと１チャネルの
Ａ／Ｄコンバータを組み合わせて実施する。 （２）第三実施例において、Ｄ／Ａコンバータ４２の代
わりにＤ／Ａコンバータを内蔵するＡ／Ｄコンバータを
備え、そのＤ／Ａコンバータを利用し低電圧検出回路４
１の検出電圧ＶＤＬの検出を行う。

【００６７】（３）上記各実施例においてＲＯＭ又はＲ
ＡＭを外部に接続したＣＰＵにて実施する。

【００６８】

【発明の効果】以上詳述したように、本発明によれば、
低電圧検出回路の検出電圧を短時間でかつ正確に評価す
ることができる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第一実施例の半導体集積回路装置を説
明するブロック回路図である。

【図３】第一実施例の動作を説明するタイミングチャー
トである。

【図４】第二実施例の半導体集積回路装置を説明するブ
ロック回路図である。

【図５】第三実施例の半導体集積回路装置を説明するブ
ロック回路図である。

【図６】低電圧検出回路の動作を説明する波形図であ
る。

【図７】従来の半導体集積回路装置を説明するブロック
回路図である。

【符号の説明】

１ 内部回路 ２ 低電圧検出回路 ３ Ａ／Ｄ変換回路 Ｖcc 電源電圧 ＶＤＬ 検出電圧 バーＲＥＳ リセット信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 内部回路（１）に供給される電源電圧
   （Ｖcc）を入力し、該電源電圧（Ｖcc）と予め定めた検
   出電圧（ＶＤＬ）とを比較し、その比較結果に基づいて
   リセット信号（バーＲＥＳ）を出力する低電圧検出回路
   （２）を備えた半導体集積回路装置において、 前記電源電圧（Ｖcc）を入力し、該電源電圧（Ｖcc）を
   アナログ−ディジタル変換し、その変換結果（Ｄｉ）を
   記憶するＡ／Ｄ変換回路（３）を備え、前記電源電圧
   （Ｖcc）を徐々に低下させ、その時の低電圧検出回路
   （２）からの前記リセット信号（バーＲＥＳ）に応答し
   て該Ａ／Ｄ変換回路（３）の変換動作をさせるようにし
   たことを特徴とする半導体集積回路装置。
2. 【請求項２】 内部回路（１）に供給される電源電圧
   （Ｖcc）を入力し、該電源電圧（Ｖcc）と予め定めた検
   出電圧（ＶＤＬ）とを比較し、その比較結果に基づいて
   リセット信号（バーＲＥＳ）を出力する低電圧検出回路
   （２）を備えた半導体集積回路装置において、 前記低電圧検出回路（２）は、 前記電源電圧（Ｖcc）を分圧した分圧電圧を出力する分
   圧抵抗（３６）と、 前記検出電圧（ＶＤＬ）を出力する定電圧源（３７）
   と、 前記分圧抵抗（３６）から出力される電圧と前記定電圧
   源（３７）により出力される検出電圧（ＶＤＬ）とを比
   較し、その比較結果に基づいて前記リセット信号（バー
   ＲＥＳ）を出力するコンパレータ（３８）とを備え、 前記分圧抵抗（３６）の分圧電圧と前記定電圧源（３
   ７）の検出電圧（ＶＤＬ）とを入力し、両電圧を切り換
   えてＡ／Ｄ変換するＡ／Ｄ変換回路（２２）を備えたこ
   とを特徴とする半導体集積回路装置。
3. 【請求項３】 内部回路（１）に供給される電源電圧
   （Ｖcc）を入力し、該電源電圧（Ｖcc）と予め定めた検
   出電圧（ＶＤＬ）とを比較し、その比較結果に基づいて
   リセット信号（バーＲＥＳ）を出力する低電圧検出回路
   （２）を備えた半導体集積回路装置において、 前記低電圧検出回路（２）に対して前記電源電圧（Ｖc
   c）と切換接続され、入力データ（Ｄｏ）をディジタル
   −アナログ変換し、その変換した電圧を前記低電圧検出
   回路（２）に出力するＤ／Ａ変換回路（４２）を備えた
   ことを特徴とする半導体集積回路装置。