JPH07192073A - プログラマブル・デバイス及びプログラマブル・デバイスを使用した装置 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェアの変更なしに、アナログ、デジ
タルを問わず任意の入出力関数を実現できるプログラマ
ブル・デバイスを提供すること。また、入力信号と出力
信号の組み合わせさえ与えれば、設計者が回路を設計す
ることなく所望の入出力特性を持ったデバイスを構成で
きる装置を提供すること。 【構成】 ハードウェアを変更せずにその入出力信号間
の関数を変更することができるプログラマブル・デバイ
ス１０１であって、階層型ニューラルネットワーク１０
３と、荷重データを格納するための書き換え可能な荷重
メモリー１０２とを、同一チップ上に搭載している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ハードウェアを変更せ
ずにその入出力信号間の関数を変更することができるプ
ログラマブル・デバイス及びこのプログラマブル・デバ
イスを使用した装置に関する。

【０００２】

【従来の技術】任意の論理回路を構成できるデバイスと
してＰＬＤ（ＰｒｏｇｒａｍｍｂｌｅＬｏｇｉｃ Ｄｅ
ｖｉｃｅ）と呼ばれるＩＣが市販されている。ＰＬＤの
内部には、標準的な論理回路や順序回路などが、未結線
の状態で複数個搭載されている。使用者は、専用のツー
ルを用いて結線情報をＰＬＤに書き込むことによって、
ＰＬＤの内部に所望の回路を構成することができる。

【０００３】また、回路や数式で表すことが困難な複雑
な入出力関数を実現するために、ルックアップテーブル
方式とよばれる方法が使われることがある。これは、一
般には複数の入力信号対をメモリーのアドレス信号に変
換し、それが指すメモリー番地に、人力信号に対応する
出力信号を予め格納しておくという方法である。この方
式を使えば、原理的には任意の入出力関数を得ることが
できる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
ＰＬＤ又はルックアップテーブル方式では以下のような
問題があった。

【０００５】１．ＰＬＤは２値論理すなわちデジタル専
用のデバイスであり、アナログ回路を構成することはで
きない。ＰＬＤに相当するようなプログラマブルなアナ
ログデバイスは現在のところ存在しない。また、ＰＬＤ
で実現できる回路は、内部に搭載されている回路の種類
や数に制限され、必ずしも任意の回路を構成できるもの
ではない。また、当然ながら、デジタルとアナログとを
兼用できるようなプログラマブルなデバイスも存在しな
い。

【０００６】またルックアップテーブル方式では、入出
力信号対は当然離散的なものとなるが、これを緻密にす
るほど、メモリー使用量が急速に増大する。例えば、ｎ
入力１出力の関数をルックアップテーブル方式で実現す
る場合を考えると、各入力信号をＭ分割してテーブル化
するためにはＭⁿ に比例したメモリー容量が必要とな
る。分割数Ｍ、入力信号数ｎの増大とともにいわゆる
「組み合わせの爆発」が起こるため、現実問題として複
雑な入出力関数を精度良く実現することは困難である。

【０００７】２．ＰＬＤに結線情報を書き込む為には、
設計者が予め机上で回路設計をする必要がある。論理回
路の設計の場合、入力信号と出力信号の組み合わせを規
定する真理値表が先に決まる場合が多く、これをさらに
回路に書き落とす作業は設計者にとって大きな負担であ
る。これはアナログ回路の設計についても言え、所望の
人出力特性を持ったアナログ回路を設計するためには、
回路構成や回路定数の決定などに高度な専門知識が要求
され、設計者の大きな負担となっている。

【０００８】そこで本発明は、 １．ハードウェアの変更なしに、アナログ、デジタルを
問わず任意の入出力関悌を実現できるプログラマブル・
デバイスを提供すること。

【０００９】２．入力信号と出力信号の組み台わせさえ
与えれば、設計者が回路を設計することなく、所望の入
出力関数を上記プログラマブル・デバイス上に実現でき
るような装置を提供すること。

【００１０】を目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載の発明
は、ハードウェアを変更せずにその入出力信号間の関数
を変更することができるプログラマブル・デバイスであ
って、階層型ニューラルネットワークと、荷重データを
格納するための書き換え可能な荷重メモリーとを、同一
チップ上に搭載したことを特徴とする。

【００１２】請求項２に記載の発明は、請求項１に記載
のプログラマブル・デバイスと、複数組の荷重データを
格納した荷重ライブラリーメモリーとから構成されるこ
とを特徴とする。

【００１３】請求項３に記載の発明は、請求項１に記載
のプログラマブル・デバイスと、与えられた入出力信号
対をニューラルネットワークに学習させ学習後の荷重を
前記荷重メモリーに格納する手段とから構成されること
を特徴とする。

【００１４】請求項４に記載の発明は、請求項２に記載
の装置と、与えられた入出力信号対をニューラルネット
ワークに学習させ学習後の荷重を前記荷重メモリーまた
は前記荷重ライブラリーメモリーに格納する手段とから
構成されることを特徴とする。

【００１５】

【作用】まず、本発明の中心となるニューラルネットワ
ークの関数近似能力について説明する。

【００１６】図５〜図９は、ニューラルネットワークの
関数近似能力を説明するために行ったコンピュータシミ
ュレーションの結果である。使ったネットワークは、図
１０に示すような３層の階層型ネットワークであり、入
力層、中間層、出力層のユニット数は、各々４、２０、
４である。また、人力層と中間層には、それぞれ１個づ
つバイアスユニットを設けている。学習アルゴリズムに
はバックプロパゲーションを使った。

【００１７】図５は、ネットワークに２値論理関数を学
習させたものである。学習後のネットワークに信号Ｘ
１，Ｘ２を入力したときの出力Ｙ１を示している。同図
（ａ）はＯＲ、同図（ｂ）はＡＮＤ、同図（ｃ）はＥＯ
Ｒを示す。また、参考の為に出力の理想値も示してい
る。学習後のネットワークが２値論理演算器の機能を獲
得していることがわかる。

【００１８】図６は、Ｄ／Ａ変換の機能をネットワーク
に実現させたものである。４ビットの人力信号Ｘ１，Ｘ
２，Ｘ３，Ｘ４に対して出力信号Ｙ１が０．０から１．
５の間で段階的に変化するように学習させた。理想値と
比較しても、ほぼ正確にＤ／Ａ変換器として機能してい
ることがわかる。

【００１９】図７は、逆にＡ／Ｄ変換の機能をネットワ
ークに実現させたものである。０．０から１．５の間で
設階的に変化する入力信号Ｘ１を４ビットの出力信号Ｙ
１，Ｙ２，Ｙ３，Ｙ４に変換している。理想値と比較し
ても、ほぼ正確にＡ／Ｄ変換器として機能していること
がわかる。

【００２０】図８は、四則演算を学習させた結果であ
る。入力信号Ｘ１，Ｘ２に対する出力Ｙ１を３次元的に
表示している。除算の場合に若干の誤差を生じている
が、その他はほぼ理想値に近い出力を得ている。

【００２１】図９は、波形変換機能をネットワークに実
現したものである。横軸に入力信号Ｘ１、縦軸に出力信
号Ｙ１をとり、ネットワークの入出力特性をプロットし
ている。つまり、入力Ｘに線形に比例する信号（たとえ
ば、鋸歯状波）を与えると、これが同図に示すような波
形に変換されてＹ１に出力されることになる。同図
（ａ）はサイン波、同図（ｂ）は矩形波への変換を実現
したものである。

【００２２】このように、ニューラルネットワークを用
いて、デジタル、アナログを問わず様々な入出力関数を
実現することができる。

【００２３】原理的には、３層以上の階層型ネットワー
クで任意の有界な連続関数を近似することが可能である
（たとえば、Ｆｕｎａｈａｓｈｉ，Ｋ．：“Ｏｎ ｔｈ
ｅＡｐｐｒｏｘｉｍａｔｉｃ Ｒｅａｌｉｚａｔｉｏｎ
ｏｆ Ｃｏｎｔｉｎｕｏｕｓ Ｍａｐｐｉｎｇｓ ｂ
ｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ”，Ｎｅｕｒａｌ
Ｎｅｔｗｏｒｋｓ，Ｖｏｌ．２，ｐｐ１８３−１９２
（１９８９）参照）。

【００２４】上記のようなニューラルネットワークの関
数近似機能をプログラマブル・デバイスに応用すれば、
アナログ、デジタルを問わず任意の入出力関数を実現で
きるデバイスを作ることができる。この際、工学的に重
要な点は、結合荷重の変更だけでネットワークの入出力
関数が変更できるということである。実際、上述した図
５〜図９は全て同一構造のネットワーク（図１０参照）
が実現した異なる入出力特性の例であり、違いは結合荷
重の値だけである。使用していない入力ユニットまたは
出力ユニットは、それにつながっている結合荷重の値を
０に固定する事によって、無効にしている。

【００２５】従って、ネットワークがハードウェア上に
構成されている場台でも、書き換え可能な記憶装置に荷
重を格納できるようにしておけば、結合荷重を変更する
だけで、任意の入出力関数を実現することができる。こ
れが、請求項１に記載の発明に対応している。

【００２６】結合荷重を格納する記憶装置（荷重メモリ
ー）にＲＡＭやレジスターやフラッシュメモリーなど、
低電庄で書き込み可能なデバイスを使えば、オンシステ
ムでの更新が可能となるので、一連の処理のなかで同一
のデバイスに異なる機能を持たせることができ、ハード
ウェアの削減にもつながる。

【００２７】次に、使用するメモリーの容量をルックア
ッブテーブル方式の場合と比較してみる。一例として、
図８（ｃ）に示した乗算器の場台を考えてみる。ルック
アッブテーブル方式の場合、入力信号Ｘ１，Ｘ２を各々
１００分割し出力値を４バイトのデジタル信号でメモリ
ーに格納するならば、必要なメモリー容量は４００００
バイトになる。これに対し、ニューラルネットワークで
は、中間層のニューロン数が４のネットワークによって
任意の精度で乗算器を実現できることが分かっており
（戸田、船橋、臼井：“多層ニューラルネットワークに
よる多項式関数の解析的実現”，１９９０信学秋大，Ａ
−５５，分冊１．５５（１９９０）参照））、この場合
に必要となる荷重メモリーの容量は、荷重一つを４バイ
トで表したとしても計４８バイトにしかならない。

【００２８】一般には、実現する関数の非線形性が増す
ほど、ニューラルネットワークの中間層には多くのユニ
ットが必要となる。一方、ルックアップテーブル方式の
場合も、入力信号の分割数を増やして分解能を上げる必
要がある。使用するメモリ容量の増え方は、前者では中
間層ユニット数に比例し、後者では分割数のｎ乗に比例
する。多くの場台、ニューラルネットワークによる関数
実現の方が、ルックアッブテーブル方式によるものより
も、はるかに少ないメモリー容量でかつ高精度に関数を
近似することができる。

【００２９】また、様々な標準的な入出力関数について
その結合荷重を予め用意しておいて、これをメーカーが
ライブラリーとして提供すれば、設計者の負担はさらに
軽減される。この場合、設計者は、ライブラリーが格納
された記憶装置（荷重ライブラリーメモリー）から所望
の入出力関数を実現する荷重を選んで読み出し、荷重メ
モリーに書き込むだけでよい。従来、回路設計者は、機
能ごとに異なるＩＣを用意したり、回路を設計した上で
ＰＬＤに書き込んだりしたりしていた。これに比べて本
発明の場合には設計者の負担が大幅に軽減される。これ
が請求項２に記載の発明に対応している。

【００３０】なお、荷重を格納するために必要なメモリ
一容量は、例えば図１０のネツトワークの場合、一つの
荷重を４バイトで表したとしても合計７３６バイトにす
ぎず、１．２メガバイトのフロッピーディスクに１５０
０種以上の荷重を格納できる。つまり、安価で豊富なラ
イブラリーを提供することができる。

【００３１】ライブラリーに用意されていない関数を実
現したい場台には、ニューラルネットワークを学習させ
るツールがこれをサポートする。ニューラルネットワー
クの学習に必要な情報は、人力信号と出力信号の組み合
わせであり、それをどのような数式で、あるいはどのよ
うな回路で実現するのかということについて、設計者は
全く考える必要がない。

【００３２】したがって、ニューラルネットワークの学
習を行うツールと、学習後の荷重を荷重メモリーや荷重
ライブラリーメモリーに格納する手段とを提供すれば、
設計者は回路設計をすることなく所望の入出力関数をデ
バイス上に実現することができる。これにより設計者の
負担は大幅に削減される。これが請求項３，４に記載の
発明に対応している。

【００３３】

【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。

【００３４】図１は、本発明のプログラマブル・デバイ
スの実施例を示すブロックである。。同図において、１
０１はハードウェアで構成されたニューラルネットワー
ク１０３と荷重メモリー１０２とを同一チップ上に搭載
したプログラマブル・デバイスである。荷重メモリー１
０２に格納された荷重データはニューラルネットワーク
１０３に与えられる。

【００３５】ニューラルネットワーク１０３は、入力信
号ＩＮ０−ＩＮｎを出力信号ＯＴ０〜ＯＴｍに変換す
る。入出力信号間の関数は、荷重データによって一意に
決まる。

【００３６】荷重メモリー１０２は、書き換え可能なメ
モリーデバイスによって実現されている。たとえばＥＥ
ＰＲＯＭ，ＥＰＲＯＭ，ＲＡＭ，レジスター、フラッシ
ュメモリーなどである。アドレス信号Ａ０〜Ａｋで指定
されるメモリー番地に対して、Ｄ０〜Ｄｒ端子から荷重
を書き込むことかできる。荷重メモリー１０２の内容を
書き換えることによって、チップ１０１の入出力関数を
変更することができる。

【００３７】図２は、図１に示すプログラマブル・デバ
イスを使用した装置の構成例を示すブロック図である。
これは、プログラマブル・デバイス１０１と荷重ライブ
ラリーメモリー２０１とから構成される装置である。

【００３８】荷重ライブラリーメモリー２０１には、ニ
ューラルネットワーク１個分の荷重データ（これを１組
と数える）が複数組格納されている。外部から荷重ライ
ブラリーメモリー２０１に選択信号を与えると、選択さ
れた荷重データ一組が荷重ライブラリーメモリー２０１
から読み出され、プログラマブル・デバイス１０１の荷
重メモリー１０２に書き込まれる。

【００３９】荷重ライブラリーメモリー２０１への選択
信号は、図示しないＣＰＵやスイッチなどによって与え
られる。ＣＰＵから選択信号を与える場合には、ＣＰＵ
側のプログラムによって、プログラマブル・デバイス１
０１の機能変更をスケジューリングすることができる。
つまり、一連の処理の中で、同一のプログラマブル・デ
バイス１０１を全く異なる機能素子として使うことがで
きる。

【００４０】図３は、図１に示すプログラマブル・デバ
イスを使用した装置の他の構成例を示すブロック図であ
る。これは、プログラマブル・デバイス１０１と、ニュ
ーラルネットワーク１０３に学習をさせ学習後の荷重デ
ータを荷重メモリー１０２に格納するための装置３０１
とから構成される装置である。

【００４１】装置３０１は、例えばパソコン、ワークス
テーションなどの汎用プロセッサである。この装置３０
１で所望の入出力関数を実現するネットワークを学習に
よって構築する。学習後の荷重は、メモリーカードやフ
ロッピーなどの着脱可能な記憶媒体や、通信ケーブル等
によって荷重メモリー１０２に格納される。

【００４２】図４は、図１に示すプログラマブル・デバ
イスを使用した装置の更に他の構成例を示すブロック図
である。これは、プログラマブル・デバイス１０１と、
荷重ライブラリーメモリー２０１と、ニューラルネット
ワーク１０３に学習をさせ学習後の荷重データを荷重メ
モリー１０２または荷重ライブラリーメモリ２０１に格
納するための装置３０１とから構成される装置である。

【００４３】装置３０１は、例えばパソコン、ワークス
テーションなどの汎用プロセッサである。この装置３０
１で所望の人出力関数を実現するネットワークを学習に
よって構築する。学習後の荷重は、メモリーカードやフ
ロッピーなどの着脱可能な記憶媒体や、通信ケーブル等
によって荷重ライブラリーメモリー２０１に格納され
る。その他の機能は、図３に示す構成例と同じであるの
で説明を省略する。

【００４４】

【発明の効果】本発明によれば以下の効果を奏する。

【００４５】（１）荷重メモリーを書き換えるだけでハ
ードウェアの変更なしに、アナログ、アジタルを問わず
任意の人出力関数をデバイス上に実現することができ
る。また、一連の処理の中で、同一のデバイスに異なる
機能をもたせることができる。

【００４６】（２）標準的な入出力関数について子め荷
重をライブラリー化しておけば、設計者は所望のものを
遺択するだけでよい。また、安価で豊富なライブラリー
を提供することができる。

【００４７】（３）入力信号と出力信号の組み合わせさ
え与えれば、設計者が回路を設計することなく、所望の
入出力特性を持ったデバイスが構成される。

【図面の簡単な説明】

【図１】 本発明のプログラマブル・デバイスの実施例
を示すブロックである。

【図２】 図１に示すプログラマブル・デバイスを使用
した装置の構成例を示すブロック図である。

【図３】 図１に示すプログラマブル・デバイスを使用
した装置の他の構成例を示すブロック図である。

【図４】 図１に示すプログラマブル・デバイスを使用
した装置の更に他の構成例を示すブロック図である。

【図５】 ２値論理演算器の実現例を示す説明図であ
る。

【図６】 Ｄ／Ａ変換器の実現例を示す説明図である。

【図７】 Ｄ／Ａ変換器の他の実現例を示す説明図であ
る。

【図８】 四則演算器の実現例を示す説明図である。

【図９】 波形変換器の実現例を示す説明図である。

【図１０】 シミュレーションに使ったニューラルネッ
トワークを示す説明図である。

【符号の説明】

１０１…プログラマブル・デバイス、１０２…荷重メモ
リー、１０３…ニューラルネットワーク、２０１…荷重
ライブラリーメモリー、３０１…装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 王 征成 福岡県福岡市博多区東比恵２−９−29 ア ポロ電子工業株式会社福岡ＴＣセンター内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ハードウェアを変更せずにその入出力信
   号間の関数を変更することができるプログラマブル・デ
   バイスであって、 階層型ニューラルネットワークと、荷重データを格納す
   るための書き換え可能な荷重メモリーとを、同一チップ
   上に搭載したことを特徴とするプログラマブル・デバイ
   ス。
2. 【請求項２】 請求項１に記載のプログラマブル・デバ
   イスと、複数組の荷重データを格納した荷重ライブラリ
   ーメモリーとから構成されることを特徴とする装置。
3. 【請求項３】 請求項１に記載のプログラマブル・デバ
   イスと、与えられた入出力信号対をニューラルネットワ
   ークに学習させ学習後の荷重を前記荷重メモリーに格納
   する手段とから構成されることを特徴とする装置。
4. 【請求項４】 請求項２に記載の装置と、与えられた入
   出力信号対をニューラルネットワークに学習させ学習後
   の荷重を前記荷重メモリーまたは前記荷重ライブラリー
   メモリーに格納する手段とから構成されることを特徴と
   する装置。