JPS6029865A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
- Publication number
- JPS6029865A JPS6029865A JP58137528A JP13752883A JPS6029865A JP S6029865 A JPS6029865 A JP S6029865A JP 58137528 A JP58137528 A JP 58137528A JP 13752883 A JP13752883 A JP 13752883A JP S6029865 A JPS6029865 A JP S6029865A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- value
- logical
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理装置に係り、特に計算機処理時間の短
縮に好適な履歴登録による論理シミュレーション方式に
関する。
縮に好適な履歴登録による論理シミュレーション方式に
関する。
情報処理装置の大規模化に伴い、論理シミュレーション
に要する計算機の処理時間も長大となっており、論理シ
ミュレーションの処理速度の向上が要望されている。
に要する計算機の処理時間も長大となっており、論理シ
ミュレーションの処理速度の向上が要望されている。
従来の論理シミュレーション方式による入出力構成の1
例を第1図に示す。同図に8いて、1はシミュレーショ
ン対象論理回路の信号接続状態を記述したゲート論理フ
ァイル(GLF)であり、2はシミュレーション入出力
条件等を記述したシミュレーションデータファイル(S
LlF)である。
例を第1図に示す。同図に8いて、1はシミュレーショ
ン対象論理回路の信号接続状態を記述したゲート論理フ
ァイル(GLF)であり、2はシミュレーション入出力
条件等を記述したシミュレーションデータファイル(S
LlF)である。
これらゲート論理ファイル1、およびシミュレーション
データファイル2に記述された情報を入力として論理シ
ミュレーションを実行し、その結果が、リスト3に出力
される。
データファイル2に記述された情報を入力として論理シ
ミュレーションを実行し、その結果が、リスト3に出力
される。
上記従来の入出力構成による論理シミュレーション方式
を第2図に示す。第2図(a)に示すように、A、82
個の信号が入力し、信号Cが出方するANDゲート4を
例に説明する。ここで、信号Aを2I、信号Bを2°に
対応させて考える。入力信号A、Bが第2図(b)K
示す様に、” o o ”、”01”、”il”、01
”、oo”、” 10 ”、11”と変化した場合、こ
の入力に対応して、出力Cは″0″コ0″、l”、′0
”、′0”、0”、1”と変化する。この場合、従来の
論理シミュレーション方式では、入力A、Bの値が変化
する都度、毎回、出力Cの値を計算しており、例えば、
4サイクル目の入力A、Bが′01”で、2サイクル目
の入力A、Bの601″と全く同じであっても、改めて
、論理シミュレーションを行い、出力Cの値を計算する
。同様に、5サイクル目の入力″00”に対しても、同
じ入力である1サイクル目の入力” o o ”とは無
関係に、出力Cの値を計算する。
を第2図に示す。第2図(a)に示すように、A、82
個の信号が入力し、信号Cが出方するANDゲート4を
例に説明する。ここで、信号Aを2I、信号Bを2°に
対応させて考える。入力信号A、Bが第2図(b)K
示す様に、” o o ”、”01”、”il”、01
”、oo”、” 10 ”、11”と変化した場合、こ
の入力に対応して、出力Cは″0″コ0″、l”、′0
”、′0”、0”、1”と変化する。この場合、従来の
論理シミュレーション方式では、入力A、Bの値が変化
する都度、毎回、出力Cの値を計算しており、例えば、
4サイクル目の入力A、Bが′01”で、2サイクル目
の入力A、Bの601″と全く同じであっても、改めて
、論理シミュレーションを行い、出力Cの値を計算する
。同様に、5サイクル目の入力″00”に対しても、同
じ入力である1サイクル目の入力” o o ”とは無
関係に、出力Cの値を計算する。
上記のように、従来の論理シミュレーション方式では、
入力の変化に対応して、その都度出力値を計算しており
、特に大規模な論理回路の場合、論理シミュレーション
の計算処理時間が長大になるという欠点があった。
入力の変化に対応して、その都度出力値を計算しており
、特に大規模な論理回路の場合、論理シミュレーション
の計算処理時間が長大になるという欠点があった。
本発明は上述の点にかんがみてなされたもので、情報処
理装置の計算機処理時間の短縮に効果的な履歴登録によ
る論理シミュレーション方式を提供することを目的とす
る。
理装置の計算機処理時間の短縮に効果的な履歴登録によ
る論理シミュレーション方式を提供することを目的とす
る。
機処理時間を短縮するために、論理回路を任意の論理ブ
ロックに分割し、当該論理ブロックの入力値、出力値を
履歴として登録しておき、後刻、同一人力値が発生した
場合に、即、前記登録した出力値を読み出し、出力信号
に与えることにより、入力値による出力値計算を省略し
、計算機処理時間を短縮するものである。
ロックに分割し、当該論理ブロックの入力値、出力値を
履歴として登録しておき、後刻、同一人力値が発生した
場合に、即、前記登録した出力値を読み出し、出力信号
に与えることにより、入力値による出力値計算を省略し
、計算機処理時間を短縮するものである。
以下本発明の一実施例を図面に基づいて説明する。
第3図は、本発明による論理シミュレーション方式の入
出力構成を示す図である。同図において、第1図と同一
符号を付した部分は同一、又は相当部分を示す(以下他
の図面においても同様とする)。
出力構成を示す図である。同図において、第1図と同一
符号を付した部分は同一、又は相当部分を示す(以下他
の図面においても同様とする)。
であり、6は構造的には第1図のゲート論理ファイル(
GLF ) 1と同一であるが、ここでは、前記機能論
理ファイル5を入力として変換プログラムにより自動生
成されたゲート論理ファイル(GLF)である。
GLF ) 1と同一であるが、ここでは、前記機能論
理ファイル5を入力として変換プログラムにより自動生
成されたゲート論理ファイル(GLF)である。
機能論理ファイル5、およびゲート論理ファイル6に記
述された情報を入力として、論理シミュレーションを実
行し、その結果がりスト3に出力される。
述された情報を入力として、論理シミュレーションを実
行し、その結果がりスト3に出力される。
第4図は、本発明による論理シミュレーション方式を示
す図であり、入力A、B、出力C,sよびこれら入出力
の値、さらにANDゲート4も前記第2図で述べたもの
と同じものとする。同図にお〜1て、まず、1サイクル
目の入力A、Hの値°゛OO”に対して、有効フラグF
FOを見ると、0”であり、この入出力値が履歴表に未
登録であることがわかる。そこで論理シミュレーション
によりフラグEFOを°l l I! l、cセットす
る。2ザイクル目、3サイクル目の入力A、Bの値″0
1″′、11”入力に対しても対応する有効7ラグEF
I、EF3が共に、0”であるので、1サイクル目と同
様にして出力Cの値を計算し、その時の入出力値を履歴
表に登録し、対応する有効フラグEF1、EF3を1”
にセットする。
す図であり、入力A、B、出力C,sよびこれら入出力
の値、さらにANDゲート4も前記第2図で述べたもの
と同じものとする。同図にお〜1て、まず、1サイクル
目の入力A、Hの値°゛OO”に対して、有効フラグF
FOを見ると、0”であり、この入出力値が履歴表に未
登録であることがわかる。そこで論理シミュレーション
によりフラグEFOを°l l I! l、cセットす
る。2ザイクル目、3サイクル目の入力A、Bの値″0
1″′、11”入力に対しても対応する有効7ラグEF
I、EF3が共に、0”であるので、1サイクル目と同
様にして出力Cの値を計算し、その時の入出力値を履歴
表に登録し、対応する有効フラグEF1、EF3を1”
にセットする。
次に、4サイクル目の入力A、Bの値”’oi”に対し
ては、既に前記2サイクル目で、このケースが発生して
おり、有効フラグEFIが1″であるので、この場合は
履歴表からその出力値を読み出し、出力Cに与える。そ
して、入力A、Hの値による出力値の計算は行わない。
ては、既に前記2サイクル目で、このケースが発生して
おり、有効フラグEFIが1″であるので、この場合は
履歴表からその出力値を読み出し、出力Cに与える。そ
して、入力A、Hの値による出力値の計算は行わない。
5サイクル目以降も同様に行う。
上記のように、本発明による論理シミュレーション方式
では、当該入力値が最初に発生した場合、入力値から出
力値を計算し、出力信号に与えると共に、その入出力値
を履歴表に登録し、対応する有効フラグ(EF*、*:
0−n)を11111にセットする。また、当該入力値
が既に発生し、履歴表に登録されている場合(EF*=
″1″)は、履歴表を参照し、対応する出力値を読み出
し、出力信号に与え、入力A、Bによる出力Cの値の計
算は行わない。5サイクル以降も同様に行う。
では、当該入力値が最初に発生した場合、入力値から出
力値を計算し、出力信号に与えると共に、その入出力値
を履歴表に登録し、対応する有効フラグ(EF*、*:
0−n)を11111にセットする。また、当該入力値
が既に発生し、履歴表に登録されている場合(EF*=
″1″)は、履歴表を参照し、対応する出力値を読み出
し、出力信号に与え、入力A、Bによる出力Cの値の計
算は行わない。5サイクル以降も同様に行う。
次に履歴表のアクセス動作について説明する。
第5図は、履歴表のアクセス動作を説明するための論理
回路モデルを示すブロック図であり、論理回路モデル7
には複数の人力INI〜INSが入力され、複数の出力
0UT1〜(J U i’ 3が出力される。
回路モデルを示すブロック図であり、論理回路モデル7
には複数の人力INI〜INSが入力され、複数の出力
0UT1〜(J U i’ 3が出力される。
第7図〜第9図は論理回路モデル7における履歴表の具
体的な動作を説明するための図であり、入力表8、履歴
表9は、機能論理ファイル(FLF)50機能記述単位
に対応して生成される。入力表8には、人力値、有効フ
ラグ(EFn’)、および有効フラグが1”の場曾、履
歴表9の中の登録内容を指定するポインタアドレスが設
定されている。履歴表9には、入力値と出力値、各出力
信号に対応して入力n・ら出力へ至る遅延時間、入力値
に対応する有効ピッ)(ENビット)、および優先順位
決定のための参照ピッ) (1’LFビツト)等が設定
される。
体的な動作を説明するための図であり、入力表8、履歴
表9は、機能論理ファイル(FLF)50機能記述単位
に対応して生成される。入力表8には、人力値、有効フ
ラグ(EFn’)、および有効フラグが1”の場曾、履
歴表9の中の登録内容を指定するポインタアドレスが設
定されている。履歴表9には、入力値と出力値、各出力
信号に対応して入力n・ら出力へ至る遅延時間、入力値
に対応する有効ピッ)(ENビット)、および優先順位
決定のための参照ピッ) (1’LFビツト)等が設定
される。
履歴表9において、入出力値の登録を入力値の全ケース
に渡って行うのは計算機メモリ量、計算機処理時間の点
からも効率的ではな(、実際には、最近使用されたもの
はできるだけ残しておき、最も古い時点でしか使用され
ないものを削除する、いわゆるLRU法(Least
Recently Usedlrul、e)により、優
先順位を決定し、上位のもののみを登録する。そのため
、必要な場合は、登録内容の入換えも行う。
に渡って行うのは計算機メモリ量、計算機処理時間の点
からも効率的ではな(、実際には、最近使用されたもの
はできるだけ残しておき、最も古い時点でしか使用され
ないものを削除する、いわゆるLRU法(Least
Recently Usedlrul、e)により、優
先順位を決定し、上位のもののみを登録する。そのため
、必要な場合は、登録内容の入換えも行う。
第6図は、LRU法による優先順位決定法を示す図であ
り、同図(a)に示すように、1〜404個の互いに関
連するノードを想定し、各ノードのアクセス状態を同図
(b)〜(f)に示す真理値表で表わす。第6図中、r
+p−+は初期値、rPJは優先順位、・巨@」はアク
セスされたノード番号を示す。
り、同図(a)に示すように、1〜404個の互いに関
連するノードを想定し、各ノードのアクセス状態を同図
(b)〜(f)に示す真理値表で表わす。第6図中、r
+p−+は初期値、rPJは優先順位、・巨@」はアク
セスされたノード番号を示す。
いま、ノードがアクセスされた時、行方向のビットは1
”をセットし、列方向のビットは0”をセットするもの
とし、各ノードが、1.2.3.4.1の順にアクセス
された場合を考える。まずノード1がアクセスされた場
合ノード1の行方向のビットは1”にセットされ、列方
向のビットは0”にセットされ、真理値表は第6図(b
)のようになる。この場合、ノード1の優先順位Pは1
となり他のノード2.3.4は2となる。つづいてノー
ド2.3.4はノ貝次アクセスされると真理値表は、第
6図(C)、(d)、(e)のように変化する。この状
態でノードlがアクセスされることにより、同図(f)
に示すようにノード10行方向のビットカケ1”にセッ
トされ、列方向のビットが0”にセットされる。その結
果ノード2の優先順位Pが4となり、4個のノード中で
、最も長期間アクセスされてい7Lいことになる。この
ことから、アクセス時間の新しさの順に優先順位をとる
と、真理値表を行方向に見て、全ビットが6o11とな
ったノード2が最も優先順位が低いことになる。
”をセットし、列方向のビットは0”をセットするもの
とし、各ノードが、1.2.3.4.1の順にアクセス
された場合を考える。まずノード1がアクセスされた場
合ノード1の行方向のビットは1”にセットされ、列方
向のビットは0”にセットされ、真理値表は第6図(b
)のようになる。この場合、ノード1の優先順位Pは1
となり他のノード2.3.4は2となる。つづいてノー
ド2.3.4はノ貝次アクセスされると真理値表は、第
6図(C)、(d)、(e)のように変化する。この状
態でノードlがアクセスされることにより、同図(f)
に示すようにノード10行方向のビットカケ1”にセッ
トされ、列方向のビットが0”にセットされる。その結
果ノード2の優先順位Pが4となり、4個のノード中で
、最も長期間アクセスされてい7Lいことになる。この
ことから、アクセス時間の新しさの順に優先順位をとる
と、真理値表を行方向に見て、全ビットが6o11とな
ったノード2が最も優先順位が低いことになる。
上記L)LU法を利用した履歴表9のアクセス動作を以
下に説明する。
下に説明する。
第7図に、履歴表9への初期登録動作を示す。
第5図に示す論理回路モデル7に601”16が入力し
、101”の出力値で、5nS後にビット0.1が、6
nS後にビット2が出力される場合を想定する。
、101”の出力値で、5nS後にビット0.1が、6
nS後にビット2が出力される場合を想定する。
まず、初期登録であるので、入力値″o 1” 16に
対応する入力表8の有効フラグ(EFI)は0゛′であ
り、履歴表9には、本ケースの入力値は登録されていな
い(第7図(2)参照)。
対応する入力表8の有効フラグ(EFI)は0゛′であ
り、履歴表9には、本ケースの入力値は登録されていな
い(第7図(2)参照)。
そこで、この入力値に基づき、論理回路をシミュレーシ
ョンし、出力値を計算して、出力信号にその値を与える
と共に、入出力値を履歴表9の有効ビット(BNビット
)0”の欄に登録する。登録に伴い、ENビットを1”
に、当該性の参照ビット()LFビット)1〜4をn1
11に、当該行番号に対応する列の4個のRFビットな
0”に、入力値としてo i ” 16を、出力1直と
して101 ”を、そして、入力から出力へ至る遅延時
間を、各出力ビットに対応しく設定する(第7図(2)
、(3)参照)。
ョンし、出力値を計算して、出力信号にその値を与える
と共に、入出力値を履歴表9の有効ビット(BNビット
)0”の欄に登録する。登録に伴い、ENビットを1”
に、当該性の参照ビット()LFビット)1〜4をn1
11に、当該行番号に対応する列の4個のRFビットな
0”に、入力値としてo i ” 16を、出力1直と
して101 ”を、そして、入力から出力へ至る遅延時
間を、各出力ビットに対応しく設定する(第7図(2)
、(3)参照)。
登録後、入力値″01”を読み出し、これに対応する入
力表の有効フラグ(EFI)を1”にし、ポインタとし
て履歴表9内登録欄の先頭アドレス値を設定する。以下
、入力値″5A”16に対して”100″′出力を、入
力値″FF”16に対して”001”の出力を、入力値
″00″に対して”010”の出力を順次、同様の方法
で登録する。
力表の有効フラグ(EFI)を1”にし、ポインタとし
て履歴表9内登録欄の先頭アドレス値を設定する。以下
、入力値″5A”16に対して”100″′出力を、入
力値″FF”16に対して”001”の出力を、入力値
″00″に対して”010”の出力を順次、同様の方法
で登録する。
第8図に、上記のようにして登録された履歴表9からの
参照動作を示す。論理回路モデル7に入力値”FF″1
6が入力し、011”の出力値で、sns後にビット0
とビット2が6nS後にビット1が出力される場合を想
定する。
参照動作を示す。論理回路モデル7に入力値”FF″1
6が入力し、011”の出力値で、sns後にビット0
とビット2が6nS後にビット1が出力される場合を想
定する。
入力値″F F ” 16に対応する入力表8の有効フ
ラグ(EF225)は1″であるので、本ケースの入出
力値が履歴表9に登録されていることがわかる(第8図
(1)参照)。
ラグ(EF225)は1″であるので、本ケースの入出
力値が履歴表9に登録されていることがわかる(第8図
(1)参照)。
そこで、入力表8のポインタにより、履歴表9を参照し
、対応する出力値”011”を読み出して、5nS後に
ビットOとビット2.5nS後にビット6というように
所定時間経過後、該出力値を出力信号に与える。その後
、初期登録の場合と同様にして、履歴表9内の参照ビッ
ト(RFビット)を更新する(第8図(2)、(3)参
照)。
、対応する出力値”011”を読み出して、5nS後に
ビットOとビット2.5nS後にビット6というように
所定時間経過後、該出力値を出力信号に与える。その後
、初期登録の場合と同様にして、履歴表9内の参照ビッ
ト(RFビット)を更新する(第8図(2)、(3)参
照)。
第9図に、履歴表9の登録内容の更新動作な水子。論理
回路モデル7に、入力値”FE”16が入力1し、00
1”の出力値で、SnS後にビット0と2が、6nS後
にビット1が出力される場合を想定する。
回路モデル7に、入力値”FE”16が入力1し、00
1”の出力値で、SnS後にビット0と2が、6nS後
にビット1が出力される場合を想定する。
入力値″F E ” 16に対応する入力表8の有効フ
ラグ(EF254)は0”であるので、本ケースの入出
力値は履歴表9に登録されていないことがわかる(第9
図(1)参照)。
ラグ(EF254)は0”であるので、本ケースの入出
力値は履歴表9に登録されていないことがわかる(第9
図(1)参照)。
そこで、入力値″FE”16に基づぎ、論理回路7をシ
ミュレーションし、出力1直を計算して、出力信号にそ
の値を与える。次に、履歴表9の有効ビット(ENビッ
ト)を調べ、ENビットが全て11”であることから、
空きの登録欄がないので、最下位優先順位の登録内容を
捜す。本ケースでは、履歴表9の最上段の入力値″01
”に対応する登録内容が、参照ビット(ttp1〜RF
4)が全て60″のため、最下位優先順位と見なされる
(第9図(2)、(3)参照)。
ミュレーションし、出力1直を計算して、出力信号にそ
の値を与える。次に、履歴表9の有効ビット(ENビッ
ト)を調べ、ENビットが全て11”であることから、
空きの登録欄がないので、最下位優先順位の登録内容を
捜す。本ケースでは、履歴表9の最上段の入力値″01
”に対応する登録内容が、参照ビット(ttp1〜RF
4)が全て60″のため、最下位優先順位と見なされる
(第9図(2)、(3)参照)。
履歴表9の最下位優先順位の入力値”oi”を読み出し
、これに対応する人出表8の有効フラグ(EFI)を”
0″にリセットする(第9図(4)参照)。
、これに対応する人出表8の有効フラグ(EFI)を”
0″にリセットする(第9図(4)参照)。
その後、入力値″FE″16に一対応する出力値″′0
01”の入出力値を、初期登録の場合と同様にして、履
歴表9の最下位優先順位の登録性に登録し、関連する参
照ピッ)(RFビット)を更新する。
01”の入出力値を、初期登録の場合と同様にして、履
歴表9の最下位優先順位の登録性に登録し、関連する参
照ピッ)(RFビット)を更新する。
最後に、新しい入力値″FE”16を読み出し、これに
対応する人出表8の有効フラグ(FE254)を1”に
、ポインタとして履歴表9の登録欄の先頭アドレス値を
設定する。
対応する人出表8の有効フラグ(FE254)を1”に
、ポインタとして履歴表9の登録欄の先頭アドレス値を
設定する。
以上、説明したように、上記実施例は、機能論理ファイ
ル()’L F)50機能記述単位に入力表8および履
歴表9を作成し、シミュレーション結果を入力値に対応
づけて登録しておき、後刻、同一人力値が発生した場合
に、論理シミュレーションによる出力値の計算を行うこ
となく、履歴表9から出力値を読み出し、出力信号に与
えることにより、論理シミュレーションの計算処理時間
を短縮するものである。
ル()’L F)50機能記述単位に入力表8および履
歴表9を作成し、シミュレーション結果を入力値に対応
づけて登録しておき、後刻、同一人力値が発生した場合
に、論理シミュレーションによる出力値の計算を行うこ
となく、履歴表9から出力値を読み出し、出力信号に与
えることにより、論理シミュレーションの計算処理時間
を短縮するものである。
以上説明したように、本発明は同−論理プロックに同一
人力値があった場合、即、登録手段から出力値を読み出
し、出力信号に与えるようにしたので、従来の様に、そ
の都度論理シミュレーションによる出力値の計算を行わ
なくても、出力信号に出力値を与えることができ、論理
シミュレーションの速度向上に優れた効果を有する。
人力値があった場合、即、登録手段から出力値を読み出
し、出力信号に与えるようにしたので、従来の様に、そ
の都度論理シミュレーションによる出力値の計算を行わ
なくても、出力信号に出力値を与えることができ、論理
シミュレーションの速度向上に優れた効果を有する。
第1図は従来の論理シミュレーションの入出力構成を示
すブロック図、第2図は従来の論理シミュレーション方
式を説明するための論理回路例とタイミングチャート図
、第3図は本発明による論理シミュレーションの入出力
構成を示すブロック図、第4図は本発明による論理シミ
ュレーション方式を説明するための論理回路例とタイミ
ング所定する方法を示す図、第7図は本発明における履
歴表への初期登録動作を説明するための図、第8図は本
発明における履歴表からの参照動作を説明するための図
、第9図は本発明における履歴表の登録内容の更新動作
を説明するだめの図である。 1°・・グー)論!ファイル、2・・・シミュレーショ
ンデータファイル、3・・・リスト、4・・・ANIJ
ゲート、5・・・機能論理ファイル、6・・・ゲート論
理ファイル、7・・・論理モデル、8・・・入力表、9
・・・履歴表。 第1図 第2図 (α) 第3図 第5図 第4図 (α) 第6図 (C) (ri) (e)(イジ
すブロック図、第2図は従来の論理シミュレーション方
式を説明するための論理回路例とタイミングチャート図
、第3図は本発明による論理シミュレーションの入出力
構成を示すブロック図、第4図は本発明による論理シミ
ュレーション方式を説明するための論理回路例とタイミ
ング所定する方法を示す図、第7図は本発明における履
歴表への初期登録動作を説明するための図、第8図は本
発明における履歴表からの参照動作を説明するための図
、第9図は本発明における履歴表の登録内容の更新動作
を説明するだめの図である。 1°・・グー)論!ファイル、2・・・シミュレーショ
ンデータファイル、3・・・リスト、4・・・ANIJ
ゲート、5・・・機能論理ファイル、6・・・ゲート論
理ファイル、7・・・論理モデル、8・・・入力表、9
・・・履歴表。 第1図 第2図 (α) 第3図 第5図 第4図 (α) 第6図 (C) (ri) (e)(イジ
Claims (1)
- (1)論理回路な論理機能単位の論理ブロックに分割し
、該論理ブロックの入力値および出力値を履歴として登
録手段に登録しておき、後に、同一人力値が発生した場
合、即、前記登録手段に登録した出力値を読み出し、出
力信号に与えるようにしたことを特徴とする履歴登録に
よる論理シミュレーション方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58137528A JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6029865A true JPS6029865A (ja) | 1985-02-15 |
JPH0472269B2 JPH0472269B2 (ja) | 1992-11-17 |
Family
ID=15200779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58137528A Granted JPS6029865A (ja) | 1983-07-29 | 1983-07-29 | 論理シミュレーション装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6029865A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
US5239481A (en) * | 1991-08-30 | 1993-08-24 | International Business Machines Corporation | Method for measuring pulse distortion |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
-
1983
- 1983-07-29 JP JP58137528A patent/JPS6029865A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578339A (en) * | 1978-12-09 | 1980-06-12 | Casio Comput Co Ltd | Multiplication system |
JPS5624645A (en) * | 1979-08-08 | 1981-03-09 | Hitachi Ltd | Decimal multiplication system |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04359376A (ja) * | 1991-06-05 | 1992-12-11 | Mitsubishi Electric Corp | 論理検証方法 |
US5239481A (en) * | 1991-08-30 | 1993-08-24 | International Business Machines Corporation | Method for measuring pulse distortion |
Also Published As
Publication number | Publication date |
---|---|
JPH0472269B2 (ja) | 1992-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3230677B1 (ja) | 自動集計方法、自動集計装置および記録媒体 | |
JPS5975347A (ja) | 論理回路のシミユレ−シヨン装置 | |
US4754424A (en) | Information processing unit having data generating means for generating immediate data | |
JP2004030638A (ja) | マイクロプロセッサキャッシュ設計初期化 | |
JPS6029865A (ja) | 論理シミュレーション装置 | |
JPS5814257A (ja) | 論理シミユレ−シヨン用デ−タ処理装置 | |
JPS5826584B2 (ja) | デ−タ処理装置 | |
Shima | Solid state/computers: Demystifying microprocessor design: Big chips require artful compromises, as demonstrated by this design case history | |
JPH03209569A (ja) | 論理シミュレーション方法 | |
US5245549A (en) | Gate addressing system for logic simulation machine | |
JPS593652A (ja) | ハ−ド論理シミユレ−タ装置 | |
JP3032874B2 (ja) | 等価回路作成方法および論理シミュレーション方法 | |
JPS6168636A (ja) | デ−タ処理装置 | |
CN116644076A (zh) | 一种数据库整合方法、装置、电子设备及存储介质 | |
JP2612063B2 (ja) | マスクレイアウトデータの表示方法 | |
JPS60118940A (ja) | 論理回路のシミユレ−シヨン装置 | |
JP2000215220A (ja) | 論理セルキャラクタライズ装置 | |
JPH029370B2 (ja) | ||
JPS5824822B2 (ja) | デ−タメモリブロックのアクセス方法 | |
JPS6068431A (ja) | レジスタの制御方式 | |
JPS59191656A (ja) | メモリicシミュレ−タ | |
JPH03209570A (ja) | 論理シミュレータ | |
JPH03256130A (ja) | 割込要因検索方式 | |
JPH04225475A (ja) | ロジック・シミュレーション・マシン及び処理方法 | |
JPS58205256A (ja) | データ処理方法 |