JPH07183377A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07183377A JPH07183377A JP32711293A JP32711293A JPH07183377A JP H07183377 A JPH07183377 A JP H07183377A JP 32711293 A JP32711293 A JP 32711293A JP 32711293 A JP32711293 A JP 32711293A JP H07183377 A JPH07183377 A JP H07183377A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- titanium
- gold
- lower layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ビアホール径が小さくなった場合にも、金配
線とアルミニウム配線間の相互拡散のない多層配線構造
を提供する。 【構成】 チタン膜２、窒化チタン膜３、Ａｌ−Ｓｉ−
Ｃｕ膜４、チタンタングステン合金膜５の積層により下
層配線が構成されており、チタンタングステン合金膜
８、金膜１１の積層により上層配線が構成されている。
ビアホール底部でのチタンタングステン合金膜８が薄く
なった場合においても、あらかじめチタンタングステン
合金膜５をバリアメタルとして形成しているので金膜１
１とＡｌ−Ｓｉ−Ｃｕ膜４との相互拡散を防止すること
ができる。
線とアルミニウム配線間の相互拡散のない多層配線構造
を提供する。 【構成】 チタン膜２、窒化チタン膜３、Ａｌ−Ｓｉ−
Ｃｕ膜４、チタンタングステン合金膜５の積層により下
層配線が構成されており、チタンタングステン合金膜
８、金膜１１の積層により上層配線が構成されている。
ビアホール底部でのチタンタングステン合金膜８が薄く
なった場合においても、あらかじめチタンタングステン
合金膜５をバリアメタルとして形成しているので金膜１
１とＡｌ−Ｓｉ−Ｃｕ膜４との相互拡散を防止すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、多層配線を有する半導体装置に関する。
に、多層配線を有する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置はますます高密度化お
よび高速化され、低抵抗でマイグレーション耐性に優れ
た配線が求められている。このような配線として金配線
が注目されているが金配線は微細な加工が難かしいとい
う欠点を有している。そこで多層配線を有する半導体装
置においては、線幅が１μ以下の微細な加工を要する下
層配線としてはアルミニウムを主導電材料として用い、
線幅が１μ以上で大電流を流す必要のある上層配線とし
ては金を主導電材料として用いることが試みられてい
る。このような例を図４を用いて説明する。層間絶縁膜
１上にチタン膜２が約５００オングストローム、窒化チ
タン膜３が約１０００オングストローム、Ａｌ−Ｓｉ−
Ｃｕ膜４が約５０００オングストロームの厚さでそれぞ
れ形成されており、これら３種の積層膜により下層配線
が構成されている。さらに層間絶縁膜６が形成され、そ
の上にチタンタングステン合金膜８が約５００オングス
トローム、金膜１１が約１μの厚さでそれぞれ形成され
ており、これら２種の積層膜により上層配線が構成され
ている。上層配線と下層配線はビアホールを通して接続
されている。チタンタングステン合金膜８は金膜１１と
Ａｌ−Ｓｉ−Ｃｕ膜４の相互拡散を防ぐためのバリアメ
タル膜として用いられている。このように構成された多
層配線構造は、下層配線がアルミニウムを主導電材料と
しているので微細加工性に優れており、かつ、上層配線
が金を主導電材料としているので低抵抗かつマイグレー
ション耐性に優れた配線構造となっている。
よび高速化され、低抵抗でマイグレーション耐性に優れ
た配線が求められている。このような配線として金配線
が注目されているが金配線は微細な加工が難かしいとい
う欠点を有している。そこで多層配線を有する半導体装
置においては、線幅が１μ以下の微細な加工を要する下
層配線としてはアルミニウムを主導電材料として用い、
線幅が１μ以上で大電流を流す必要のある上層配線とし
ては金を主導電材料として用いることが試みられてい
る。このような例を図４を用いて説明する。層間絶縁膜
１上にチタン膜２が約５００オングストローム、窒化チ
タン膜３が約１０００オングストローム、Ａｌ−Ｓｉ−
Ｃｕ膜４が約５０００オングストロームの厚さでそれぞ
れ形成されており、これら３種の積層膜により下層配線
が構成されている。さらに層間絶縁膜６が形成され、そ
の上にチタンタングステン合金膜８が約５００オングス
トローム、金膜１１が約１μの厚さでそれぞれ形成され
ており、これら２種の積層膜により上層配線が構成され
ている。上層配線と下層配線はビアホールを通して接続
されている。チタンタングステン合金膜８は金膜１１と
Ａｌ−Ｓｉ−Ｃｕ膜４の相互拡散を防ぐためのバリアメ
タル膜として用いられている。このように構成された多
層配線構造は、下層配線がアルミニウムを主導電材料と
しているので微細加工性に優れており、かつ、上層配線
が金を主導電材料としているので低抵抗かつマイグレー
ション耐性に優れた配線構造となっている。
【０００３】
【発明が解決しようとする課題】上述した従来の多層配
線構造においては、ビアホール径が小さくなるとチタン
タングステン合金膜８のカバレッジが悪化し、ビアホー
ル底部の端にくびれが生じ膜厚が極端に薄くなり、バリ
アメタルとしての機能が損なわれるという欠点があっ
た。その結果、金膜１１とＡｌ−Ｓｉ−Ｃｕ膜４との相
互拡散が起こり、ビアホール抵抗の増加あるいは配線抵
抗の増加が生じるという問題点があった。
線構造においては、ビアホール径が小さくなるとチタン
タングステン合金膜８のカバレッジが悪化し、ビアホー
ル底部の端にくびれが生じ膜厚が極端に薄くなり、バリ
アメタルとしての機能が損なわれるという欠点があっ
た。その結果、金膜１１とＡｌ−Ｓｉ−Ｃｕ膜４との相
互拡散が起こり、ビアホール抵抗の増加あるいは配線抵
抗の増加が生じるという問題点があった。
【０００４】本発明の目的は上記問題点を排除し、ビア
ホール径が小さくなっても金膜１１とＡｌ−Ｓｉ−Ｃｕ
膜４との相互拡散が起こらない配線構造を提供すること
である。
ホール径が小さくなっても金膜１１とＡｌ−Ｓｉ−Ｃｕ
膜４との相互拡散が起こらない配線構造を提供すること
である。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
アルミニウムを主導電材料とする下層配線と金を主導電
材料とする上層配線により構成される多層配線を有し、
下層配線は上層がバリアメタル膜により構成される積層
構造を有しており、かつ、上層配線は下層がバリアメタ
ル膜により構成される積層構造を有している。
アルミニウムを主導電材料とする下層配線と金を主導電
材料とする上層配線により構成される多層配線を有し、
下層配線は上層がバリアメタル膜により構成される積層
構造を有しており、かつ、上層配線は下層がバリアメタ
ル膜により構成される積層構造を有している。
【０００６】
【作用】このような配線構造においては、ビアホール径
が小さくなり上層配線の下層のバリアメタル膜のカバレ
ッジが悪化した場合でも、下層配線の上層にバリアメタ
ル膜が存在するために上層配線の主導電材料がある金と
下層配線の主導電材料であるアルミニウムとの相互拡散
が起こらず、ビアホール抵抗の増大や配線抵抗の増大は
生じない。
が小さくなり上層配線の下層のバリアメタル膜のカバレ
ッジが悪化した場合でも、下層配線の上層にバリアメタ
ル膜が存在するために上層配線の主導電材料がある金と
下層配線の主導電材料であるアルミニウムとの相互拡散
が起こらず、ビアホール抵抗の増大や配線抵抗の増大は
生じない。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を説明するた
めの断面図であり、図２（ａ）〜（ｅ）はその製造工程
を説明するための断面図である。
めの断面図であり、図２（ａ）〜（ｅ）はその製造工程
を説明するための断面図である。
【０００９】まず図２（ａ）に示すように層間絶縁膜１
上にマグネトロンスパッタ法によりチタン膜２を約５０
０オングストローム、窒化チタン膜３を約５００オング
ストローム、Ａｌ−Ｓｉ−Ｃｕ膜４を約５０００オング
ストローム、チタンタングステン合金膜５を約１０００
オングストローム形成する。通常のリソグラフィー工程
を経てこれらの積層膜のパターニングを行ない下層配線
を形成する。層間絶縁膜１より下にはさらに下層の配線
および半導体素子部分が存在するがここでは説明を省略
する。
上にマグネトロンスパッタ法によりチタン膜２を約５０
０オングストローム、窒化チタン膜３を約５００オング
ストローム、Ａｌ−Ｓｉ−Ｃｕ膜４を約５０００オング
ストローム、チタンタングステン合金膜５を約１０００
オングストローム形成する。通常のリソグラフィー工程
を経てこれらの積層膜のパターニングを行ない下層配線
を形成する。層間絶縁膜１より下にはさらに下層の配線
および半導体素子部分が存在するがここでは説明を省略
する。
【００１０】次に図２（ｂ）に示すように層間絶縁膜６
を約１μ形成した後通常のリソグラフィー工程を経て直
径０．５μ〜１．０μ程度のビアホール７を形成する。
を約１μ形成した後通常のリソグラフィー工程を経て直
径０．５μ〜１．０μ程度のビアホール７を形成する。
【００１１】次に図２（ｃ）に示すようにマグネトロン
スパッタ法によりチタンタングステン合金膜８を約５０
０オングストローム、金膜を約３００オングストローム
形成する。
スパッタ法によりチタンタングステン合金膜８を約５０
０オングストローム、金膜を約３００オングストローム
形成する。
【００１２】次に図２（ｄ）に示すように通常のリソグ
ラフィー工程を経てフォトレジスト１０を上層配線パタ
ーンに形成した後、電解金メッキにより金膜１１を約１
μ形成する。
ラフィー工程を経てフォトレジスト１０を上層配線パタ
ーンに形成した後、電解金メッキにより金膜１１を約１
μ形成する。
【００１３】次に図２（ｅ）に示すようにフォトレジス
ト１０を除去した後、アルゴンイオンシリングおよびリ
アクティブイオンエッチングにより配線部以外の金膜９
およびチタンタングステン合金膜８を除去する。
ト１０を除去した後、アルゴンイオンシリングおよびリ
アクティブイオンエッチングにより配線部以外の金膜９
およびチタンタングステン合金膜８を除去する。
【００１４】このようにして得られた配線構造をあらた
めて図１に示す。金膜９は金膜１１に含めている。この
ような配線構造はＡｌ−Ｓｉ−Ｃｕ膜４上にチタンタン
グステン合金膜５が存在しているのでチタンタングステ
ン合金膜８のカバレッジが低下してビアホール内の膜厚
が薄くなった場合においても金膜１１とＡｌ−Ｓｉ−Ｃ
ｕ膜４との相互拡散がない配線構造となっている。しか
も、下層配線なチタン膜２、窒化チタン膜３、Ａｌ−Ｓ
ｉ−Ｃｕ膜４、チタンタングステン合金膜５により構成
されているので１μ以下の微細な加工が可能である。ま
た、上層配線はチタンタングステン合金膜８および金膜
１１により構成されており低抵抗かつ高信頼性を実現し
ている。したがって全体として、半導体装置の微細化、
高速化、高信頼性化に適した配線構造となっている。
めて図１に示す。金膜９は金膜１１に含めている。この
ような配線構造はＡｌ−Ｓｉ−Ｃｕ膜４上にチタンタン
グステン合金膜５が存在しているのでチタンタングステ
ン合金膜８のカバレッジが低下してビアホール内の膜厚
が薄くなった場合においても金膜１１とＡｌ−Ｓｉ−Ｃ
ｕ膜４との相互拡散がない配線構造となっている。しか
も、下層配線なチタン膜２、窒化チタン膜３、Ａｌ−Ｓ
ｉ−Ｃｕ膜４、チタンタングステン合金膜５により構成
されているので１μ以下の微細な加工が可能である。ま
た、上層配線はチタンタングステン合金膜８および金膜
１１により構成されており低抵抗かつ高信頼性を実現し
ている。したがって全体として、半導体装置の微細化、
高速化、高信頼性化に適した配線構造となっている。
【００１５】図３は本発明の第２の実施例を説明するた
めの断面図である。層間絶縁膜１上にチタン膜２が約５
００オングストローム、窒化チタン膜３が約１０００オ
ングストローム、Ａｌ−Ｃｕ膜４が約５０００オングス
トローム、窒化チタン膜１２が約２０００オングストロ
ームそれぞれ形成されており、これらにより下層配線が
構成されている。さらに層間絶縁膜６が約１μ形成さ
れ、ビアホールを介して下層配線と上層配線が接続され
ている。上層配線はチタン膜１３が約５００オングスト
ローム、窒化チタン膜１４が約１０００オングストロー
ム、金膜１１が約１．５μの厚さで構成されている積層
膜である。ビアホールはテーパーが付けられており、上
層配線と下層配線の接続が比較的容易となっている。チ
タン膜１３は窒化チタン膜１４と層間絶縁膜６との密着
層の役割を果たしている。このような配線構造において
はビアホール径が小さくなり窒化チタン膜１４のカバレ
ッジが悪化しビアホール底部での窒化チタン膜１４の膜
厚が薄くなった場合でも窒化チタン膜１２が存在するた
めに金膜１１とＡｌ−Ｃｕ膜４との相互拡散は起こらな
い。しかも、下層配線はチタン膜２、窒化チタン膜３、
Ａｌ−Ｃｕ膜４、窒化チタン膜１２により構成されてい
るので１μ以下の微細加工が可能である。Ａｌ−Ｃｕ膜
４はＡｌ−Ｓｉ−Ｃｕ膜に比べさらに微細加工性に優れ
ている。窒化チタン膜１２は配線のパターニングのため
のリソグラフィー工程において反射防止膜の役割も果た
している。また、上層配線はチタン膜１３、窒化チタン
膜１４および金膜１１により構成されているので低抵抗
かつ高信頼性を実現している。したがって全体として、
半導体装置の微細化、高速化、高信頼化に適した配線構
造となっている。
めの断面図である。層間絶縁膜１上にチタン膜２が約５
００オングストローム、窒化チタン膜３が約１０００オ
ングストローム、Ａｌ−Ｃｕ膜４が約５０００オングス
トローム、窒化チタン膜１２が約２０００オングストロ
ームそれぞれ形成されており、これらにより下層配線が
構成されている。さらに層間絶縁膜６が約１μ形成さ
れ、ビアホールを介して下層配線と上層配線が接続され
ている。上層配線はチタン膜１３が約５００オングスト
ローム、窒化チタン膜１４が約１０００オングストロー
ム、金膜１１が約１．５μの厚さで構成されている積層
膜である。ビアホールはテーパーが付けられており、上
層配線と下層配線の接続が比較的容易となっている。チ
タン膜１３は窒化チタン膜１４と層間絶縁膜６との密着
層の役割を果たしている。このような配線構造において
はビアホール径が小さくなり窒化チタン膜１４のカバレ
ッジが悪化しビアホール底部での窒化チタン膜１４の膜
厚が薄くなった場合でも窒化チタン膜１２が存在するた
めに金膜１１とＡｌ−Ｃｕ膜４との相互拡散は起こらな
い。しかも、下層配線はチタン膜２、窒化チタン膜３、
Ａｌ−Ｃｕ膜４、窒化チタン膜１２により構成されてい
るので１μ以下の微細加工が可能である。Ａｌ−Ｃｕ膜
４はＡｌ−Ｓｉ−Ｃｕ膜に比べさらに微細加工性に優れ
ている。窒化チタン膜１２は配線のパターニングのため
のリソグラフィー工程において反射防止膜の役割も果た
している。また、上層配線はチタン膜１３、窒化チタン
膜１４および金膜１１により構成されているので低抵抗
かつ高信頼性を実現している。したがって全体として、
半導体装置の微細化、高速化、高信頼化に適した配線構
造となっている。
【００１６】
【発明の効果】以上説明したように本発明の半導体装置
は、下層配線の上層にあらかじめバリアメタル膜を設け
ているので、上層配線の下層に設けられたバリアメタル
膜が薄くなった場合でも上層配線材料と下層配線材料の
相互拡散が起こらない。したがって、上層配線材料とし
て金、下層配線材料としてアルミニウムという異種金属
を使用することができるのでそれぞれの特徴を生かして
半導体装置を高密度化、高速化、高信頼性化できる効果
を有する。
は、下層配線の上層にあらかじめバリアメタル膜を設け
ているので、上層配線の下層に設けられたバリアメタル
膜が薄くなった場合でも上層配線材料と下層配線材料の
相互拡散が起こらない。したがって、上層配線材料とし
て金、下層配線材料としてアルミニウムという異種金属
を使用することができるのでそれぞれの特徴を生かして
半導体装置を高密度化、高速化、高信頼性化できる効果
を有する。
【図１】本発明の第１の実施例を説明するための断面
図。
図。
【図２】本発明の第１の実施例の製造工程を説明するた
めの断面図。
めの断面図。
【図３】本発明の第２の実施例を説明するための断面
図。
図。
【図４】従来例を説明するための断面図。
１ 層間絶縁膜 ２ チタン膜 ３ 窒化チタン膜 ４ Ａｌ−Ｓｉ−Ｃｕ膜 ５ チタンタングステン合金膜 ６ 層間絶縁膜 ７ ビアホール ８ チタンタングステン合金膜 ９ 金膜 １０ フォトレジスト １１ 金膜 １２ 窒化チタン膜 １３ チタン膜 １４ 窒化チタン膜
Claims (3)
- 【請求項１】 アルミニウム主導電材料とする下層配線
と金を主導電材料とする上層配線により構成される多層
配線を有する半導体装置において、前記下層配線は上層
がバリアメタル膜により構成される積層構造を有してお
り、かつ、前記上層配線は下層がバリアメタル膜により
構成される積層構造を有することを特徴とする半導体装
置。 - 【請求項２】 前記下層配線の上層のバリアメタル膜と
前記上層配線の下層のバリアメタル膜とが同種とバリア
メタル膜であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記バリアメタル膜がチタンタングステ
ン合金膜あるいは窒化チタン膜であることを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711293A JPH07183377A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711293A JPH07183377A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183377A true JPH07183377A (ja) | 1995-07-21 |
Family
ID=18195434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32711293A Pending JPH07183377A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183377A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374300B1 (ko) * | 2000-10-06 | 2003-03-03 | 동부전자 주식회사 | 반도체용 구리 배선 제조 방법 |
| US7335989B2 (en) | 2003-09-05 | 2008-02-26 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| JP2012038965A (ja) * | 2010-08-09 | 2012-02-23 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2015046423A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社村田製作所 | 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103668A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置 |
| JPH02105554A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
| JPH05326518A (ja) * | 1992-03-13 | 1993-12-10 | Sumitomo Electric Ind Ltd | 半導体装置、周辺配線並びにそれらの製造方法 |
-
1993
- 1993-12-24 JP JP32711293A patent/JPH07183377A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103668A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置 |
| JPH02105554A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体装置の製造方法 |
| JPH05326518A (ja) * | 1992-03-13 | 1993-12-10 | Sumitomo Electric Ind Ltd | 半導体装置、周辺配線並びにそれらの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374300B1 (ko) * | 2000-10-06 | 2003-03-03 | 동부전자 주식회사 | 반도체용 구리 배선 제조 방법 |
| US7335989B2 (en) | 2003-09-05 | 2008-02-26 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7662713B2 (en) | 2003-09-05 | 2010-02-16 | Rohm Co., Ltd. | Semiconductor device production method that includes forming a gold interconnection layer |
| JP2012038965A (ja) * | 2010-08-09 | 2012-02-23 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2015046423A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社村田製作所 | 配線接続構造およびこの配線接続構造を有する誘電体薄膜キャパシタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01302842A (ja) | 多層配線構造の半導体装置 | |
| US5266519A (en) | Method for forming a metal conductor in semiconductor device | |
| JPH07183377A (ja) | 半導体装置 | |
| JPH05206134A (ja) | 半導体装置とその製造方法 | |
| JPS5950544A (ja) | 多層配線の形成方法 | |
| JPH0418760A (ja) | 半導体装置 | |
| JP3167455B2 (ja) | 半導体装置及びその製造方法 | |
| JP3436672B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04188753A (ja) | 多層配線半導体装置 | |
| JPH05129447A (ja) | 半導体装置の製造方法 | |
| JP2809193B2 (ja) | 半導体装置 | |
| JPH0334545A (ja) | 半導体装置の製造方法 | |
| JPH03296219A (ja) | 半導体装置 | |
| JP2003309120A (ja) | 半導体装置 | |
| JPH10326780A (ja) | 半導体装置およびその製造方法 | |
| JPH0621058A (ja) | 半導体装置 | |
| JP3391447B2 (ja) | 半導体装置の製造方法 | |
| JPH06163705A (ja) | 導電膜積層配線構造を有する半導体装置 | |
| JPH01243551A (ja) | 半導体装置 | |
| JPH0258228A (ja) | 半導体集積回路 | |
| JP2001023983A (ja) | 半導体装置及びその製造方法 | |
| JPH0366128A (ja) | 多層配線構造体およびその製造方法 | |
| JPH08213394A (ja) | 半導体装置及びその製造方法 | |
| JP2002124567A (ja) | 半導体集積回路の配線構造及び配線形成方法 | |
| JPH0778823A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |