JPH07183377A - Semiconductor device - Google Patents
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- JPH07183377A JPH07183377A JP32711293A JP32711293A JPH07183377A JP H07183377 A JPH07183377 A JP H07183377A JP 32711293 A JP32711293 A JP 32711293A JP 32711293 A JP32711293 A JP 32711293A JP H07183377 A JPH07183377 A JP H07183377A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特
に、多層配線を有する半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having multi-layer wiring.
【０００２】[0002]
【従来の技術】近年、半導体装置はますます高密度化お
よび高速化され、低抵抗でマイグレーション耐性に優れ
た配線が求められている。このような配線として金配線
が注目されているが金配線は微細な加工が難かしいとい
う欠点を有している。そこで多層配線を有する半導体装
置においては、線幅が１μ以下の微細な加工を要する下
層配線としてはアルミニウムを主導電材料として用い、
線幅が１μ以上で大電流を流す必要のある上層配線とし
ては金を主導電材料として用いることが試みられてい
る。このような例を図４を用いて説明する。層間絶縁膜
１上にチタン膜２が約５００オングストローム、窒化チ
タン膜３が約１０００オングストローム、Ａｌ−Ｓｉ−
Ｃｕ膜４が約５０００オングストロームの厚さでそれぞ
れ形成されており、これら３種の積層膜により下層配線
が構成されている。さらに層間絶縁膜６が形成され、そ
の上にチタンタングステン合金膜８が約５００オングス
トローム、金膜１１が約１μの厚さでそれぞれ形成され
ており、これら２種の積層膜により上層配線が構成され
ている。上層配線と下層配線はビアホールを通して接続
されている。チタンタングステン合金膜８は金膜１１と
Ａｌ−Ｓｉ−Ｃｕ膜４の相互拡散を防ぐためのバリアメ
タル膜として用いられている。このように構成された多
層配線構造は、下層配線がアルミニウムを主導電材料と
しているので微細加工性に優れており、かつ、上層配線
が金を主導電材料としているので低抵抗かつマイグレー
ション耐性に優れた配線構造となっている。2. Description of the Related Art In recent years, semiconductor devices have been increasingly densified and speeded up, and wirings having low resistance and excellent migration resistance have been demanded. Although gold wiring has been attracting attention as such wiring, it has a drawback that fine processing is difficult. Therefore, in a semiconductor device having a multilayer wiring, aluminum is used as a main conductive material for a lower layer wiring which requires a fine processing with a line width of 1 μm or less,
Attempts have been made to use gold as the main conductive material for the upper layer wiring having a line width of 1 μm or more and requiring a large current to flow. Such an example will be described with reference to FIG. On the interlayer insulating film 1, the titanium film 2 is about 500 Å, the titanium nitride film 3 is about 1000 Å, and Al--Si--.
The Cu films 4 are each formed with a thickness of about 5000 angstroms, and the lower layer wiring is constituted by these three kinds of laminated films. Further, an interlayer insulating film 6 is formed, a titanium-tungsten alloy film 8 is formed thereon with a thickness of about 500 Å, and a gold film 11 is formed with a thickness of about 1 μm, respectively, and an upper layer wiring is constituted by these two kinds of laminated films. ing. The upper layer wiring and the lower layer wiring are connected through via holes. The titanium-tungsten alloy film 8 is used as a barrier metal film for preventing mutual diffusion of the gold film 11 and the Al-Si-Cu film 4. The multi-layer wiring structure configured in this manner is excellent in fine workability because the lower layer wiring uses aluminum as the main conductive material, and has excellent low resistance and migration resistance because the upper layer wiring uses gold as the main conductive material. It has a wiring structure.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の多層配
線構造においては、ビアホール径が小さくなるとチタン
タングステン合金膜８のカバレッジが悪化し、ビアホー
ル底部の端にくびれが生じ膜厚が極端に薄くなり、バリ
アメタルとしての機能が損なわれるという欠点があっ
た。その結果、金膜１１とＡｌ−Ｓｉ−Ｃｕ膜４との相
互拡散が起こり、ビアホール抵抗の増加あるいは配線抵
抗の増加が生じるという問題点があった。In the conventional multilayer wiring structure described above, when the diameter of the via hole is reduced, the coverage of the titanium-tungsten alloy film 8 is deteriorated, and the bottom end of the via hole is constricted, resulting in an extremely thin film thickness. However, there is a drawback that the function as a barrier metal is impaired. As a result, there has been a problem that mutual diffusion between the gold film 11 and the Al—Si—Cu film 4 occurs, which causes an increase in via hole resistance or an increase in wiring resistance.
【０００４】本発明の目的は上記問題点を排除し、ビア
ホール径が小さくなっても金膜１１とＡｌ−Ｓｉ−Ｃｕ
膜４との相互拡散が起こらない配線構造を提供すること
である。The object of the present invention is to eliminate the above-mentioned problems, and even if the via hole diameter becomes small, the gold film 11 and the Al-Si-Cu are formed.
It is to provide a wiring structure in which mutual diffusion with the film 4 does not occur.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体装置は、
アルミニウムを主導電材料とする下層配線と金を主導電
材料とする上層配線により構成される多層配線を有し、
下層配線は上層がバリアメタル膜により構成される積層
構造を有しており、かつ、上層配線は下層がバリアメタ
ル膜により構成される積層構造を有している。The semiconductor device of the present invention comprises:
It has a multilayer wiring composed of a lower layer wiring whose main conductive material is aluminum and an upper layer wiring whose main conductive material is gold.
The lower layer wiring has a laminated structure in which the upper layer is composed of a barrier metal film, and the upper layer wiring has a laminated structure in which the lower layer is composed of a barrier metal film.
【０００６】[0006]
【作用】このような配線構造においては、ビアホール径
が小さくなり上層配線の下層のバリアメタル膜のカバレ
ッジが悪化した場合でも、下層配線の上層にバリアメタ
ル膜が存在するために上層配線の主導電材料がある金と
下層配線の主導電材料であるアルミニウムとの相互拡散
が起こらず、ビアホール抵抗の増大や配線抵抗の増大は
生じない。In such a wiring structure, even if the diameter of the via hole is reduced and the coverage of the barrier metal film in the lower layer of the upper layer wiring is deteriorated, the barrier metal film is present in the upper layer of the lower layer wiring, so that the main conductivity of the upper layer wiring is reduced. Mutual diffusion does not occur between gold, which is a material, and aluminum, which is the main conductive material of the lower layer wiring, and neither via hole resistance nor wiring resistance increases.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【０００８】図１は本発明の第１の実施例を説明するた
めの断面図であり、図２（ａ）〜（ｅ）はその製造工程
を説明するための断面図である。FIG. 1 is a sectional view for explaining a first embodiment of the present invention, and FIGS. 2A to 2E are sectional views for explaining the manufacturing process.
【０００９】まず図２（ａ）に示すように層間絶縁膜１
上にマグネトロンスパッタ法によりチタン膜２を約５０
０オングストローム、窒化チタン膜３を約５００オング
ストローム、Ａｌ−Ｓｉ−Ｃｕ膜４を約５０００オング
ストローム、チタンタングステン合金膜５を約１０００
オングストローム形成する。通常のリソグラフィー工程
を経てこれらの積層膜のパターニングを行ない下層配線
を形成する。層間絶縁膜１より下にはさらに下層の配線
および半導体素子部分が存在するがここでは説明を省略
する。First, as shown in FIG. 2A, the interlayer insulating film 1 is formed.
Approximately 50 titanium films 2 are formed on the top by magnetron sputtering.
0 Å, the titanium nitride film 3 is about 500 Å, the Al—Si—Cu film 4 is about 5000 Å, and the titanium-tungsten alloy film 5 is about 1000 Å.
Forming angstroms. These laminated films are patterned through a normal lithography process to form lower layer wiring. Below the inter-layer insulating film 1, there are wirings and semiconductor element portions in a lower layer, but the description thereof is omitted here.
【００１０】次に図２（ｂ）に示すように層間絶縁膜６
を約１μ形成した後通常のリソグラフィー工程を経て直
径０．５μ〜１．０μ程度のビアホール７を形成する。Next, as shown in FIG. 2B, the interlayer insulating film 6 is formed.
After forming about 1 μm, a via hole 7 having a diameter of about 0.5 μm to 1.0 μm is formed through a normal lithography process.
【００１１】次に図２（ｃ）に示すようにマグネトロン
スパッタ法によりチタンタングステン合金膜８を約５０
０オングストローム、金膜を約３００オングストローム
形成する。Next, as shown in FIG. 2C, about 50 titanium titanium-tungsten alloy film 8 is formed by magnetron sputtering.
A gold film having a thickness of 0 Å is formed to have a thickness of about 300 Å.
【００１２】次に図２（ｄ）に示すように通常のリソグ
ラフィー工程を経てフォトレジスト１０を上層配線パタ
ーンに形成した後、電解金メッキにより金膜１１を約１
μ形成する。Next, as shown in FIG. 2D, a photoresist 10 is formed into an upper wiring pattern by a normal lithography process, and then a gold film 11 is formed to a thickness of about 1 by electrolytic gold plating.
μ form.
【００１３】次に図２（ｅ）に示すようにフォトレジス
ト１０を除去した後、アルゴンイオンシリングおよびリ
アクティブイオンエッチングにより配線部以外の金膜９
およびチタンタングステン合金膜８を除去する。Next, as shown in FIG. 2E, the photoresist 10 is removed, and then the gold film 9 other than the wiring portion is formed by argon ion schilling and reactive ion etching.
Then, the titanium-tungsten alloy film 8 is removed.
【００１４】このようにして得られた配線構造をあらた
めて図１に示す。金膜９は金膜１１に含めている。この
ような配線構造はＡｌ−Ｓｉ−Ｃｕ膜４上にチタンタン
グステン合金膜５が存在しているのでチタンタングステ
ン合金膜８のカバレッジが低下してビアホール内の膜厚
が薄くなった場合においても金膜１１とＡｌ−Ｓｉ−Ｃ
ｕ膜４との相互拡散がない配線構造となっている。しか
も、下層配線なチタン膜２、窒化チタン膜３、Ａｌ−Ｓ
ｉ−Ｃｕ膜４、チタンタングステン合金膜５により構成
されているので１μ以下の微細な加工が可能である。ま
た、上層配線はチタンタングステン合金膜８および金膜
１１により構成されており低抵抗かつ高信頼性を実現し
ている。したがって全体として、半導体装置の微細化、
高速化、高信頼性化に適した配線構造となっている。The wiring structure thus obtained is shown in FIG. 1 again. The gold film 9 is included in the gold film 11. In such a wiring structure, since the titanium-tungsten alloy film 5 is present on the Al-Si-Cu film 4, the coverage of the titanium-tungsten alloy film 8 is lowered, and even when the film thickness in the via hole is reduced, gold is not formed. Film 11 and Al-Si-C
The wiring structure has no mutual diffusion with the u film 4. In addition, the lower wiring titanium film 2, titanium nitride film 3, Al-S
Since it is composed of the i-Cu film 4 and the titanium-tungsten alloy film 5, fine processing of 1 μm or less is possible. Further, the upper layer wiring is composed of the titanium-tungsten alloy film 8 and the gold film 11 to realize low resistance and high reliability. Therefore, as a whole, miniaturization of semiconductor devices,
The wiring structure is suitable for high speed and high reliability.
【００１５】図３は本発明の第２の実施例を説明するた
めの断面図である。層間絶縁膜１上にチタン膜２が約５
００オングストローム、窒化チタン膜３が約１０００オ
ングストローム、Ａｌ−Ｃｕ膜４が約５０００オングス
トローム、窒化チタン膜１２が約２０００オングストロ
ームそれぞれ形成されており、これらにより下層配線が
構成されている。さらに層間絶縁膜６が約１μ形成さ
れ、ビアホールを介して下層配線と上層配線が接続され
ている。上層配線はチタン膜１３が約５００オングスト
ローム、窒化チタン膜１４が約１０００オングストロー
ム、金膜１１が約１．５μの厚さで構成されている積層
膜である。ビアホールはテーパーが付けられており、上
層配線と下層配線の接続が比較的容易となっている。チ
タン膜１３は窒化チタン膜１４と層間絶縁膜６との密着
層の役割を果たしている。このような配線構造において
はビアホール径が小さくなり窒化チタン膜１４のカバレ
ッジが悪化しビアホール底部での窒化チタン膜１４の膜
厚が薄くなった場合でも窒化チタン膜１２が存在するた
めに金膜１１とＡｌ−Ｃｕ膜４との相互拡散は起こらな
い。しかも、下層配線はチタン膜２、窒化チタン膜３、
Ａｌ−Ｃｕ膜４、窒化チタン膜１２により構成されてい
るので１μ以下の微細加工が可能である。Ａｌ−Ｃｕ膜
４はＡｌ−Ｓｉ−Ｃｕ膜に比べさらに微細加工性に優れ
ている。窒化チタン膜１２は配線のパターニングのため
のリソグラフィー工程において反射防止膜の役割も果た
している。また、上層配線はチタン膜１３、窒化チタン
膜１４および金膜１１により構成されているので低抵抗
かつ高信頼性を実現している。したがって全体として、
半導体装置の微細化、高速化、高信頼化に適した配線構
造となっている。FIG. 3 is a sectional view for explaining the second embodiment of the present invention. About 5 titanium films 2 are formed on the interlayer insulating film 1.
00 Å, the titanium nitride film 3 is formed in about 1000 Å, the Al—Cu film 4 is formed in about 5000 Å, and the titanium nitride film 12 is formed in about 2000 Å, which form the lower wiring. Further, an interlayer insulating film 6 is formed with a thickness of about 1 μm, and the lower layer wiring and the upper layer wiring are connected via a via hole. The upper wiring is a laminated film in which the titanium film 13 has a thickness of about 500 Å, the titanium nitride film 14 has a thickness of about 1000 Å, and the gold film 11 has a thickness of about 1.5 μm. Since the via hole is tapered, the connection between the upper layer wiring and the lower layer wiring is relatively easy. The titanium film 13 serves as an adhesion layer between the titanium nitride film 14 and the interlayer insulating film 6. In such a wiring structure, even if the via hole diameter is reduced, the coverage of the titanium nitride film 14 is deteriorated, and the titanium nitride film 12 is thin at the bottom of the via hole, the titanium nitride film 12 is present, so that the gold film 11 is present. And Al-Cu film 4 do not interdiffuse. Moreover, the lower layer wiring includes the titanium film 2, the titanium nitride film 3,
Since it is composed of the Al—Cu film 4 and the titanium nitride film 12, fine processing of 1 μm or less is possible. The Al-Cu film 4 is more excellent in fine workability than the Al-Si-Cu film. The titanium nitride film 12 also plays the role of an antireflection film in the lithography process for patterning the wiring. Further, since the upper wiring is composed of the titanium film 13, the titanium nitride film 14 and the gold film 11, low resistance and high reliability are realized. So overall,
The wiring structure is suitable for miniaturization, high speed, and high reliability of semiconductor devices.
【００１６】[0016]
【発明の効果】以上説明したように本発明の半導体装置
は、下層配線の上層にあらかじめバリアメタル膜を設け
ているので、上層配線の下層に設けられたバリアメタル
膜が薄くなった場合でも上層配線材料と下層配線材料の
相互拡散が起こらない。したがって、上層配線材料とし
て金、下層配線材料としてアルミニウムという異種金属
を使用することができるのでそれぞれの特徴を生かして
半導体装置を高密度化、高速化、高信頼性化できる効果
を有する。As described above, in the semiconductor device of the present invention, since the barrier metal film is previously provided on the upper layer of the lower wiring, even if the barrier metal film provided on the lower layer of the upper wiring becomes thin, Mutual diffusion of wiring material and lower layer wiring material does not occur. Therefore, different metals such as gold can be used as the upper layer wiring material and aluminum can be used as the lower layer wiring material, so that the semiconductor device can be highly densified, speeded up, and highly reliable by utilizing the respective characteristics.
【図１】本発明の第１の実施例を説明するための断面
図。FIG. 1 is a cross-sectional view for explaining a first embodiment of the present invention.
【図２】本発明の第１の実施例の製造工程を説明するた
めの断面図。FIG. 2 is a cross-sectional view for explaining a manufacturing process according to the first embodiment of the present invention.
【図３】本発明の第２の実施例を説明するための断面
図。FIG. 3 is a sectional view for explaining a second embodiment of the present invention.
【図４】従来例を説明するための断面図。FIG. 4 is a cross-sectional view for explaining a conventional example.
１ 層間絶縁膜 ２ チタン膜 ３ 窒化チタン膜 ４ Ａｌ−Ｓｉ−Ｃｕ膜 ５ チタンタングステン合金膜 ６ 層間絶縁膜 ７ ビアホール ８ チタンタングステン合金膜 ９ 金膜 １０ フォトレジスト １１ 金膜 １２ 窒化チタン膜 １３ チタン膜 １４ 窒化チタン膜 DESCRIPTION OF SYMBOLS 1 Interlayer insulating film 2 Titanium film 3 Titanium nitride film 4 Al-Si-Cu film 5 Titanium tungsten alloy film 6 Interlayer insulating film 7 Via hole 8 Titanium tungsten alloy film 9 Gold film 10 Photoresist 11 Gold film 12 Titanium nitride film 13 Titanium film 14 Titanium nitride film
Claims (3)
と金を主導電材料とする上層配線により構成される多層
配線を有する半導体装置において、前記下層配線は上層
がバリアメタル膜により構成される積層構造を有してお
り、かつ、前記上層配線は下層がバリアメタル膜により
構成される積層構造を有することを特徴とする半導体装
置。1. A semiconductor device having a multilayer wiring composed of a lower layer wiring made of aluminum as a main conductive material and an upper layer wiring made of gold as a main conductive material, wherein the lower layer wiring has an upper layer made of a barrier metal film. And a lower layer of the upper wiring has a laminated structure constituted by a barrier metal film.
前記上層配線の下層のバリアメタル膜とが同種とバリア
メタル膜であることを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the barrier metal film in the upper layer of the lower wiring and the barrier metal film in the lower layer of the upper wiring are the same kind and the barrier metal film.
ン合金膜あるいは窒化チタン膜であることを特徴とする
請求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the barrier metal film is a titanium-tungsten alloy film or a titanium nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711293A JPH07183377A (en) | 1993-12-24 | 1993-12-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711293A JPH07183377A (en) | 1993-12-24 | 1993-12-24 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183377A true JPH07183377A (en) | 1995-07-21 |
Family
ID=18195434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32711293A Pending JPH07183377A (en) | 1993-12-24 | 1993-12-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183377A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374300B1 (en) * | 2000-10-06 | 2003-03-03 | 동부전자 주식회사 | Copper layer for semiconductor fabrication method |
| US7335989B2 (en) | 2003-09-05 | 2008-02-26 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| JP2012038965A (en) * | 2010-08-09 | 2012-02-23 | Lapis Semiconductor Co Ltd | Semiconductor device and manufacturing method of the same |
| JP2015046423A (en) * | 2013-08-27 | 2015-03-12 | 株式会社村田製作所 | Wiring connection structure, and dielectric thin-film capacitor having this wiring connection structure |
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-
1993
- 1993-12-24 JP JP32711293A patent/JPH07183377A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |