JPH07170069A - 多層回路の製造法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 76
- 239000004020 conductor Substances 0.000 claims abstract description 50
- 229920002313 fluoropolymer Polymers 0.000 claims abstract description 41
- 239000004811 fluoropolymer Substances 0.000 claims abstract description 41
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 229910052802 copper Inorganic materials 0.000 claims abstract description 29
- 239000010949 copper Substances 0.000 claims abstract description 29
- 238000007747 plating Methods 0.000 claims abstract description 29
- 238000010030 laminating Methods 0.000 claims abstract description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 31
- 229910052759 nickel Inorganic materials 0.000 claims description 22
- 229910052737 gold Inorganic materials 0.000 claims description 21
- 239000010931 gold Substances 0.000 claims description 21
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 20
- 239000002131 composite material Substances 0.000 claims description 19
- 230000000712 assembly Effects 0.000 claims description 15
- 238000000429 assembly Methods 0.000 claims description 15
- 229910000510 noble metal Inorganic materials 0.000 claims description 15
- 239000003989 dielectric material Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000007787 solid Substances 0.000 claims description 10
- 229920001343 polytetrafluoroethylene Polymers 0.000 claims description 7
- 239000004810 polytetrafluoroethylene Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- -1 polytetrafluoroethylene Polymers 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- 238000001816 cooling Methods 0.000 claims 2
- 229910003460 diamond Inorganic materials 0.000 claims 2
- 239000010432 diamond Substances 0.000 claims 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 238000003475 lamination Methods 0.000 abstract description 12
- 230000004888 barrier function Effects 0.000 abstract description 10
- 150000001875 compounds Chemical class 0.000 abstract description 2
- 238000009824 pressure lamination Methods 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 114
- 239000004642 Polyimide Substances 0.000 description 17
- 229920001721 polyimide Polymers 0.000 description 17
- 238000010586 diagram Methods 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 8
- 239000000945 filler Substances 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000010970 precious metal Substances 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229920001577 copolymer Polymers 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- BFKJFAAPBSQJPD-UHFFFAOYSA-N tetrafluoroethene Chemical group FC(F)=C(F)F BFKJFAAPBSQJPD-UHFFFAOYSA-N 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 241000905957 Channa melasoma Species 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HCDGVLDPFQMKDK-UHFFFAOYSA-N hexafluoropropylene Chemical group FC(F)=C(F)C(F)(F)F HCDGVLDPFQMKDK-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000000930 thermomechanical effect Effects 0.000 description 1
- 239000012815 thermoplastic material Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
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- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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-
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- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
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Abstract
(57)【要約】
【構成】 プラットホーム上にフォトレジストを現像し
てなる第1部位を形成させ、該第1部位を導電性材料で
満たし、第1姿を形成させ、該第1姿上に第2姿を第1
姿と同様にして形成させ、前記フォトレジストを全て除
き、そこにフルオロポリマー複合材料をラミネートして
第1アセンブリを形成させ、同様にして製造した第2ア
センブリとスタックさせて熱および圧力下にフルオロポ
リマー複合材料を溶融させかつ、前記導電性材料を拡散
させることからなる多層回路の製造方法。 【効果】 本発明によれば絶縁層および導電性層の間の
バリヤー層の必要のない多層回路の製造方法が提供され
る。
てなる第1部位を形成させ、該第1部位を導電性材料で
満たし、第1姿を形成させ、該第1姿上に第2姿を第1
姿と同様にして形成させ、前記フォトレジストを全て除
き、そこにフルオロポリマー複合材料をラミネートして
第1アセンブリを形成させ、同様にして製造した第2ア
センブリとスタックさせて熱および圧力下にフルオロポ
リマー複合材料を溶融させかつ、前記導電性材料を拡散
させることからなる多層回路の製造方法。 【効果】 本発明によれば絶縁層および導電性層の間の
バリヤー層の必要のない多層回路の製造方法が提供され
る。
Description
【0001】
【産業上の利用分野】本発明は、一般に多層回路板およ
びマルチチップモジュール(これらは本明細書中、まと
めて回路と呼ぶ)の製造方法に関する。より詳しくは、
本発明は、マルチチップモジュールアセンブリ(回路ア
センブリ)間の相互連絡(interconnecti
on)が、フルオロポリマー複合材料と拡散性導電性材
料(例えば貴金属)を使用する単一のラミネーションス
テップでなされる新規かつ改善された多層回路の製造方
法に関する。
びマルチチップモジュール(これらは本明細書中、まと
めて回路と呼ぶ)の製造方法に関する。より詳しくは、
本発明は、マルチチップモジュールアセンブリ(回路ア
センブリ)間の相互連絡(interconnecti
on)が、フルオロポリマー複合材料と拡散性導電性材
料(例えば貴金属)を使用する単一のラミネーションス
テップでなされる新規かつ改善された多層回路の製造方
法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】MC
M用の基板の必要性および要望は電子産業において良く
知られている。ICパッケージングの密度を上げるこ
と、相互連絡キャパシティーを向上させることおよび相
互連絡性能を改善することの必要性は、VLSIパッケ
ージング技術者間でおよび電子産業のあらゆる分野で良
く知られている。
M用の基板の必要性および要望は電子産業において良く
知られている。ICパッケージングの密度を上げるこ
と、相互連絡キャパシティーを向上させることおよび相
互連絡性能を改善することの必要性は、VLSIパッケ
ージング技術者間でおよび電子産業のあらゆる分野で良
く知られている。
【0003】マルチチップモジュールは、複雑なマイク
ロプロセッサーチップ、メモリーチップ等を含み得るい
くつかのICチップが高密度基板によって相互連絡され
るパッケージング技術として考えることができる。MC
M用の基板がここ数年間一般に知られているが、これら
の知られている従来技術のMCM用基板は典型的にはポ
リイミドの薄いフイルムベースの材料系であり、それら
の系はいくつかの欠陥を有する。ポリイミド誘電材料に
は、不十分な熱−機械的信頼性および安定性ならびに電
気的性能の限界がある。該ポリアミド材料は一般に熱硬
化性であり、高い弾性率を有するため、重大な不適合
性、すなわち、ポリイミドと銅−導電体および/または
回路構造のほかの要素との間で熱膨脹率(CTE)の違
いを有する。このため、MCM基板の製造中および/ま
たは使用中に生ずる熱変位の間に、その周辺材料ならび
にインターフェイスに高い歪みを招く。これらの歪み
は、寸法の不安定性、クラッキング、離層および他の熱
機械的に関連する問題を導き得る。また、ポリイミドと
銅導電体との間の化学結合は弱く、通常水の存在に敏感
であるので、銅−ポリイミド界面の信頼性は劣る。
ロプロセッサーチップ、メモリーチップ等を含み得るい
くつかのICチップが高密度基板によって相互連絡され
るパッケージング技術として考えることができる。MC
M用の基板がここ数年間一般に知られているが、これら
の知られている従来技術のMCM用基板は典型的にはポ
リイミドの薄いフイルムベースの材料系であり、それら
の系はいくつかの欠陥を有する。ポリイミド誘電材料に
は、不十分な熱−機械的信頼性および安定性ならびに電
気的性能の限界がある。該ポリアミド材料は一般に熱硬
化性であり、高い弾性率を有するため、重大な不適合
性、すなわち、ポリイミドと銅−導電体および/または
回路構造のほかの要素との間で熱膨脹率(CTE)の違
いを有する。このため、MCM基板の製造中および/ま
たは使用中に生ずる熱変位の間に、その周辺材料ならび
にインターフェイスに高い歪みを招く。これらの歪み
は、寸法の不安定性、クラッキング、離層および他の熱
機械的に関連する問題を導き得る。また、ポリイミドと
銅導電体との間の化学結合は弱く、通常水の存在に敏感
であるので、銅−ポリイミド界面の信頼性は劣る。
【0004】MCM用のポリイミドベースの基板の製造
方法のうちのいくつかの方法では、液体形態のポリイミ
ド前駆体が使用され、これが硬化される。別の方法にお
いては、シートの形態のポリイミドプレプレグが使用さ
れる。いずれの場合においても、ポリイミド製のMCM
基板構造から水を締め出しておくのは困難である。水は
しばしばポリイミドの硬化の際に発生する。ポリイミド
の平衡水吸収は有意であり、しばしば1%を超え、水取
り込み速度は速くなり得る。また、ポリイミド中の水拡
散速度はしばしば速く、ポリイミドMCM基板構造中の
水はポリイミド−導電体界面に素早く拡散し、界面を腐
食ないし分解する。この界面の問題に対処するために、
金属、通常はクロムの層がポリイミドと銅導電体との間
のバリヤー層として使用される。このバリヤー層の使用
は好結果ではあるが、重大でありかつ高価なステップを
必要とするため、MCM基板構造の製造コストは高く付
く。
方法のうちのいくつかの方法では、液体形態のポリイミ
ド前駆体が使用され、これが硬化される。別の方法にお
いては、シートの形態のポリイミドプレプレグが使用さ
れる。いずれの場合においても、ポリイミド製のMCM
基板構造から水を締め出しておくのは困難である。水は
しばしばポリイミドの硬化の際に発生する。ポリイミド
の平衡水吸収は有意であり、しばしば1%を超え、水取
り込み速度は速くなり得る。また、ポリイミド中の水拡
散速度はしばしば速く、ポリイミドMCM基板構造中の
水はポリイミド−導電体界面に素早く拡散し、界面を腐
食ないし分解する。この界面の問題に対処するために、
金属、通常はクロムの層がポリイミドと銅導電体との間
のバリヤー層として使用される。このバリヤー層の使用
は好結果ではあるが、重大でありかつ高価なステップを
必要とするため、MCM基板構造の製造コストは高く付
く。
【0005】ポリイミドベースのMCM用基板について
他に指摘すべき点は、それらが薄いフイルム構造である
という点である。ポリイミドの層は、2〜7ミクロン厚
の導電性ラインを有して典型的に5〜12ミクロンの範
囲の厚さである。それらの比較的薄い導電性ラインは比
較的高い抵抗および比較的高い欠損を意味し、ポリイミ
ド材料それ自身の性質および使用される比較的薄い層の
両方の結果、電気絶縁特性が劣る。
他に指摘すべき点は、それらが薄いフイルム構造である
という点である。ポリイミドの層は、2〜7ミクロン厚
の導電性ラインを有して典型的に5〜12ミクロンの範
囲の厚さである。それらの比較的薄い導電性ラインは比
較的高い抵抗および比較的高い欠損を意味し、ポリイミ
ド材料それ自身の性質および使用される比較的薄い層の
両方の結果、電気絶縁特性が劣る。
【0006】多層回路もまたよく知られており、複数の
スタックされた基板/回路トレースアセンブリを含み、
間隔をおいた回路トレース上の選択した位置の間で相互
連絡されている。通常の多層回路の製造技術では一般に
相互連絡の多重レベルが得られない。すなわち、顕著な
密度の欠損および/または製造コストの大きな増大なし
では1つの層から他のいかなる層への簡単な相互連絡も
得れない。このことは回路密度および基板の数を限定す
る。多重の相互連絡レベルが要求されたとき、ステップ
の多い一連の製造技術が通常使用されるが、歩留まりが
悪い。
スタックされた基板/回路トレースアセンブリを含み、
間隔をおいた回路トレース上の選択した位置の間で相互
連絡されている。通常の多層回路の製造技術では一般に
相互連絡の多重レベルが得られない。すなわち、顕著な
密度の欠損および/または製造コストの大きな増大なし
では1つの層から他のいかなる層への簡単な相互連絡も
得れない。このことは回路密度および基板の数を限定す
る。多重の相互連絡レベルが要求されたとき、ステップ
の多い一連の製造技術が通常使用されるが、歩留まりが
悪い。
【0007】米国特許第4,788,766号はこれら
の問題を克服することを試みた。この先行特許はつぎの
方法を開示した。多層アセンブリを多数の別々の回路板
で製造する。各板は、第1導電性層が一方の表面に形成
されている一方、第2導電性層が反対側の表面に形成さ
れている基板を有する。該基板は導電性層を絶縁する誘
電性材料である。バイアホール(via hole)が
第1導電性層、基板および第2導電性層を介していろい
ろな場所で形成される。銅のような外側の導電性材料は
第1および第2導電性層ならびに該ホールの側壁に使用
される。導電性結合材料がその後該ホールの周りの領域
中の外側導電性材料の上に堆積される。一度別々の板が
製造されると、それらは、所定の順番および方向で、各
層のペアーの間に位置された適当な低温誘電結合プライ
(結合プライが回路基板材料よりも低い軟化温度を有す
ることを意味する)を用いてスタックされる。該誘電結
合プライは正しく合わされた孔が必要であり、該孔は、
一方の基板の導電性層が隣の基板の導電性層と電気的に
導電性の接続を形成するための領域に相当する。このよ
うに、誘電結合プライは、隣の板と互いに完全に結合す
ると共に、異なった板の導電性層の間に電気的絶縁およ
び/または電気的接続を与える。該板のアセンブリーは
その後加熱および加圧のサイクルにかけられ、各板層の
間の結合が生じる。
の問題を克服することを試みた。この先行特許はつぎの
方法を開示した。多層アセンブリを多数の別々の回路板
で製造する。各板は、第1導電性層が一方の表面に形成
されている一方、第2導電性層が反対側の表面に形成さ
れている基板を有する。該基板は導電性層を絶縁する誘
電性材料である。バイアホール(via hole)が
第1導電性層、基板および第2導電性層を介していろい
ろな場所で形成される。銅のような外側の導電性材料は
第1および第2導電性層ならびに該ホールの側壁に使用
される。導電性結合材料がその後該ホールの周りの領域
中の外側導電性材料の上に堆積される。一度別々の板が
製造されると、それらは、所定の順番および方向で、各
層のペアーの間に位置された適当な低温誘電結合プライ
(結合プライが回路基板材料よりも低い軟化温度を有す
ることを意味する)を用いてスタックされる。該誘電結
合プライは正しく合わされた孔が必要であり、該孔は、
一方の基板の導電性層が隣の基板の導電性層と電気的に
導電性の接続を形成するための領域に相当する。このよ
うに、誘電結合プライは、隣の板と互いに完全に結合す
ると共に、異なった板の導電性層の間に電気的絶縁およ
び/または電気的接続を与える。該板のアセンブリーは
その後加熱および加圧のサイクルにかけられ、各板層の
間の結合が生じる。
【0008】米国特許第4,788,766号の方法が
従来技術のいくつかの問題を克服する一方、この先行方
法は、結合プライの融解温度よりも高い融解温度を有す
る基板の必要性を含む欠点を有する。換言すると、該先
行特許は低温結合プライの使用を必要とし、そのことに
より、多層回路の熱的性質が限定される。加えて、この
先行方法は正しく合わされた孔を結合プライ中に必要と
し(これは位置合わせの問題を導く)、かつ、めっきさ
れたスルーホールを有する多層回路に限定される。
従来技術のいくつかの問題を克服する一方、この先行方
法は、結合プライの融解温度よりも高い融解温度を有す
る基板の必要性を含む欠点を有する。換言すると、該先
行特許は低温結合プライの使用を必要とし、そのことに
より、多層回路の熱的性質が限定される。加えて、この
先行方法は正しく合わされた孔を結合プライ中に必要と
し(これは位置合わせの問題を導く)、かつ、めっきさ
れたスルーホールを有する多層回路に限定される。
【0009】米国特許第5,046,238号はこれら
の問題を克服することを試みた。この先行特許では、回
路を有する誘電性基板を含む複数の回路層を順にスタッ
クする。この誘電基板は、フルオロポリマーベースの基
板のような融着し得る高分子材料で構成され得る。溶融
し得る導電性結合材料(例えばソルダー)が(スタッキ
ングステップに先だって)選択的に露光された回路トレ
ース上に適用され、その後、スタック全体が熱および圧
力下にラミネートされ、同時に基板および導電性層の全
てが互いに溶融され、ソリッドな導電性インターコネク
ト(solidconductive interco
nnect)を有する集積多層回路が形成される。
の問題を克服することを試みた。この先行特許では、回
路を有する誘電性基板を含む複数の回路層を順にスタッ
クする。この誘電基板は、フルオロポリマーベースの基
板のような融着し得る高分子材料で構成され得る。溶融
し得る導電性結合材料(例えばソルダー)が(スタッキ
ングステップに先だって)選択的に露光された回路トレ
ース上に適用され、その後、スタック全体が熱および圧
力下にラミネートされ、同時に基板および導電性層の全
てが互いに溶融され、ソリッドな導電性インターコネク
ト(solidconductive interco
nnect)を有する集積多層回路が形成される。
【0010】米国特許第5,046,238号中の第1
の実施態様において、個々の回路層はそれぞれ以下のよ
うに製造される。(1)除き得るマンドレル上にトレー
スおよびパッドを形成し、(2)該回路およびマンドレ
ルに誘電層をラミネートし、(3)選択した場所に誘電
層を通して(レーザー、プラズマ、イオンエッチングま
たは機械的穿孔技術を用いて)アクセス開口部を形成さ
せ、選択した回路の場所を露出させ、(4)アクセス開
口部の最上部よりも低い水準に導電性ポストをアクセス
開口部中に形成させ、(5)溶融し得る導電性材料をア
クセス開口部中に付与する。その後、複数のこれらの個
々の回路層を用いて、露出した溶融し得る導電性材料が
隣の回路の選択した場所に接触するようにスタック物を
形成させる。このスタック物をその後加熱および加圧
し、誘電基板と溶融し得る導電性材料の複数層を同時に
溶融し、凝集溶融多層回路板(cohesive fu
sed multilayer circuit bo
ad)を得る。
の実施態様において、個々の回路層はそれぞれ以下のよ
うに製造される。(1)除き得るマンドレル上にトレー
スおよびパッドを形成し、(2)該回路およびマンドレ
ルに誘電層をラミネートし、(3)選択した場所に誘電
層を通して(レーザー、プラズマ、イオンエッチングま
たは機械的穿孔技術を用いて)アクセス開口部を形成さ
せ、選択した回路の場所を露出させ、(4)アクセス開
口部の最上部よりも低い水準に導電性ポストをアクセス
開口部中に形成させ、(5)溶融し得る導電性材料をア
クセス開口部中に付与する。その後、複数のこれらの個
々の回路層を用いて、露出した溶融し得る導電性材料が
隣の回路の選択した場所に接触するようにスタック物を
形成させる。このスタック物をその後加熱および加圧
し、誘電基板と溶融し得る導電性材料の複数層を同時に
溶融し、凝集溶融多層回路板(cohesive fu
sed multilayer circuit bo
ad)を得る。
【0011】米国特許第5,046,238号中の第2
の実施態様において、少なくとも1つの回路板を任意の
適当な技術を用いて製造し、回路パターンをその上に有
する溶融し得る誘電性基板を形成する。次に、選択され
た場所を介する孔を有する溶融し得る誘電材料の1つの
層を、回路パターン上の選択した場所が露出するように
該回路板上に配置する。その後、溶融し得る導電性材料
のプラグ(例えばソルダー)を(手、機械等の技術で)
孔の中に位置させる。次に、溶融し得る導電性材料のプ
ラグが第2回路板上の回路パターン上の選択した場所に
並びかつ接触するように、第2回路板を第1回路板上に
スタックする。このスタック物をその後熱および圧力に
かけ、溶融し得る誘電性材料層および溶融し得る導電性
材料層の両方を同時に溶融させ、凝集溶融多層回路板を
得る。
の実施態様において、少なくとも1つの回路板を任意の
適当な技術を用いて製造し、回路パターンをその上に有
する溶融し得る誘電性基板を形成する。次に、選択され
た場所を介する孔を有する溶融し得る誘電材料の1つの
層を、回路パターン上の選択した場所が露出するように
該回路板上に配置する。その後、溶融し得る導電性材料
のプラグ(例えばソルダー)を(手、機械等の技術で)
孔の中に位置させる。次に、溶融し得る導電性材料のプ
ラグが第2回路板上の回路パターン上の選択した場所に
並びかつ接触するように、第2回路板を第1回路板上に
スタックする。このスタック物をその後熱および圧力に
かけ、溶融し得る誘電性材料層および溶融し得る導電性
材料層の両方を同時に溶融させ、凝集溶融多層回路板を
得る。
【0012】米国特許第5,046,238号の方法が
従来技術のいくつかの問題を克服するとはいえども、こ
の先行技術方法は、ラミネートしている間のソルダー塊
の拡がり、およびソルダーを脱酸素するために必要なフ
ラックス媒体の発生という問題を含む特定の欠点を有す
る。さらにソルダー塊の拡がりは、ソルダーの低い粘
度、ソルダーの量および他の回路姿(circuit
feature)の近接に依存する。さらに、フラック
ス化合物の全てをプリント回路板の内側の層から発生さ
せるのは難しく、そのため、残った有機物からの潜在的
長期信頼性問題が存在する。回路姿の超小型化の要望に
より、ソルダーを使用して可能なものよりも小さい姿サ
イズを有する回路板を製造することが所望されていた。
従来技術のいくつかの問題を克服するとはいえども、こ
の先行技術方法は、ラミネートしている間のソルダー塊
の拡がり、およびソルダーを脱酸素するために必要なフ
ラックス媒体の発生という問題を含む特定の欠点を有す
る。さらにソルダー塊の拡がりは、ソルダーの低い粘
度、ソルダーの量および他の回路姿(circuit
feature)の近接に依存する。さらに、フラック
ス化合物の全てをプリント回路板の内側の層から発生さ
せるのは難しく、そのため、残った有機物からの潜在的
長期信頼性問題が存在する。回路姿の超小型化の要望に
より、ソルダーを使用して可能なものよりも小さい姿サ
イズを有する回路板を製造することが所望されていた。
【0013】実際の固体状態の結合方法で使われた温度
および圧力は典型的には300℃および1000psi
より大きいのがよい。したがって、使用されるいかなる
誘電性材料も300℃以上で安定であることが必要であ
る。熱可塑性材料が一般的にこれらの厳しい結合条件を
有する高密度回路の製造に役に立たないことが理解され
よう。
および圧力は典型的には300℃および1000psi
より大きいのがよい。したがって、使用されるいかなる
誘電性材料も300℃以上で安定であることが必要であ
る。熱可塑性材料が一般的にこれらの厳しい結合条件を
有する高密度回路の製造に役に立たないことが理解され
よう。
【0014】フルオロポリマー類の誘電材料が、その低
い欠損および厳格な誘電率制御によって高周波数(>1
GHz)の用途にしばしば使用される。ポリテトラフル
オロエチレン(PTFE)、テトラフルオロエチレンお
よびパーフルオロアルキルビニルエーテルのコポリマー
(PFA)ならびにヘキサフルオロプロピレンおよびテ
トラフルオロエチレンのコポリマー(FEP)のような
フルオロポリマー類もまた、その400℃までの良好な
熱安定性およびその融点以上の良好な粘着特性によっ
て、優れた回路基板である。しかしながら、これらの材
料は一般にクリープ特性が劣っており、回路化したとき
に寸法安定性が劣る。
い欠損および厳格な誘電率制御によって高周波数(>1
GHz)の用途にしばしば使用される。ポリテトラフル
オロエチレン(PTFE)、テトラフルオロエチレンお
よびパーフルオロアルキルビニルエーテルのコポリマー
(PFA)ならびにヘキサフルオロプロピレンおよびテ
トラフルオロエチレンのコポリマー(FEP)のような
フルオロポリマー類もまた、その400℃までの良好な
熱安定性およびその融点以上の良好な粘着特性によっ
て、優れた回路基板である。しかしながら、これらの材
料は一般にクリープ特性が劣っており、回路化したとき
に寸法安定性が劣る。
【0015】密集した回路姿(トレース<150μmお
よびバイアス<200μm)に正しく合わせるために、
誘電材料が寸法的に安定であることが基本である。この
ため、x−y熱膨張を回路姿の金属(ほとんどの場合
銅)とうまく適合させることが必要となる。これは、誘
電的自己粘着特性または導電体への接着を危くすること
または許容し得ない高い多孔度を生じさせることなしに
行われなければならない。
よびバイアス<200μm)に正しく合わせるために、
誘電材料が寸法的に安定であることが基本である。この
ため、x−y熱膨張を回路姿の金属(ほとんどの場合
銅)とうまく適合させることが必要となる。これは、誘
電的自己粘着特性または導電体への接着を危くすること
または許容し得ない高い多孔度を生じさせることなしに
行われなければならない。
【0016】熱圧縮結合法は、米国特許第3,923,
231号に記載されているように、比較的低い温度およ
び穏やかな圧力で実施し得る。しかしながら、結合する
ために必要な時間は極めて長く(22〜30日)、これ
らの方法は一般的にプリント回路板またはマルチチップ
モジュール用途には実際的ではない。実際的な結合時間
(<5時間の均熱)を得るために、比較的高い温度(>
300℃)および圧力(>1000psi)が必要であ
る。米国特許第4,874,721号は圧力約2kg/
mm2 (2800psi)および400℃1時間の金結
合法を記載する。
231号に記載されているように、比較的低い温度およ
び穏やかな圧力で実施し得る。しかしながら、結合する
ために必要な時間は極めて長く(22〜30日)、これ
らの方法は一般的にプリント回路板またはマルチチップ
モジュール用途には実際的ではない。実際的な結合時間
(<5時間の均熱)を得るために、比較的高い温度(>
300℃)および圧力(>1000psi)が必要であ
る。米国特許第4,874,721号は圧力約2kg/
mm2 (2800psi)および400℃1時間の金結
合法を記載する。
【0017】フルオロポリマー類については、これらの
高い温度および圧力は流動を起こし得、それは、回路を
歪め、かつ、個々の回路層を深刻に不適合させる。この
問題は回路姿の密度が上がると大きく増大する。
高い温度および圧力は流動を起こし得、それは、回路を
歪め、かつ、個々の回路層を深刻に不適合させる。この
問題は回路姿の密度が上がると大きく増大する。
【0018】
【課題を解決するための手段】上述の従来技術の問題
は、本発明の多層回路の製造方法によって克服または軽
減される。本発明によれば、回路アセンブリは少なくと
も1層のフルオロポリマー複合材料および導電性材料を
使用する付加的な方法で製造される。導電性層がめっき
され、フルオロポリマー複合材料層がラミネートされ
る。充填されたフルオロポリマー複合体の使用により絶
縁層および導電性層の間のバリヤー層の必要がなくな
る。
は、本発明の多層回路の製造方法によって克服または軽
減される。本発明によれば、回路アセンブリは少なくと
も1層のフルオロポリマー複合材料および導電性材料を
使用する付加的な方法で製造される。導電性層がめっき
され、フルオロポリマー複合材料層がラミネートされ
る。充填されたフルオロポリマー複合体の使用により絶
縁層および導電性層の間のバリヤー層の必要がなくな
る。
【0019】複数のこれらの回路アセンブリーを順次ス
タックする。拡散性導電性材料(例えば貴金属)を、電
気的接続が所望の場所に、導線(lead line)
(または回路トレース)およびバイアス(vias)に
適用する。一度スタックすると、該回路は熱および圧力
下でラミネートされ、隣のフルオロポリマー複合材料を
溶融すると共に隣の拡散性導電性材料を拡散させ、ソリ
ッドな導電性インターコネクト(solid cond
uctive interconnect)を有する集
積多層回路を形成する。また、導電性金属と貴金属の組
み合わせによって、バリヤー金属(すなわちニッケル)
化を行って導電性金属が貴金属へ拡散するのを防ぐこと
が必要であることもある。別の具体例において、導線お
よびバイアスが貴金属でできているような場合は、バリ
ヤー金属は必要ではない。
タックする。拡散性導電性材料(例えば貴金属)を、電
気的接続が所望の場所に、導線(lead line)
(または回路トレース)およびバイアス(vias)に
適用する。一度スタックすると、該回路は熱および圧力
下でラミネートされ、隣のフルオロポリマー複合材料を
溶融すると共に隣の拡散性導電性材料を拡散させ、ソリ
ッドな導電性インターコネクト(solid cond
uctive interconnect)を有する集
積多層回路を形成する。また、導電性金属と貴金属の組
み合わせによって、バリヤー金属(すなわちニッケル)
化を行って導電性金属が貴金属へ拡散するのを防ぐこと
が必要であることもある。別の具体例において、導線お
よびバイアスが貴金属でできているような場合は、バリ
ヤー金属は必要ではない。
【0020】本発明のMCM基板で使用されるフルオロ
ポリマー複合誘電材料は好ましくはRogers Co
rporation(Rogers, Connect
icut、本発明の譲受人)製RO2800として知ら
れている材料である。その材料は、シランコートしたセ
ラミックフィラーを充填した熱可塑性ポリテトラフルオ
ロエチレン材料である。そのフルオロポリマー材料はよ
り詳しくは、米国特許第4,849,284号および第
5,061,548号に、一般に説明されていて、それ
らの全内容は参考として本明細書中に含めることとす
る。該材料の熱可塑性の性質および高いフィラー含量
(好ましくは50体積%より大きく、最も好ましくは6
0体積%より大きい)により、融解温度において高い粘
度が得られる。したがって、該材料は続く製造ステップ
の間に寸法安定性を失うことなしに繰り返して再融解し
得る。また、該誘電材料は低い弾性率(100〜120
Kpsi)および低いCTEを有するので、製造中およ
び得られた構造の使用中の両方において歪みが低い。ま
た、該材料は0.13%未満のオーダーの低吸湿性を特
徴とする。
ポリマー複合誘電材料は好ましくはRogers Co
rporation(Rogers, Connect
icut、本発明の譲受人)製RO2800として知ら
れている材料である。その材料は、シランコートしたセ
ラミックフィラーを充填した熱可塑性ポリテトラフルオ
ロエチレン材料である。そのフルオロポリマー材料はよ
り詳しくは、米国特許第4,849,284号および第
5,061,548号に、一般に説明されていて、それ
らの全内容は参考として本明細書中に含めることとす
る。該材料の熱可塑性の性質および高いフィラー含量
(好ましくは50体積%より大きく、最も好ましくは6
0体積%より大きい)により、融解温度において高い粘
度が得られる。したがって、該材料は続く製造ステップ
の間に寸法安定性を失うことなしに繰り返して再融解し
得る。また、該誘電材料は低い弾性率(100〜120
Kpsi)および低いCTEを有するので、製造中およ
び得られた構造の使用中の両方において歪みが低い。ま
た、該材料は0.13%未満のオーダーの低吸湿性を特
徴とする。
【0021】高容量のセラミック粉末を含めることによ
って、複合材の熱膨張を導電性金属の熱膨張に近付ける
ように減らして、フルオロポリマー類の寸法安定性が大
きく改善され得る。高フィラー充填は誘電体の流動性も
また減らす。このことは、実際の熱圧接法で必要な高温
かつ高圧結合法にとって基本性能である。しかしなが
ら、過剰量のフィラーは顕著に誘電結合力を劣化させ、
回路製造特性が劣った多孔性の複合体が得られる。許容
し得る寸法安定性および実際の固体状態の拡散方法に適
用するための自己粘着性を有するフルオロポリマー複合
体のフィラー含量の狭い範囲が確認された。
って、複合材の熱膨張を導電性金属の熱膨張に近付ける
ように減らして、フルオロポリマー類の寸法安定性が大
きく改善され得る。高フィラー充填は誘電体の流動性も
また減らす。このことは、実際の熱圧接法で必要な高温
かつ高圧結合法にとって基本性能である。しかしなが
ら、過剰量のフィラーは顕著に誘電結合力を劣化させ、
回路製造特性が劣った多孔性の複合体が得られる。許容
し得る寸法安定性および実際の固体状態の拡散方法に適
用するための自己粘着性を有するフルオロポリマー複合
体のフィラー含量の狭い範囲が確認された。
【0022】PTEE中55体積%〜70体積%の間の
溶融アモルファスシリカ含量によって、銅または金の導
電体との良好な寸法安定性が得られることが見出だされ
た。良好な寸法安定性のための正確なフィラー含量は粒
子のサイズの分布およびフィラーの種類によって幾分変
わる。
溶融アモルファスシリカ含量によって、銅または金の導
電体との良好な寸法安定性が得られることが見出だされ
た。良好な寸法安定性のための正確なフィラー含量は粒
子のサイズの分布およびフィラーの種類によって幾分変
わる。
【0023】本発明の他の特徴および利点は以下の詳細
な記載および図面から当業者に理解されよう。
な記載および図面から当業者に理解されよう。
【0024】
【具体的説明】本発明方法は、図1の平らなプラットホ
ーム10から始まる。このプラットホーム10の上に1
層または多層のMCM基板(すなわち回路アセンブリ)
が造られ、このプラットホーム10は完成したMCM基
板構造の1部を形成し得る。この方法は、“Multi
chip Module Substrate and
Method of Manufacture The
reof”という名称の1992年3月9日に出願され
た米国特許出願番号第847,859号に記載された方
法と同じで有り得、この全内容は参考として本明細書中
に含めることとする。MCM基板が造られるプラットホ
ーム10の銅表面はできるだけ平らでなければならな
い。プラットホーム10は銅シート、好ましくは、平行
で平らに対立した上部および底部表面を有する2ミルの
厚さの銅箔で有り得る。該プラットホームはまた、次の
条件を満たす他の材料でも有り得る。その条件とは、x
(紙面の横)、y(紙面の垂直方向)およびz(紙面の
縦)方向に寸法安定であり、平らであり、銅のCTEと
ほぼ等しいかまたは僅かに低いCTEを有し、エッチン
グし得、そうでなければ製造方法中で銅箔がエッチング
される段階で除去(例えばレーザー除去)し得ることで
ある。プラットホーム10はまた、平らで、硬い、特色
がないかまたは共に焼かれたセラミックの部材で有り得
る。このようなプラットホームは最終多層構造中の外側
の層に最終的になり得る。図1の例において、プラット
ホーム10は2ミルの厚さの、処理された、平らで平行
な上部および底部表面を有する銅箔である。
ーム10から始まる。このプラットホーム10の上に1
層または多層のMCM基板(すなわち回路アセンブリ)
が造られ、このプラットホーム10は完成したMCM基
板構造の1部を形成し得る。この方法は、“Multi
chip Module Substrate and
Method of Manufacture The
reof”という名称の1992年3月9日に出願され
た米国特許出願番号第847,859号に記載された方
法と同じで有り得、この全内容は参考として本明細書中
に含めることとする。MCM基板が造られるプラットホ
ーム10の銅表面はできるだけ平らでなければならな
い。プラットホーム10は銅シート、好ましくは、平行
で平らに対立した上部および底部表面を有する2ミルの
厚さの銅箔で有り得る。該プラットホームはまた、次の
条件を満たす他の材料でも有り得る。その条件とは、x
(紙面の横)、y(紙面の垂直方向)およびz(紙面の
縦)方向に寸法安定であり、平らであり、銅のCTEと
ほぼ等しいかまたは僅かに低いCTEを有し、エッチン
グし得、そうでなければ製造方法中で銅箔がエッチング
される段階で除去(例えばレーザー除去)し得ることで
ある。プラットホーム10はまた、平らで、硬い、特色
がないかまたは共に焼かれたセラミックの部材で有り得
る。このようなプラットホームは最終多層構造中の外側
の層に最終的になり得る。図1の例において、プラット
ホーム10は2ミルの厚さの、処理された、平らで平行
な上部および底部表面を有する銅箔である。
【0025】プラットホーム10の両側の表面をフォト
レジスト材料、好ましくは厚さ1ミルのドライフィルム
フォトレジストの層12でコートする。プラットホーム
10の処理を施した上部表面のフォトレジスト層12は
画像処理され、現像されて、図2のように、バイア部位
14および導線部位16(この具体例においては、示さ
れた導線部位16の部分はY方向である)が形成され
る。プラットホーム10の処理されていない底部表面上
のフォトレジスト層12は完全に露光され(すなわち硬
化させられ)、回路の電気めっき中保護層となる。
レジスト材料、好ましくは厚さ1ミルのドライフィルム
フォトレジストの層12でコートする。プラットホーム
10の処理を施した上部表面のフォトレジスト層12は
画像処理され、現像されて、図2のように、バイア部位
14および導線部位16(この具体例においては、示さ
れた導線部位16の部分はY方向である)が形成され
る。プラットホーム10の処理されていない底部表面上
のフォトレジスト層12は完全に露光され(すなわち硬
化させられ)、回路の電気めっき中保護層となる。
【0026】次に、図3において、ニッケルの薄い層1
8をプラットホーム10上のバイア部位14および導線
部位16中にめっきする。その後、貴金属(例えば金)
または他の適当な拡散し得る導電性材料の層20をニッ
ケルの層18上に電気めっきする。ニッケルの層18は
プラットホーム10の銅が層20の金の中へ拡散するの
を防ぐ。その様にしないと、この拡散により金の結合性
が後に劣化する。または、ニッケルの薄い層を、プラッ
トホーム10上にフォトレジスト材料12をコーティン
グする前にめっきし得、その後、金のみをバイア部位1
4および導線部位16にめっきしてもよい。この具体例
は、以下に記述するように、銅プラットホーム10およ
びニッケル層18がエッチングされるときにより平らな
表面が得られるので、好ましい。
8をプラットホーム10上のバイア部位14および導線
部位16中にめっきする。その後、貴金属(例えば金)
または他の適当な拡散し得る導電性材料の層20をニッ
ケルの層18上に電気めっきする。ニッケルの層18は
プラットホーム10の銅が層20の金の中へ拡散するの
を防ぐ。その様にしないと、この拡散により金の結合性
が後に劣化する。または、ニッケルの薄い層を、プラッ
トホーム10上にフォトレジスト材料12をコーティン
グする前にめっきし得、その後、金のみをバイア部位1
4および導線部位16にめっきしてもよい。この具体例
は、以下に記述するように、銅プラットホーム10およ
びニッケル層18がエッチングされるときにより平らな
表面が得られるので、好ましい。
【0027】図4において、バイア部位14および導線
部位16の残った厚さをその後、別の薄いニッケル(バ
リヤー)層24を金層20の上にめっきした後に銅の層
22で電気めっきする。層22の銅めっきは、めっきさ
れた姿がフォトレジスト層12の高さと等しくなるよう
に調整される。図4参照。電気めっきされた姿がフォト
レジスト層12の上部表面をマッシュルーム状に覆わな
いように注意せねばならない。バイア部位14中の層1
8、20、24および22はバイア23を形成し、導線
部位16中のそれらは導線25を形成する。
部位16の残った厚さをその後、別の薄いニッケル(バ
リヤー)層24を金層20の上にめっきした後に銅の層
22で電気めっきする。層22の銅めっきは、めっきさ
れた姿がフォトレジスト層12の高さと等しくなるよう
に調整される。図4参照。電気めっきされた姿がフォト
レジスト層12の上部表面をマッシュルーム状に覆わな
いように注意せねばならない。バイア部位14中の層1
8、20、24および22はバイア23を形成し、導線
部位16中のそれらは導線25を形成する。
【0028】次に、厚さ2〜3ミルのフォトレジストの
別の層26を、めっきした姿(すなわち、層22)上に
コートし、画像処理し、現像してバイア部位28を製造
する。図5参照。バイア部位28の底をアルゴン/酸素
プラズマ清浄し、続くバイアめっきがその下の層22の
銅の表面と良く接着するようにする。
別の層26を、めっきした姿(すなわち、層22)上に
コートし、画像処理し、現像してバイア部位28を製造
する。図5参照。バイア部位28の底をアルゴン/酸素
プラズマ清浄し、続くバイアめっきがその下の層22の
銅の表面と良く接着するようにする。
【0029】該バイア部位28をその後銅層30でめっ
きし、バイア31を形成する。銅層30のめっきはバイ
ア31の上部がフォトレジスト層26の上部表面33と
同じかほんの少し低くなるように調整する。ここでも、
電気めっき後の姿(すなわち層30)がフォトレジスト
の表面をマッシュルーム状に覆わないように注意する。
図6参照。
きし、バイア31を形成する。銅層30のめっきはバイ
ア31の上部がフォトレジスト層26の上部表面33と
同じかほんの少し低くなるように調整する。ここでも、
電気めっき後の姿(すなわち層30)がフォトレジスト
の表面をマッシュルーム状に覆わないように注意する。
図6参照。
【0030】バイア31が形成された(すなわち、層3
0がめっきされた)後、フォトレジストの全ての層26
および12を除き、プラットホーム10上に立っている
めっきされた姿32を残す。図7参照。めっきされた姿
32はニッケル層18、金層20、ニッケル層24なら
びに銅層22および30を含む。好ましくはアルゴン/
酸素プラズマエッチングを用いて残ったフォトレジスト
を除く。このプラズマエッチングステップは本発明の方
法をとおして、残ったフォトレジストを除くのに使用さ
れることが理解されよう。
0がめっきされた)後、フォトレジストの全ての層26
および12を除き、プラットホーム10上に立っている
めっきされた姿32を残す。図7参照。めっきされた姿
32はニッケル層18、金層20、ニッケル層24なら
びに銅層22および30を含む。好ましくはアルゴン/
酸素プラズマエッチングを用いて残ったフォトレジスト
を除く。このプラズマエッチングステップは本発明の方
法をとおして、残ったフォトレジストを除くのに使用さ
れることが理解されよう。
【0031】次に、図8において、フルオロポリマー材
料(例えばRogers Corporation製R
O2800フルオロポリマー)の層34をバイアおよび
導線32の上部に堆積させ、それらとラミネートさせ
る。フルオロポリマー層34は厚さ2〜10ミル、好ま
しくは厚さ5〜10ミルで有り得る。フライカット(以
下に述べる)後の最終誘電体の厚さが薄くなればなるほ
ど、ラミネーションに必要な誘電体の厚さが薄くなるこ
とが理解されよう。該フルオロポリマー材料は、好まし
くは銅の薄い(例えば1ミル)上部層36であって、ラ
ミネーションの間に脱離層となる層36を有する。該フ
ルオロポリマー層34は、めっきされた姿32を有した
ままプラットホーム10に熱および圧力ラミネーション
法によってラミネートされる。このラミネーション法に
おいて、離脱層36はプレス板に直接接触しているプレ
スパッドにフルオロポリマー層34が付着するのを防
ぐ。該ラミネーション法によりフルオロポリマー層34
のz方向の密度が上がる。しかしながら、該材料は、熱
および圧力下に横方向に(xまたはy方向)流動しない
高充填および高粘度ポリマーである。このように、バイ
アおよび導線の配置および配列が、ラミネーションステ
ップ中のフルオロポリマー層34の横方向の流動によっ
て変わることはない。
料(例えばRogers Corporation製R
O2800フルオロポリマー)の層34をバイアおよび
導線32の上部に堆積させ、それらとラミネートさせ
る。フルオロポリマー層34は厚さ2〜10ミル、好ま
しくは厚さ5〜10ミルで有り得る。フライカット(以
下に述べる)後の最終誘電体の厚さが薄くなればなるほ
ど、ラミネーションに必要な誘電体の厚さが薄くなるこ
とが理解されよう。該フルオロポリマー材料は、好まし
くは銅の薄い(例えば1ミル)上部層36であって、ラ
ミネーションの間に脱離層となる層36を有する。該フ
ルオロポリマー層34は、めっきされた姿32を有した
ままプラットホーム10に熱および圧力ラミネーション
法によってラミネートされる。このラミネーション法に
おいて、離脱層36はプレス板に直接接触しているプレ
スパッドにフルオロポリマー層34が付着するのを防
ぐ。該ラミネーション法によりフルオロポリマー層34
のz方向の密度が上がる。しかしながら、該材料は、熱
および圧力下に横方向に(xまたはy方向)流動しない
高充填および高粘度ポリマーである。このように、バイ
アおよび導線の配置および配列が、ラミネーションステ
ップ中のフルオロポリマー層34の横方向の流動によっ
て変わることはない。
【0032】ラミネーションを行う好ましい方法は以下
の通りである。
の通りである。
【0033】(a)アセンブリ(プラットホーム、バイ
ア、トレース、フルオロポリマー層)を成型機中に置
き、成型機を閉め、熱がかけられるように低圧(約10
0psi)をかけ、(b)温度を700°Fまで徐々に
上げ、(c)圧力を1700psiまで上げ、(d)7
00°Fおよび1700psiで1時間均熱し、(e)
1700psiに保ちながら、温度を400°Fまで下
げ、(f)400°Fにおいて、圧力を100psiま
で下げ、(g)100psiで100°F未満(または
室温)まで冷却し、(h)アセンブリーを成型機から除
く。
ア、トレース、フルオロポリマー層)を成型機中に置
き、成型機を閉め、熱がかけられるように低圧(約10
0psi)をかけ、(b)温度を700°Fまで徐々に
上げ、(c)圧力を1700psiまで上げ、(d)7
00°Fおよび1700psiで1時間均熱し、(e)
1700psiに保ちながら、温度を400°Fまで下
げ、(f)400°Fにおいて、圧力を100psiま
で下げ、(g)100psiで100°F未満(または
室温)まで冷却し、(h)アセンブリーを成型機から除
く。
【0034】ラミネートしたアセンブリー(図8参照)
を成型機から除いた後に、銅の離脱層36をエッチング
によって除く。プラットホーム10を、例えばフォトレ
ジストでコートすることによってこのエッチングの間保
護し、エッチングステップの後にフォトレジストを除
く。
を成型機から除いた後に、銅の離脱層36をエッチング
によって除く。プラットホーム10を、例えばフォトレ
ジストでコートすることによってこのエッチングの間保
護し、エッチングステップの後にフォトレジストを除
く。
【0035】次に、アセンブリーの上の表面をフライカ
ットによって平坦化し、(a)プラットホーム10の上
の表面との一般的な平坦性(すなわち、平行性)を確保
し、かつ、(b)バイア31が露出され、かつ、ラミネ
ートされたフルオロポリマー層34の露出された上部表
面38と互いに一般的に共平坦化された該アセンブリの
上部表面38を得る。図9参照。
ットによって平坦化し、(a)プラットホーム10の上
の表面との一般的な平坦性(すなわち、平行性)を確保
し、かつ、(b)バイア31が露出され、かつ、ラミネ
ートされたフルオロポリマー層34の露出された上部表
面38と互いに一般的に共平坦化された該アセンブリの
上部表面38を得る。図9参照。
【0036】該フライカットは米国特許出願番号第84
7,895号に記載されたように行われる。該アセンブ
リーをその後フライカット機から取り除き、フレオンま
たは他の脱脂物質で清浄する。
7,895号に記載されたように行われる。該アセンブ
リーをその後フライカット機から取り除き、フレオンま
たは他の脱脂物質で清浄する。
【0037】次に、バリヤーニッケルの薄層40を露出
されたバイア上にめっきし、次いで別の貴金属(例、
金)層42のめっきを行う。図10参照。フライカット
ステップの間にフルオロポリマー層34は圧縮されやす
く、フライカット後にバイアの高さが実際は僅かに凹ま
されることが理解されよう。したがって、層40および
42が加えられた時、最終結果は平坦な表面に非常に近
く、いくつかの例においては、金は非常に小さな量でフ
ルオロポリマーの層の高さを超えることができる。めっ
きの前に、(a)バイア31の上部をプラズマ清浄し、
フライカットの間に生成したフルオロポリマーの破片を
取り除き、そして、(b)プラットホーム10の底部表
面を再び、フォトレジスト層(図示せず)でコートし、
プラットホームの背面のめっきを防ぐ。該フォトレジス
ト層は、次のステップ中の金めっき後かつプラットホー
ム10のエッチング(すなわち除去)の前に除かれる。
されたバイア上にめっきし、次いで別の貴金属(例、
金)層42のめっきを行う。図10参照。フライカット
ステップの間にフルオロポリマー層34は圧縮されやす
く、フライカット後にバイアの高さが実際は僅かに凹ま
されることが理解されよう。したがって、層40および
42が加えられた時、最終結果は平坦な表面に非常に近
く、いくつかの例においては、金は非常に小さな量でフ
ルオロポリマーの層の高さを超えることができる。めっ
きの前に、(a)バイア31の上部をプラズマ清浄し、
フライカットの間に生成したフルオロポリマーの破片を
取り除き、そして、(b)プラットホーム10の底部表
面を再び、フォトレジスト層(図示せず)でコートし、
プラットホームの背面のめっきを防ぐ。該フォトレジス
ト層は、次のステップ中の金めっき後かつプラットホー
ム10のエッチング(すなわち除去)の前に除かれる。
【0038】個々の回路層を製造する最終ステップは銅
プラットホーム10およびその下のニッケル層18をエ
ッチングで取り除くことである。図11に示した得られ
た回路44は、均一な厚さのフルオロポリマーの誘電層
34と銅バイアならびに導線23、25および31を含
み、その露出された表面を溶融し得る(それぞれニッケ
ルバリヤー層24および40を有する)金層20および
42でめっきし、誘電層34の表面と共に本質的にフラ
ッシュする。回路44を単層回路として記載したが、該
回路は、米国特許出願番号第847,895号に記載さ
れたように1層以上を含み得る。
プラットホーム10およびその下のニッケル層18をエ
ッチングで取り除くことである。図11に示した得られ
た回路44は、均一な厚さのフルオロポリマーの誘電層
34と銅バイアならびに導線23、25および31を含
み、その露出された表面を溶融し得る(それぞれニッケ
ルバリヤー層24および40を有する)金層20および
42でめっきし、誘電層34の表面と共に本質的にフラ
ッシュする。回路44を単層回路として記載したが、該
回路は、米国特許出願番号第847,895号に記載さ
れたように1層以上を含み得る。
【0039】回路の製造を進める上での変更は、バリヤ
ーニッケルの薄層18をめっきした後に(図3参照)、
バイアおよび導線をすべてめっき貴金属(例えば金)で
造ることである。そのことによって、全ての銅めっきお
よび続くニッケルめっきならびに多数の多層めっきステ
ップで得られる金属間接合を省くことができる。
ーニッケルの薄層18をめっきした後に(図3参照)、
バイアおよび導線をすべてめっき貴金属(例えば金)で
造ることである。そのことによって、全ての銅めっきお
よび続くニッケルめっきならびに多数の多層めっきステ
ップで得られる金属間接合を省くことができる。
【0040】図12において、図1〜11に示したよう
な技術に従って製造された複数の回路層を図示するよう
に1枚を他の上部にスタックする。もちろん、いかなる
数の(Xn)の回路でもスタックし得、隣の回路の貴金
属層の選択された領域が並ぶように互いに正しく合わさ
れ得る。ラミネーションのために、これらの回路層のス
タッキングの前に、拡散接合しようとする全ての表面を
アルゴンプラズマ清浄する。
な技術に従って製造された複数の回路層を図示するよう
に1枚を他の上部にスタックする。もちろん、いかなる
数の(Xn)の回路でもスタックし得、隣の回路の貴金
属層の選択された領域が並ぶように互いに正しく合わさ
れ得る。ラミネーションのために、これらの回路層のス
タッキングの前に、拡散接合しようとする全ての表面を
アルゴンプラズマ清浄する。
【0041】図12のように回路がスタックされた後
に、スタックした物を十分な熱(好ましくは400℃未
満)および圧力下に、“Method of Manu
facturing a Multilayer Ci
rcuit Board”という名称の1992年9月
1日に出願された米国特許出願番号第939,105号
に記載されたように(この内容の全ては参考として本明
細書に含めることとする)、隣の誘電材料を溶融し、か
つ隣の貴金属を拡散して、そのことによって、図13に
示したように、ソリッドな導電性インターコネクトを有
する集積かつ凝集多層回路アセンブリー46を製造する
ようにラミネーションにかける。例として、拡散し得る
導電性材料が金であり、バイアおよびトレースがそれぞ
れ50μmおよび25μmの幅であり、フルオロポリマ
ーが60体積%の1μmの溶融アモルファスシリカを充
填したポリテトラフルオロエチレン(PTFE)である
回路を図1〜11の方法を使用して製造した。これらの
回路を上記のようにスタックし、その後、370°、1
700psiの1時間の均熱時間で隣の金層を拡散させ
かつ隣の誘電層を溶融させた。このことにより、8pl
iを超える引張り強度が誘電体−誘電体および金−金接
合の両方で得られた。さらに、50μmのバイアが互い
によく合わされた。
に、スタックした物を十分な熱(好ましくは400℃未
満)および圧力下に、“Method of Manu
facturing a Multilayer Ci
rcuit Board”という名称の1992年9月
1日に出願された米国特許出願番号第939,105号
に記載されたように(この内容の全ては参考として本明
細書に含めることとする)、隣の誘電材料を溶融し、か
つ隣の貴金属を拡散して、そのことによって、図13に
示したように、ソリッドな導電性インターコネクトを有
する集積かつ凝集多層回路アセンブリー46を製造する
ようにラミネーションにかける。例として、拡散し得る
導電性材料が金であり、バイアおよびトレースがそれぞ
れ50μmおよび25μmの幅であり、フルオロポリマ
ーが60体積%の1μmの溶融アモルファスシリカを充
填したポリテトラフルオロエチレン(PTFE)である
回路を図1〜11の方法を使用して製造した。これらの
回路を上記のようにスタックし、その後、370°、1
700psiの1時間の均熱時間で隣の金層を拡散させ
かつ隣の誘電層を溶融させた。このことにより、8pl
iを超える引張り強度が誘電体−誘電体および金−金接
合の両方で得られた。さらに、50μmのバイアが互い
によく合わされた。
【0042】別の具体例において、前に記載した具体例
で製造された各回路層を、例えば通常の低くコストを減
じたプリント回路組立て法により、銅でクラッドしたR
O2800誘電体製の両面プレートスルーホールプリン
ト回路と互い違いにスタックしてもよい。該両面回路は
もちろん金または他の拡散し得る金属を、拡散された導
電性インターコネクトがスタックラミネーション中に造
られるべき外側の表面に有するであろう。該スタックラ
ミネーションは、上述の米国特許出願番号第939,1
05号に記載されたのと同じ方法で行い得る。
で製造された各回路層を、例えば通常の低くコストを減
じたプリント回路組立て法により、銅でクラッドしたR
O2800誘電体製の両面プレートスルーホールプリン
ト回路と互い違いにスタックしてもよい。該両面回路は
もちろん金または他の拡散し得る金属を、拡散された導
電性インターコネクトがスタックラミネーション中に造
られるべき外側の表面に有するであろう。該スタックラ
ミネーションは、上述の米国特許出願番号第939,1
05号に記載されたのと同じ方法で行い得る。
【0043】好ましい具体例を記載したが、いろいろな
変更および置換が、本発明の精神および範囲からの逸脱
なしに行われ得る。したがって、本発明を説明上記載し
たが、何ら限定するものではない。
変更および置換が、本発明の精神および範囲からの逸脱
なしに行われ得る。したがって、本発明を説明上記載し
たが、何ら限定するものではない。
【図1】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図2】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図3】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図4】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図5】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図6】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図7】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図8】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図9】本発明の回路アセンブリーの製造法のある段階
を示す図である。
を示す図である。
【図10】本発明の回路アセンブリーの製造法のある段
階を示す図である。
階を示す図である。
【図11】本発明の回路アセンブリーの製造法のある段
階を示す図である。
階を示す図である。
【図12】図11で示した型の回路アセンブリーのスタ
ック物を示す分解図である。
ック物を示す分解図である。
【図13】本発明方法で製造した最終多層回路の横断面
正面図である。図1〜13は回路の製造法における回路
の1部を示すと理解されたい。これらの図において、た
だ1つのまたは少しのバイア、導線および/または電圧
および接地平面の各型は説明の目的で示された。しかし
ながら、導線、バイアおよび/または電圧および接地平
面型の数および型は特定の回路の特定のデザインおよび
機能によって変え得ることを理解されたい。
正面図である。図1〜13は回路の製造法における回路
の1部を示すと理解されたい。これらの図において、た
だ1つのまたは少しのバイア、導線および/または電圧
および接地平面の各型は説明の目的で示された。しかし
ながら、導線、バイアおよび/または電圧および接地平
面型の数および型は特定の回路の特定のデザインおよび
機能によって変え得ることを理解されたい。
10 プラットホーム 12 フォトレジスト層 14 バイア部位 16 導線部位 18 ニッケル層 20 貴金属層 22 銅層 23 バイア 24 ニッケル層 25 導線 26 フォトレジスト層 28 バイア部位 30 銅層 31 バイア 32 めっきされた姿 33 フォトレジスト層26の表面 34 フルオロポリマー層 36 銅層 38 アセンブリの上部表面 40 ニッケル層 42 貴金属層 44 回路 46 アセンブリ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05K 3/46 X 6921−4E (72)発明者 ダブリユ・デイビツド・スミス アメリカ合衆国、コネチカツト・06230、 アビントン、ピー・オー・ボツクス・88、 ルート・97 (72)発明者 ジヨン・エイ・オレニツク アメリカ合衆国、ニユー・ヨーク・14420、 ブロツクポート、キヤンベル・ロード・ 335 (72)発明者 デイビツド・ジエイ・アーサー アメリカ合衆国、マサチユーセツツ・ 02063、ノーウツド、フアレス・アベニユ ー・31 (72)発明者 グオ・エス・スウエイ アメリカ合衆国、マサチユーセツツ・ 01532、ノースボロ、バレンタイン・ロー ド・60
Claims (29)
- 【請求項1】 多層回路の製造方法であって、 第1および第2アセンブリの各々が以下の、 (1)互いに平行な2つの表面を有する平坦なプラット
ホームを選択し、 (2)前記プラットホームの第1表面上に導電回路の第
1部分のための第1部位を形成し、 (3)前記第1部位をめっきして、前記導電回路の第1
部分を前記第1部位に形成し、 (4)前記導電回路の第1部分の選択した場所上に前記
導電回路の第2部分のための第2部位を形成し、 (5)前記第2部位をめっきして、前記導電回路の第2
部分を前記第2部位に形成し、 (6)前記導電回路上に充填フルオロポリマー複合材料
の層をラミネートして、ラミネートされた導電回路を形
成し、 (7)前記ラミネートされた導電回路を平坦化して、前
記導電回路の選択された場所を露出させて平坦化表面を
形成する、 ステップにより形成された少なくとも2個のアセンブリ
を形成し、前記導電回路は拡散し得る導電性材料をその
少なくとも1つの選択された場所上に含んでおり、 前記少なくとも2個のアセンブリを一方が他方の上部
に、前記第1アセンブリの拡散し得る導電性材料の前記
少なくとも1つの選択された場所が前記第2アセンブリ
の拡散し得る導電性材料の前記少くとも1つの選択され
た場所と並ぶようにスタックし、 前記第1および第2アセンブリの間にソリッドな導電性
インターコネクトを有する凝集多層基板を形成するよう
に、前記充填フルオロポリマー複合材料が溶融し、かつ
前記拡散し得る導電性金属が拡散するのに有効な熱およ
び圧力下に前記スタックしたアセンブリをラミネート
し、前記ソリッドな導電性インターコネクトが前記拡散
し得る導電性材料によって形成されていることを特徴と
する多層回路製造方法。 - 【請求項2】 前記第1および第2部位を形成するステ
ップが、 選択的にフォトレジスト材料を堆積し、 前記堆積したフォトレジスト材料を画像処理し、 前記画像処理したフォトレジスト材料を現像して前記部
位を形成するステップを含む請求項1の方法。 - 【請求項3】 前記導電回路の前記第1および第2部分
をめっきする前記ステップが、該導電回路の高さを調整
し、該フォトレジストの高さとほぼ同じにするステップ
を含む請求項2の方法。 - 【請求項4】 前記充填フルオロポリマー複合材料の層
がその上部表面に薄い離脱層を含む請求項1の方法。 - 【請求項5】 前記充填フルオロポリマー複合材料がシ
ランコートシリカ充填ポリテトラフルオロエチレンを含
む請求項1の方法。 - 【請求項6】 充填フルオロポリマー複合材料の前記層
をラミネートする前記ステップが、 (a)低圧において、ラミネートする温度を約700°
Fまで上げ、 (b)圧力を1700p.s.i.まで上げ、 (c)約700°Fかつ1700p.s.i.で均熱
し、 (d)圧力を1700p.s.i.に保ちながら温度を
約400°Fまで下げ、 (e)温度を400°Fに保ちながら圧力を約100
p.s.i.まで下げ、 (f)圧力約100p.s.i.で100°F以下に冷
却すること を含む請求項1の方法。 - 【請求項7】 前記ラミネートされた導電回路を平坦化
する前記ステップがフライカット法を含む請求項1の方
法。 - 【請求項8】 前記フライカット法が正の傾斜角で操作
されるダイヤモンド切削道具を使用する請求項7の方
法。 - 【請求項9】 前記正の傾斜角が約4°である請求項8
の方法。 - 【請求項10】 前記拡散し得る導電性材料が貴金属を
含む請求項1の方法。 - 【請求項11】 前記貴金属が金を含む請求項10の方
法。 - 【請求項12】 前記平坦なプラットホームが銅の層お
よび前記銅の層上に堆積されたニッケルの層を含む請求
項1の方法。 - 【請求項13】 前記第1および第2アセンブリを形成
するステップがさらに、 (8)前記平坦なプラットホームを、前記平坦化されか
つラミネートされた導電回路から取り除くステップを含
む請求項1の方法。 - 【請求項14】 前記導電回路が拡散し得る導電性材料
を含む請求項1の方法。 - 【請求項15】 前記拡散し得る導電性材料が貴金属を
含む請求項14の方法。 - 【請求項16】 前記貴金属が金を含む請求項15の方
法。 - 【請求項17】 前記第1部位をめっきする前記ステッ
プが、 ニッケルの第1層を前記平坦なプラットホーム上の前記
第1部位にめっきし、 金の層を前記ニッケルの第1層上にめっきし、 ニッケルの第3層を第2層上にめっきし、 銅の第4層を前記第3層にめっきすることからなり、 前記第2部位をめっきする前記ステップが、 銅の第5層を第4層上の前記第2部位にめっきすること
からなり、 前記第1および第2アセンブリを形成する前記ステップ
が、 ニッケルの第6層を前記第5層上に前記ラミネートした
導電回路を平坦化した後にめっきし、 金の第7層を前記第6層上にめっきするステップをさら
に含む請求項1の方法。 - 【請求項18】 前記スタックしたアセンブリを熱およ
び圧力下でラミネートする前記ステップが400℃未満
の熱を含む請求項1の方法。 - 【請求項19】 多層回路の製造方法であって、 (1)互いに平行な2つの表面を有する平坦なプラット
ホームを選択し、 (2)前記プラットホームの第1表面上に導電回路の第
1部分のための第1部位を形成し、 (3)前記第1部位をめっきして、前記導電回路の第1
部分を前記第1部位に形成し、 (4)前記導電回路の第1部分の選択した場所上に前記
導電回路の第2部分のための第2部位を形成し、 (5)前記第2部位をめっきして、前記導電回路の第2
部分を前記第2部位に形成し、 (6)前記導電回路上に充填フルオロポリマー複合材料
の層をラミネートして、ラミネートされた導電回路を形
成し、 (7)前記ラミネートされた導電回路を平坦化して、前
記導電回路の選択された場所を露出させて平坦化表面を
形成する、 ステップにより形成された第1回路アセンブリを形成
し、 導電回路は拡散し得る導電性材料をその少なくとも1つ
の選択された場所上に含んでおり、 溶融し得る誘電材料およびその上に形成された導電回路
を含む第2回路アセンブリであって、前記導電回路が拡
散し得る導電性材料の層を少くとも1つの選択した場所
上に含む第2回路アセンブリを提供し、 前記第1および第2アセンブリを一方が他方の上部に、
前記第1アセンブリの拡散し得る導電性材料の前記少な
くとも1つの選択された場所が前記第2アセンブリの拡
散し得る導電性材料の前記少くとも1つの選択された場
所と並ぶようにスタックし、 前記第1および第2アセンブリの間にソリッドな導電性
インターコネクトを有する凝集多層基板を形成するよう
に、前記スタックしたアセンブリを、前記充填フルオロ
ポリマー複合材料と溶融し得る誘電材料が溶融し、かつ
前記拡散し得る導電性材料が拡散するのに有効な熱およ
び圧力下にラミネートし、前記ソリッドな導電性インタ
ーコネクトが前記拡散し得る導電性材料によって形成さ
れていることを特徴とする多層回路製造方法。 - 【請求項20】 前記第1および第2部位を形成するス
テップが、 選択的にフォトレジスト材料を堆積し、 前記堆積したフォトレジスト材料を画像処理し、 前記画像処理したフォトレジスト材料を現像して、前記
部位を形成するステップを含む請求項19の方法。 - 【請求項21】 前記導電回路の前記第1および第2部
分をめっきする前記ステップが、該導電回路の高さを調
整し、該フォトレジストの高さとほぼ同じにするステッ
プを含む請求項20の方法。 - 【請求項22】 前記充填フルオロポリマー複合材料の
層がその上部表面に薄い離脱層を含む請求項19の方
法。 - 【請求項23】 前記充填フルオロポリマー複合材料が
シランコートシリカ充填ポリテトラフルオロエチレンを
含む請求項19の方法。 - 【請求項24】 充填フルオロポリマー複合材料の前記
層をラミネートする前記ステップが、 (a)低圧において、ラミネートする温度を約700°
Fまで上げ、 (b)圧力を1700p.s.i.まで上げ、 (c)約700°Fかつ1700p.s.i.で均熱
し、 (d)圧力を1700p.s.i.に保ちながら温度を
約400°Fまで下げ、 (e)温度を400°Fに保ちながら圧力を約100
p.s.i.まで下げ、 (f)圧力約100p.s.i.で100°F以下に冷
却すること を含む請求項19の方法。 - 【請求項25】 前記ラミネートされた導電回路を平坦
化する前記ステップがフライカット法を含む請求項19
の方法。 - 【請求項26】 前記フライカット法が正の傾斜角で操
作されるダイヤモンド切削道具を使用する請求項25の
方法。 - 【請求項27】 前記正の傾斜角が約4°である請求項
26の方法。 - 【請求項28】 前記拡散し得る導電性材料が貴金属を
含む請求項19の方法。 - 【請求項29】 前記貴金属が金を含む請求項28の方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/127,975 US5440805A (en) | 1992-03-09 | 1993-09-27 | Method of manufacturing a multilayer circuit |
US127975 | 1993-09-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07170069A true JPH07170069A (ja) | 1995-07-04 |
Family
ID=22432952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6231783A Pending JPH07170069A (ja) | 1993-09-27 | 1994-09-27 | 多層回路の製造法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5440805A (ja) |
EP (1) | EP0645952A1 (ja) |
JP (1) | JPH07170069A (ja) |
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JPWO2017038110A1 (ja) * | 2015-08-28 | 2018-06-07 | 日立化成株式会社 | 半導体装置及びその製造方法 |
JP2019204974A (ja) * | 2019-08-21 | 2019-11-28 | 住友ベークライト株式会社 | 有機樹脂基板の製造方法、有機樹脂基板および半導体装置 |
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JP2020167336A (ja) * | 2019-03-29 | 2020-10-08 | Tdk株式会社 | 素子内蔵基板およびその製造方法 |
CN112638041A (zh) * | 2020-12-25 | 2021-04-09 | 深圳光韵达激光应用技术有限公司 | 一种散热基板制作工艺 |
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EP0695116B1 (en) * | 1994-07-29 | 2004-01-28 | World Properties, Inc. | Fluoropolymer composites containing two or more ceramic fillers to achieve independent control of dielectric constant and dimensional stability |
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