JPH07161824A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07161824A JPH07161824A JP5307724A JP30772493A JPH07161824A JP H07161824 A JPH07161824 A JP H07161824A JP 5307724 A JP5307724 A JP 5307724A JP 30772493 A JP30772493 A JP 30772493A JP H07161824 A JPH07161824 A JP H07161824A
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- JP
- Japan
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- polysilicon
- gate
- semiconductor device
- low resistance
- resistance material
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 CMOSデバイスにおいて、素子面積の低
減、および、ゲート材料に起因する応力を低減し、高集
積、高信頼性、高速動作を実現する半導体装置を提供す
ること。 【構成】 p型/n型ポリシリコンゲート(5、6)を直
接接続したCMOSにおいて、活性化領域(110)上の
ゲートは、窒化チタン(7)/二酸化シリコン(8)/ポリ
シリコン(5、6)の三層構造、周辺領域のゲートは窒化
チタン/ポリシリコンの二層構造である。 【効果】 二酸化シリコン(8)が中間バッファとして働
き、ゲート絶縁膜にの応力を低減し、高信頼性・高速動
作を実現できる。窒化チタン(7)により、不純物拡散に
よるしきい値電圧の変動を抑えると同時に、素子面積を
低減でき、高集積度を実現できる。
減、および、ゲート材料に起因する応力を低減し、高集
積、高信頼性、高速動作を実現する半導体装置を提供す
ること。 【構成】 p型/n型ポリシリコンゲート(5、6)を直
接接続したCMOSにおいて、活性化領域(110)上の
ゲートは、窒化チタン(7)/二酸化シリコン(8)/ポリ
シリコン(5、6)の三層構造、周辺領域のゲートは窒化
チタン/ポリシリコンの二層構造である。 【効果】 二酸化シリコン(8)が中間バッファとして働
き、ゲート絶縁膜にの応力を低減し、高信頼性・高速動
作を実現できる。窒化チタン(7)により、不純物拡散に
よるしきい値電圧の変動を抑えると同時に、素子面積を
低減でき、高集積度を実現できる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
サブミクロンレベルの半導体素子を含む半導体装置に関
するものである。
サブミクロンレベルの半導体素子を含む半導体装置に関
するものである。
【0002】
【従来の技術】本発明に関する従来の技術としては、 (1)伊藤哲夫 他 "室温動作20ps 0.1μm CMOSデバイスの
試作” TECHNICAL REPORT OF IEICE. SDM92-137(1993-01)p.1-6 (2)J.R.Pfiester et al "A TiN strapped polysilicon gate cobalt saliside CMOS process" IEDM (1990) p.241-248、とを挙げ
ることができる。Si-MOS半導体装置は、素子微細
化によって高速化、高集積化が進められている。そし
て、サブミクロンレベルのCMOS回路の動作電流を高
め、さらに高速化するために、上記文献1に示されてい
るように、nチャネル、pチャネル両MOSトランジス
タ共、表面チャネル型にし、また、いわゆるデュアルゲ
ート(nチャネルMOSトランジスタのゲート電極には
n型ポリシリコンを、pチャネルMOSトランジスタの
ゲート電極にはp型ポリシリコン)を用いている。ま
た、ゲート抵抗低減のために、各ゲートポリシリコン上
に、低抵抗のシリサイドを被着している。このようなゲ
ート構造のレイアウト設計では、図2に示すように、n
型ポリシリコン6、p型ポリシリコン5を分離し、低抵
抗のシリサイド17を被着した後に、メタル層11を介
して相互に電気的に接続する。これは、n型ポリシリコ
ン6、p型ポリシリコン5を物理的に直接接合すると、
シリサイド中で不純物相互拡散がおこり、所望のしきい
値電圧を実現できなくなるからである。つまり、第一の
従来例(図2)には、ゲート5、6の分離のために素子面
積を低減できないという問題があった。一方、上記文献
2では、図3のように、デュアルゲートCMOSにおい
て、シリサイドの代わりに窒化チタン(TiN)7を被着
して、n型ポリシリコン6、p型ポリシリコン5を物理
的に直接接合する設計がなされている。TiN7は、低
抵抗で、かつ、シリサイドに比べて不純物の拡散速度が
小さいので不純物相互拡散を抑えられる。つまり、第二
の従来例(図3)では、素子面積を低減できる。ただし、
TiN7は、製造工程を進むうちにゲート絶縁膜に応力
を及ぼすようになるため、ホットキャリア特性を劣化さ
せるという問題がある。
試作” TECHNICAL REPORT OF IEICE. SDM92-137(1993-01)p.1-6 (2)J.R.Pfiester et al "A TiN strapped polysilicon gate cobalt saliside CMOS process" IEDM (1990) p.241-248、とを挙げ
ることができる。Si-MOS半導体装置は、素子微細
化によって高速化、高集積化が進められている。そし
て、サブミクロンレベルのCMOS回路の動作電流を高
め、さらに高速化するために、上記文献1に示されてい
るように、nチャネル、pチャネル両MOSトランジス
タ共、表面チャネル型にし、また、いわゆるデュアルゲ
ート(nチャネルMOSトランジスタのゲート電極には
n型ポリシリコンを、pチャネルMOSトランジスタの
ゲート電極にはp型ポリシリコン)を用いている。ま
た、ゲート抵抗低減のために、各ゲートポリシリコン上
に、低抵抗のシリサイドを被着している。このようなゲ
ート構造のレイアウト設計では、図2に示すように、n
型ポリシリコン6、p型ポリシリコン5を分離し、低抵
抗のシリサイド17を被着した後に、メタル層11を介
して相互に電気的に接続する。これは、n型ポリシリコ
ン6、p型ポリシリコン5を物理的に直接接合すると、
シリサイド中で不純物相互拡散がおこり、所望のしきい
値電圧を実現できなくなるからである。つまり、第一の
従来例(図2)には、ゲート5、6の分離のために素子面
積を低減できないという問題があった。一方、上記文献
2では、図3のように、デュアルゲートCMOSにおい
て、シリサイドの代わりに窒化チタン(TiN)7を被着
して、n型ポリシリコン6、p型ポリシリコン5を物理
的に直接接合する設計がなされている。TiN7は、低
抵抗で、かつ、シリサイドに比べて不純物の拡散速度が
小さいので不純物相互拡散を抑えられる。つまり、第二
の従来例(図3)では、素子面積を低減できる。ただし、
TiN7は、製造工程を進むうちにゲート絶縁膜に応力
を及ぼすようになるため、ホットキャリア特性を劣化さ
せるという問題がある。
【0003】
【発明が解決しようとする課題】以上二つの従来例に示
したように、デュアルゲートを用いた素子構造には、
(1)素子面積の低減、(2)ゲート絶縁膜応力によるホット
キャリア特性などの信頼性向上、という二つの課題があ
る。第一の従来例(図2)では前者の素子面積の問題、第
二の従来例(図3)では後者のゲート絶縁膜応力によるホ
ットキャリア特性の問題が未解決のままである。このよ
うに不純物拡散によるしきい値電圧の変動を抑え、か
つ、素子面積を低減するには、窒化チタンなど、シリサ
イド以外の低抵抗材料をゲートポリシリコン上に被着す
る必要がある。しかし、この時、この低抵抗材料による
応力により、ホットキャリア特性などの素子特性の信頼
性が低下する。この応力を低減するためには、ゲートポ
リシリコンを厚く、低抵抗材料を薄くし、適当な温度の
熱処理を加えることが必要である。しかし、ポリシリコ
ンを厚くすると、素子段差が増加し、加工が困難にな
る。また、低抵抗材料を薄くするとゲート抵抗が増加
し、動作速度が遅くなる。また、熱処理の追加は、薄膜
剥離や異常酸化の原因になりやすく、信頼性や歩留まり
の低下を招くという問題がある。このことは、冗長回路
を付加しにくく高速動作を目指した論理回路を構成する
場合に、特に問題となる。逆に言えば、低抵抗材料を薄
くせずに応力の低い構造を形成できれば、ゲート抵抗を
低減し、かつ信頼性を向上でき、さらなる高速化・集積
化が可能になるということである。
したように、デュアルゲートを用いた素子構造には、
(1)素子面積の低減、(2)ゲート絶縁膜応力によるホット
キャリア特性などの信頼性向上、という二つの課題があ
る。第一の従来例(図2)では前者の素子面積の問題、第
二の従来例(図3)では後者のゲート絶縁膜応力によるホ
ットキャリア特性の問題が未解決のままである。このよ
うに不純物拡散によるしきい値電圧の変動を抑え、か
つ、素子面積を低減するには、窒化チタンなど、シリサ
イド以外の低抵抗材料をゲートポリシリコン上に被着す
る必要がある。しかし、この時、この低抵抗材料による
応力により、ホットキャリア特性などの素子特性の信頼
性が低下する。この応力を低減するためには、ゲートポ
リシリコンを厚く、低抵抗材料を薄くし、適当な温度の
熱処理を加えることが必要である。しかし、ポリシリコ
ンを厚くすると、素子段差が増加し、加工が困難にな
る。また、低抵抗材料を薄くするとゲート抵抗が増加
し、動作速度が遅くなる。また、熱処理の追加は、薄膜
剥離や異常酸化の原因になりやすく、信頼性や歩留まり
の低下を招くという問題がある。このことは、冗長回路
を付加しにくく高速動作を目指した論理回路を構成する
場合に、特に問題となる。逆に言えば、低抵抗材料を薄
くせずに応力の低い構造を形成できれば、ゲート抵抗を
低減し、かつ信頼性を向上でき、さらなる高速化・集積
化が可能になるということである。
【0004】従って本発明の目的とするところは、不純
物の異なる2つのポリシリコンを直接接続して素子面積
を低減し、かつゲート絶縁膜にかかる応力を低減するこ
とができる高集積・高信頼性・高速動作の半導体装置を
提供することである。本発明の他の目的は、配線層とし
て代用することにより、動作速度を向上できるゲート電
極を持つ半導体装置を提供することである。本発明の他
の目的は、低濃度ソース・ドレインを用いて、さらに素
子耐圧を向上し、素子寿命を伸ばせる高信頼性・高速動
作の半導体装置を提供することである。本発明の他の目
的は、既存のセルライブラリ利用の設計により、設計コ
ストを低減し、信頼性が高く、迅速に製作できる半導体
装置を提供することである。本発明の他の目的は、高集
積・高信頼性・高速動作のCMOS論理回路を提供する
ことである。
物の異なる2つのポリシリコンを直接接続して素子面積
を低減し、かつゲート絶縁膜にかかる応力を低減するこ
とができる高集積・高信頼性・高速動作の半導体装置を
提供することである。本発明の他の目的は、配線層とし
て代用することにより、動作速度を向上できるゲート電
極を持つ半導体装置を提供することである。本発明の他
の目的は、低濃度ソース・ドレインを用いて、さらに素
子耐圧を向上し、素子寿命を伸ばせる高信頼性・高速動
作の半導体装置を提供することである。本発明の他の目
的は、既存のセルライブラリ利用の設計により、設計コ
ストを低減し、信頼性が高く、迅速に製作できる半導体
装置を提供することである。本発明の他の目的は、高集
積・高信頼性・高速動作のCMOS論理回路を提供する
ことである。
【0005】
【課題を解決するための手段】上記課題を解決するため
に、本発明の代表的な実施形態(図1参照)は、活性化領
域直上のゲート電極構造として、上層/中間層/下層と
して、低抵抗材料(7)/低熱膨張率材料(8)/ポリシリ
コン(5、6)からなる三層構造を設けるものである。す
なわち、中間バッファ層の低熱膨張率材料(8)により上
層の低抵抗材料(7)としての窒化チタン(TiN)から下
層ポリシリコン(5、6)中への不純物相互拡散を抑制し
つつ、ゲート電極構造の低抵抗化を図る一方、SiO2
などの低熱膨張率材料(8)を中間バッファ層として設け
ることにより、不純物の異なる二つのポリシリコン
(5、6)を直接接続して素子面積を低減し、ゲート絶縁
膜(4)にかかる応力を低減するものである。尚、中間バ
ッファ層(8)の低熱膨張率材料としては、二酸化シリコ
ン(SiO2)を用いることができる。
に、本発明の代表的な実施形態(図1参照)は、活性化領
域直上のゲート電極構造として、上層/中間層/下層と
して、低抵抗材料(7)/低熱膨張率材料(8)/ポリシリ
コン(5、6)からなる三層構造を設けるものである。す
なわち、中間バッファ層の低熱膨張率材料(8)により上
層の低抵抗材料(7)としての窒化チタン(TiN)から下
層ポリシリコン(5、6)中への不純物相互拡散を抑制し
つつ、ゲート電極構造の低抵抗化を図る一方、SiO2
などの低熱膨張率材料(8)を中間バッファ層として設け
ることにより、不純物の異なる二つのポリシリコン
(5、6)を直接接続して素子面積を低減し、ゲート絶縁
膜(4)にかかる応力を低減するものである。尚、中間バ
ッファ層(8)の低熱膨張率材料としては、二酸化シリコ
ン(SiO2)を用いることができる。
【0006】尚、本発明の好適な実施形態としては、下
記の如き具体的な実施形態を採用することができる。例
えば、集積回路の回路動作速度向上のために、上記のゲ
ート電極構造はそのまま、集積回路の配線層として用い
られる。また、信頼性向上のため、高不純物濃度ソース
・ドレインに低不純物濃度ソース・ドレインが付加され
る。また、さらに応力低減するために、ゲートポリシリ
コンを加工後、上記低熱膨張率材料の中間バッファ層
は、ウエットエッチングされる。また、上記の素子構造
を用いて、セルライブラリ財産を利用できる半導体集積
回路装置を構成し、設計容易化を図るものである。ま
た、上記の素子構造を用いて、CMOS論理回路が構成
される。
記の如き具体的な実施形態を採用することができる。例
えば、集積回路の回路動作速度向上のために、上記のゲ
ート電極構造はそのまま、集積回路の配線層として用い
られる。また、信頼性向上のため、高不純物濃度ソース
・ドレインに低不純物濃度ソース・ドレインが付加され
る。また、さらに応力低減するために、ゲートポリシリ
コンを加工後、上記低熱膨張率材料の中間バッファ層
は、ウエットエッチングされる。また、上記の素子構造
を用いて、セルライブラリ財産を利用できる半導体集積
回路装置を構成し、設計容易化を図るものである。ま
た、上記の素子構造を用いて、CMOS論理回路が構成
される。
【0007】
【作用】本発明の代表的な実施形態(図1参照)では、窒
化チタン(TiN)などの低抵抗材料(7)をポリシリコン
(5、6)上に被着して、ゲート抵抗を低減し、高速動作
する半導体装置を実現できる。また、活性化領域の上
で、上層低抵抗材料(7)と下層ポリシリコン(5、6)の
間に、二酸化シリコン(SiO2)などの低熱膨張率材料
を中間バッファ層(8)として挿入した構成をしている。
この構成により、従来の低抵抗材料とポリシリコンの間
に生じていた応力が低減され、ゲート耐圧、耐ホットキ
ャリア特性を向上でき、高信頼性の半導体装置を実現で
きる。また、上層低抵抗材料(7)として窒化チタン(T
iN)を用いることによって、不純物の相互拡散を抑え
ることができる。これにより、nチャネルトランジスタ
とpチャネルトランジスタとを従来より近づけて設計で
きるようになるので、素子面積が低減し、高速、高集積
の半導体装置を実現できる。さらに、上記二層構造と上
記三層構造の少なくともいずれか一方の多層構造を、配
線層として用いることにより、回路面積を低減し、高速
動作する半導体装置を実現できる。さらに、低濃度ソー
ス・ドレインを設けて、ドレイン端の電界を緩和し、信
頼性の高い微細素子を実現し、高速動作可能な素子を実
現できる。また、ゲートポリシリコンを加工後、バッフ
ァ層を、ウエットエッチングして、効果的な応力低減を
行うことができる。また、セルライブラリ財産を利用で
きる半導体装置を構成できるので、設計容易化を図れ
る。また、高速、高信頼性のCMOS論理回路を構成で
きる。
化チタン(TiN)などの低抵抗材料(7)をポリシリコン
(5、6)上に被着して、ゲート抵抗を低減し、高速動作
する半導体装置を実現できる。また、活性化領域の上
で、上層低抵抗材料(7)と下層ポリシリコン(5、6)の
間に、二酸化シリコン(SiO2)などの低熱膨張率材料
を中間バッファ層(8)として挿入した構成をしている。
この構成により、従来の低抵抗材料とポリシリコンの間
に生じていた応力が低減され、ゲート耐圧、耐ホットキ
ャリア特性を向上でき、高信頼性の半導体装置を実現で
きる。また、上層低抵抗材料(7)として窒化チタン(T
iN)を用いることによって、不純物の相互拡散を抑え
ることができる。これにより、nチャネルトランジスタ
とpチャネルトランジスタとを従来より近づけて設計で
きるようになるので、素子面積が低減し、高速、高集積
の半導体装置を実現できる。さらに、上記二層構造と上
記三層構造の少なくともいずれか一方の多層構造を、配
線層として用いることにより、回路面積を低減し、高速
動作する半導体装置を実現できる。さらに、低濃度ソー
ス・ドレインを設けて、ドレイン端の電界を緩和し、信
頼性の高い微細素子を実現し、高速動作可能な素子を実
現できる。また、ゲートポリシリコンを加工後、バッフ
ァ層を、ウエットエッチングして、効果的な応力低減を
行うことができる。また、セルライブラリ財産を利用で
きる半導体装置を構成できるので、設計容易化を図れ
る。また、高速、高信頼性のCMOS論理回路を構成で
きる。
【0008】
【実施例】図1により、本発明の第一の実施例を説明す
る。図1は、本発明を用いて構成したCMOSインバー
タであり、p型ポリシリコンゲート(図1(b)の5)を持
つpチャネルMOSトランジスタと、n型ポリシリコン
ゲート(図1(b)の6)を持つnチャネルMOSトランジ
スタより構成されている。図1において、(a)はレイア
ウト図、(b)と(c)とはレイアウト図(a)中のAA’、B
B’における断面図である。また、Vccは高電位電源、
Vssは低電位電源、Vinは入力信号電圧、Voutは出力
信号電圧である。本素子構造の特徴は、ゲートにあり、
シリコン基板1、p型ウエル2、n型ウエル3、ゲート
絶縁膜4、素子分離絶縁膜9、ソース・ドレイン10な
どは、通常の素子構造と同様のものである。以下、従来
例との比較から、本発明素子構造の特徴を説明する。こ
の第一の実施例(図1)と前記第一の従来例(図2)との違
いは、不純物の異なる二つのポリシリコン5、6を直接
接触するように形成し、セル面積低減を実現しているこ
とである。第一の従来例(図2)では、ゲートポリシリコ
ン5、6の上のシリサイド17中の不純物拡散が大きい
ので、これらのポリシリコン5、6を直接接触させるこ
とはできなかった。これに対して図1の本素子構造で
は、ゲートポリシリコン5、6上に被着する低抵抗材料
7として不純物拡散を抑えられる窒化チタンTiNを用
いることによってこの問題に対処している。低抵抗材料
7としてのTiNの厚さは、100nmである。ポリシ
リコン中の不純物の一部は窒化チタンに吸収されるが、
その量はわずかで、かつ、ポリシリコン中に再拡散しな
いので、二つのポリシリコン5、6の直接接続が可能に
なる。また本素子構造では二つのポリシリコン5、6の
接続界面と活性化領域110との距離を、0.4μmま
で小さくしても、不純物拡散によるしきい値電圧の変動
を抑えることができる。尚、TiNは、プロセス容易
性、耐熱性等の要求から、Ta、Ti、Mo等の遷移金
属の硼素化合物、炭素化合物、窒素化合物等と置き換え
ることができる。この置換は、後述の実施例についても
同様である。また、第一の実施例(図1)と前記第二の従
来例(図3)との違いは、上層低抵抗材料(TiN)7と下
層ポリシリコン5、6の間に、中間バッファ層8を設け
ていることである。本実施例では、面積低減に加えて、
この中間バッファ層8によって、チャネル領域のゲート
酸化膜4にかかる応力を低減し、信頼性を高めている。
第二の従来例(図3)では、低抵抗材料7のTiNによる
応力が大きいため、ゲート耐圧、ホットキャリア寿命な
どの劣化がおこり、信頼性を低下させていた。
る。図1は、本発明を用いて構成したCMOSインバー
タであり、p型ポリシリコンゲート(図1(b)の5)を持
つpチャネルMOSトランジスタと、n型ポリシリコン
ゲート(図1(b)の6)を持つnチャネルMOSトランジ
スタより構成されている。図1において、(a)はレイア
ウト図、(b)と(c)とはレイアウト図(a)中のAA’、B
B’における断面図である。また、Vccは高電位電源、
Vssは低電位電源、Vinは入力信号電圧、Voutは出力
信号電圧である。本素子構造の特徴は、ゲートにあり、
シリコン基板1、p型ウエル2、n型ウエル3、ゲート
絶縁膜4、素子分離絶縁膜9、ソース・ドレイン10な
どは、通常の素子構造と同様のものである。以下、従来
例との比較から、本発明素子構造の特徴を説明する。こ
の第一の実施例(図1)と前記第一の従来例(図2)との違
いは、不純物の異なる二つのポリシリコン5、6を直接
接触するように形成し、セル面積低減を実現しているこ
とである。第一の従来例(図2)では、ゲートポリシリコ
ン5、6の上のシリサイド17中の不純物拡散が大きい
ので、これらのポリシリコン5、6を直接接触させるこ
とはできなかった。これに対して図1の本素子構造で
は、ゲートポリシリコン5、6上に被着する低抵抗材料
7として不純物拡散を抑えられる窒化チタンTiNを用
いることによってこの問題に対処している。低抵抗材料
7としてのTiNの厚さは、100nmである。ポリシ
リコン中の不純物の一部は窒化チタンに吸収されるが、
その量はわずかで、かつ、ポリシリコン中に再拡散しな
いので、二つのポリシリコン5、6の直接接続が可能に
なる。また本素子構造では二つのポリシリコン5、6の
接続界面と活性化領域110との距離を、0.4μmま
で小さくしても、不純物拡散によるしきい値電圧の変動
を抑えることができる。尚、TiNは、プロセス容易
性、耐熱性等の要求から、Ta、Ti、Mo等の遷移金
属の硼素化合物、炭素化合物、窒素化合物等と置き換え
ることができる。この置換は、後述の実施例についても
同様である。また、第一の実施例(図1)と前記第二の従
来例(図3)との違いは、上層低抵抗材料(TiN)7と下
層ポリシリコン5、6の間に、中間バッファ層8を設け
ていることである。本実施例では、面積低減に加えて、
この中間バッファ層8によって、チャネル領域のゲート
酸化膜4にかかる応力を低減し、信頼性を高めている。
第二の従来例(図3)では、低抵抗材料7のTiNによる
応力が大きいため、ゲート耐圧、ホットキャリア寿命な
どの劣化がおこり、信頼性を低下させていた。
【0009】図1の実施例では、50nmの二酸化シリ
コンSiO2を中間バッファ層8として用いた。上記の
信頼性低下は、特にチャネル領域にかかる応力によって
引き起こされるので、中間バッファ層8は、最低限、チ
ャネル領域上のゲートに設ける必要がある。一方、ゲー
トの低抵抗化のためには、チャネル領域上以外では、低
抵抗材料7と下層ポリシリコン5、6とをしっかりと密
着させる必要がある。また、中間バッファ層8の最終形
状は、ゲートポリシリコンの加工によって決まるので、
中間バッファ層8の位置に関するマスク合わせ精度を考
慮する必要がないので、セル面積を低減することができ
る。この実施例のもう一つの特徴は、低抵抗材料7と下
層ポリシリコン5、6とを密着させる領域のレイアウト
設計、すなわち図1(a)の108である。この設計で
は、以下の理由により、ゲート加工を容易にし、信頼性
を上げられる。後に詳述するが、プロセス途中のゲート
加工直前において、108の内側では、上層のTiN7
/下層ポリシリコン5、6の2層構造、108の外側で
は、上層TiN/中間バッファ層SiO28/下層ポリ
シリコン5、6の3層構造と言う多層構造ができる。ゲ
ート加工時に、これら二つの多層構造の加工条件が異な
り、下地材料が削れる場合がある。本実施例のレイアウ
ト構造を用いれば、ウエハ面の大部分をチャネル近傍と
同じ多層構造にして、同条件で加工できるので、素子分
離絶縁膜や基板の削れる面積を最小にすることができ
る。
コンSiO2を中間バッファ層8として用いた。上記の
信頼性低下は、特にチャネル領域にかかる応力によって
引き起こされるので、中間バッファ層8は、最低限、チ
ャネル領域上のゲートに設ける必要がある。一方、ゲー
トの低抵抗化のためには、チャネル領域上以外では、低
抵抗材料7と下層ポリシリコン5、6とをしっかりと密
着させる必要がある。また、中間バッファ層8の最終形
状は、ゲートポリシリコンの加工によって決まるので、
中間バッファ層8の位置に関するマスク合わせ精度を考
慮する必要がないので、セル面積を低減することができ
る。この実施例のもう一つの特徴は、低抵抗材料7と下
層ポリシリコン5、6とを密着させる領域のレイアウト
設計、すなわち図1(a)の108である。この設計で
は、以下の理由により、ゲート加工を容易にし、信頼性
を上げられる。後に詳述するが、プロセス途中のゲート
加工直前において、108の内側では、上層のTiN7
/下層ポリシリコン5、6の2層構造、108の外側で
は、上層TiN/中間バッファ層SiO28/下層ポリ
シリコン5、6の3層構造と言う多層構造ができる。ゲ
ート加工時に、これら二つの多層構造の加工条件が異な
り、下地材料が削れる場合がある。本実施例のレイアウ
ト構造を用いれば、ウエハ面の大部分をチャネル近傍と
同じ多層構造にして、同条件で加工できるので、素子分
離絶縁膜や基板の削れる面積を最小にすることができ
る。
【0010】次に、図1の実施例の素子構造を形成する
ためのプロセスフローの概略を、図4に示す。まず、図
4(a)のように、レジストを用いたイオン打ち込みによ
り半導体基板1上にp型ウエル2、n型ウエル3を形成
し、局所酸化法、あるいはそれを応用した技術により素
子分離用絶縁膜9を形成する。素子分離絶縁膜9の厚さ
は300nm程度であり、p型ウエル2、n型ウエル3
の不純物濃度は共に1017/cm3オーダーである。次に、図
4(b)のように、熱酸化によって半導体基板表面にゲー
ト絶縁膜4を形成して、ポリシリコンを被着した後、レ
ジスト12を用いて領域を制限し、不純物イオン打ち込
みを行うことにより、p型ポリシリコン5、n型ポリシ
リコン6を形成する。ゲート絶縁膜4は5nm程度、各
ポリシリコン5、6は、それぞれ、ボロン、リンを10
20/cm3程度ドープしたものである。次に、図4(c)
のように、中間バッファ層8を被着した後、レジスト1
2を用いて加工し、図1(a)の108の内側領域の中
間バッファ8を除去する。中間バッファ層8は次工程で
被着する低抵抗材料の応力を緩和するものであり、今回
50nmのSiO2を用いた。その後、図4(d)のよう
に、低抵抗材料7を被着する。すなわち、108の内側
では、TiN/ポリシリコン、108の外側では、Ti
N/SiO2/ポリシリコンという多層構造ができる。
低抵抗材料7には、100nmのTiNを用いている。
その後、図4(e)のように、レジスト12を用いて、低
抵抗材料7、中間バッファ8、ポリシリコン5、6をゲ
ート形状に加工する。そして図4(f)は、イオン打ち込
みによるソース、ドレイン拡散層(図示せず)の形成後、
層間絶縁膜13を被着し、コンタクトホールを加工した
後、配線用金属14を被着し加工したものであり、こう
して図1の実施例の素子構造の構成される。なお、低抵
抗材料加工後の熱処理は、ゲートの剥離や、熱応力発生
の原因になりやすいので、慎重なプロセス設計が必要で
ある。
ためのプロセスフローの概略を、図4に示す。まず、図
4(a)のように、レジストを用いたイオン打ち込みによ
り半導体基板1上にp型ウエル2、n型ウエル3を形成
し、局所酸化法、あるいはそれを応用した技術により素
子分離用絶縁膜9を形成する。素子分離絶縁膜9の厚さ
は300nm程度であり、p型ウエル2、n型ウエル3
の不純物濃度は共に1017/cm3オーダーである。次に、図
4(b)のように、熱酸化によって半導体基板表面にゲー
ト絶縁膜4を形成して、ポリシリコンを被着した後、レ
ジスト12を用いて領域を制限し、不純物イオン打ち込
みを行うことにより、p型ポリシリコン5、n型ポリシ
リコン6を形成する。ゲート絶縁膜4は5nm程度、各
ポリシリコン5、6は、それぞれ、ボロン、リンを10
20/cm3程度ドープしたものである。次に、図4(c)
のように、中間バッファ層8を被着した後、レジスト1
2を用いて加工し、図1(a)の108の内側領域の中
間バッファ8を除去する。中間バッファ層8は次工程で
被着する低抵抗材料の応力を緩和するものであり、今回
50nmのSiO2を用いた。その後、図4(d)のよう
に、低抵抗材料7を被着する。すなわち、108の内側
では、TiN/ポリシリコン、108の外側では、Ti
N/SiO2/ポリシリコンという多層構造ができる。
低抵抗材料7には、100nmのTiNを用いている。
その後、図4(e)のように、レジスト12を用いて、低
抵抗材料7、中間バッファ8、ポリシリコン5、6をゲ
ート形状に加工する。そして図4(f)は、イオン打ち込
みによるソース、ドレイン拡散層(図示せず)の形成後、
層間絶縁膜13を被着し、コンタクトホールを加工した
後、配線用金属14を被着し加工したものであり、こう
して図1の実施例の素子構造の構成される。なお、低抵
抗材料加工後の熱処理は、ゲートの剥離や、熱応力発生
の原因になりやすいので、慎重なプロセス設計が必要で
ある。
【0011】図5により、本発明の第二の実施例のCM
OSインバータを示す。本実施例と第一の実施例(図1)
の違いは、低抵抗材料7とポリシリコン5、6を密着さ
せる領域のレイアウト設計である。本実施例では、低抵
抗材料被着時には、図5(a)の208の内側にのみ、中
間バッファ層8を残しておく。つまり、ゲート加工時、
208の内側では、TiN/SiO2/ポリシリコン、
208の外側では、TiN/ポリシリコンという多層構
造ができる。すなわち、ウエハの大部分の領域におい
て、ポリシリコン5、6と低抵抗材料8とが直接被着す
る。この領域は、バッファ層をはさむ領域に比べて、低
抵抗材料が剥離しにくいという特徴があり、プロセス上
の不良を抑制し歩留まりを上げることができる。ただ
し、本実施例では、ゲート加工時に、下地材料が削れる
可能性があるので、選択性の良いドライエッチング技術
を用いることが必要である。なお、本実施例を形成する
ためのプロセスフローは、このドライエッチング技術を
除けば、第一の実施例のそれと同様である。
OSインバータを示す。本実施例と第一の実施例(図1)
の違いは、低抵抗材料7とポリシリコン5、6を密着さ
せる領域のレイアウト設計である。本実施例では、低抵
抗材料被着時には、図5(a)の208の内側にのみ、中
間バッファ層8を残しておく。つまり、ゲート加工時、
208の内側では、TiN/SiO2/ポリシリコン、
208の外側では、TiN/ポリシリコンという多層構
造ができる。すなわち、ウエハの大部分の領域におい
て、ポリシリコン5、6と低抵抗材料8とが直接被着す
る。この領域は、バッファ層をはさむ領域に比べて、低
抵抗材料が剥離しにくいという特徴があり、プロセス上
の不良を抑制し歩留まりを上げることができる。ただ
し、本実施例では、ゲート加工時に、下地材料が削れる
可能性があるので、選択性の良いドライエッチング技術
を用いることが必要である。なお、本実施例を形成する
ためのプロセスフローは、このドライエッチング技術を
除けば、第一の実施例のそれと同様である。
【0012】次に、図6より、本発明の第三の実施例の
CMOSインバータを示す。第一の実施例との違いは、
一度形成したバッファ層8を除去して、低抵抗材料Ti
N7と、ポリシリコン5、6の間の空隙15を形成する
ことである。この空隙15には、層間膜材料7がほぼ再
充填されるが、BPSG(ボロン・フォスフォ・シリケ
ートガラス)等の層間膜はヤング率が小さく、密着性も
よくないので、低抵抗材料7の応力がポリシリコンに直
接伝わりにくく、ゲート絶縁膜にかかる応力を低減で
き、ゲート耐圧、ホットキャリア耐圧等の信頼性を上げ
ることができる。
CMOSインバータを示す。第一の実施例との違いは、
一度形成したバッファ層8を除去して、低抵抗材料Ti
N7と、ポリシリコン5、6の間の空隙15を形成する
ことである。この空隙15には、層間膜材料7がほぼ再
充填されるが、BPSG(ボロン・フォスフォ・シリケ
ートガラス)等の層間膜はヤング率が小さく、密着性も
よくないので、低抵抗材料7の応力がポリシリコンに直
接伝わりにくく、ゲート絶縁膜にかかる応力を低減で
き、ゲート耐圧、ホットキャリア耐圧等の信頼性を上げ
ることができる。
【0013】次に、図6の第三の実施例の素子構造を形
成するためのプロセスフローの概略を図7に示す。図7
(a)は、第一の実施例のプロセスフロー図4(e)に対応
するものであり、ここまでの工程は、第一の実施例と同
じである。図7(a)では、レジスト12を用いて、低抵
抗材料TiN7、中間バッファ層8を用いたゲートを加
工する。本実施例のプロセスのポイントは、中間バッフ
ァ層材料8として特にウエットエッチング速度の大きい
材料を用いることである。中間バッファ層材料8として
本実施例では、50nmの膜厚のSiO2蒸着膜を用い
ている。そして、図7(b)では、HF水溶液を用いたエ
ッチングにより、中間バッファ材料8を除去することに
より空隙15が形成される。この時、バッファ層以外の
材料もエッチングされるが、SiO2蒸着膜との選択比
が大きいので、それらの削れは小さく、エッチング精度
上の問題はない。たとえば、低抵抗材料のTiN7、ゲ
ート用ポリシリコン5、6は、ほとんど削れず、素子分
離絶縁膜9は、15nm程度の削れである。その後、図
7(c)の工程でこの空隙15にはBPSGの如き流動性
の高いガラスの絶縁膜である層間絶縁膜が再充填され
る。図7(c)は層間絶縁膜膜13および、配線層14の
形成工程である。層間膜13は、ヤング率が小さく、密
着性もよくないBPSG膜350nmである。この層間
膜材料は、15の領域にほぼ充填されるが、低抵抗材料
の応力がポリシリコンに直接伝わりにくいので、応力を
緩和したゲート構造が形成できる。一方、この工程(c)
にドライエッチングを用いた層間膜平坦化技術を用いれ
ば、段差を抑えてさらに歩留まりの高い半導体装置を実
現できる。
成するためのプロセスフローの概略を図7に示す。図7
(a)は、第一の実施例のプロセスフロー図4(e)に対応
するものであり、ここまでの工程は、第一の実施例と同
じである。図7(a)では、レジスト12を用いて、低抵
抗材料TiN7、中間バッファ層8を用いたゲートを加
工する。本実施例のプロセスのポイントは、中間バッフ
ァ層材料8として特にウエットエッチング速度の大きい
材料を用いることである。中間バッファ層材料8として
本実施例では、50nmの膜厚のSiO2蒸着膜を用い
ている。そして、図7(b)では、HF水溶液を用いたエ
ッチングにより、中間バッファ材料8を除去することに
より空隙15が形成される。この時、バッファ層以外の
材料もエッチングされるが、SiO2蒸着膜との選択比
が大きいので、それらの削れは小さく、エッチング精度
上の問題はない。たとえば、低抵抗材料のTiN7、ゲ
ート用ポリシリコン5、6は、ほとんど削れず、素子分
離絶縁膜9は、15nm程度の削れである。その後、図
7(c)の工程でこの空隙15にはBPSGの如き流動性
の高いガラスの絶縁膜である層間絶縁膜が再充填され
る。図7(c)は層間絶縁膜膜13および、配線層14の
形成工程である。層間膜13は、ヤング率が小さく、密
着性もよくないBPSG膜350nmである。この層間
膜材料は、15の領域にほぼ充填されるが、低抵抗材料
の応力がポリシリコンに直接伝わりにくいので、応力を
緩和したゲート構造が形成できる。一方、この工程(c)
にドライエッチングを用いた層間膜平坦化技術を用いれ
ば、段差を抑えてさらに歩留まりの高い半導体装置を実
現できる。
【0014】次に、図8より本発明の第四の実施例のC
MOSインバータを示す。本実施例と第一の実施例(図
1)の違いは、低不純物濃度ソース、ドレイン領域16
を形成したこと、および、その形成のための絶縁物側壁
19を設けたことである。本実施例の低不純物濃度ドレ
イン領域16によって、ドレイン接合付近の電界の緩和
され、さらに耐ホットキャリア特性を高めることがで
き、信頼性の高い半導体装置を実現できる。なお、本実
施例は、第一の実施例(図1)に低不純物濃度ソース、ド
レイン領域16を設けたものだが、その他の実施例にこ
れを設けても同様の効果が得られることは言うまでもな
い。
MOSインバータを示す。本実施例と第一の実施例(図
1)の違いは、低不純物濃度ソース、ドレイン領域16
を形成したこと、および、その形成のための絶縁物側壁
19を設けたことである。本実施例の低不純物濃度ドレ
イン領域16によって、ドレイン接合付近の電界の緩和
され、さらに耐ホットキャリア特性を高めることがで
き、信頼性の高い半導体装置を実現できる。なお、本実
施例は、第一の実施例(図1)に低不純物濃度ソース、ド
レイン領域16を設けたものだが、その他の実施例にこ
れを設けても同様の効果が得られることは言うまでもな
い。
【0015】次に、図8の素子構造を形成するためのプ
ロセスフローの概略を図9に示す。図9(a)は、第一の
実施例のプロセスフロー図4(e)に対応するものであ
り、ここまでの工程は、第一の実施例と同じである。図
9(a)では、レジスト12を用いて、低抵抗材料7、中
間バッファ層8を用いたゲートを加工する。続いて、図
9(b)のように、イオン注入により低不純物濃度ソー
ス、ドレイン領域16を形成した後、側壁形成用絶縁膜
18としてSiO2200nmを被着する。図9(c)
は、異方性ドライエッチングによりSiO2を加工し、
絶縁物側壁19を形成した後、イオン注入により高不純
物ソース・ドレイン領域10を形成する工程であり、こ
のあと、層間絶縁膜、金属配線層を設けて半導体装置が
実現される。
ロセスフローの概略を図9に示す。図9(a)は、第一の
実施例のプロセスフロー図4(e)に対応するものであ
り、ここまでの工程は、第一の実施例と同じである。図
9(a)では、レジスト12を用いて、低抵抗材料7、中
間バッファ層8を用いたゲートを加工する。続いて、図
9(b)のように、イオン注入により低不純物濃度ソー
ス、ドレイン領域16を形成した後、側壁形成用絶縁膜
18としてSiO2200nmを被着する。図9(c)
は、異方性ドライエッチングによりSiO2を加工し、
絶縁物側壁19を形成した後、イオン注入により高不純
物ソース・ドレイン領域10を形成する工程であり、こ
のあと、層間絶縁膜、金属配線層を設けて半導体装置が
実現される。
【0016】以上、本発明の第一から第四の実施例は、
CMOSインバータを構成したものだが、本ゲート構造
を単体のMOSトランジスタに適用しても、ゲート絶縁
膜にかかる応力を緩和できる。また、種類または濃度の
異なる不純物を含むポリシリコンを直接接続するレイア
ウト設計を持つCMOSインバータ以外の回路構成に適
用しても、抵抗低減、応力緩和、不純物拡散抑制など、
前記実施例と同等の効果が得られることもいうまでもな
い。
CMOSインバータを構成したものだが、本ゲート構造
を単体のMOSトランジスタに適用しても、ゲート絶縁
膜にかかる応力を緩和できる。また、種類または濃度の
異なる不純物を含むポリシリコンを直接接続するレイア
ウト設計を持つCMOSインバータ以外の回路構成に適
用しても、抵抗低減、応力緩和、不純物拡散抑制など、
前記実施例と同等の効果が得られることもいうまでもな
い。
【0017】図10は、本発明の第五の実施例の2入力
NANDゲート回路のセルレイアウトであり、上記の効
果が得られる。図中、IN1、IN2は入力信号電圧、
OUTは出力信号電圧である。また、本実施例では、下
記の理由により、ゲート間隔を狭くして面積を低減する
ことも可能である。2NANDゲートのように、ゲート
が複数、平行に配置されているレイアウト設計におい
て、従来技術により、n型、p型ポリシリコンを配線層
で電気的に接続する場合には、コンタクトを形成するた
めのマスク合わせ余裕が必要であった。本実施例では、
このマスク余裕が必要でないため、ゲートを狭い間隔で
配置することができ、さらなる面積低減が可能というこ
とである。
NANDゲート回路のセルレイアウトであり、上記の効
果が得られる。図中、IN1、IN2は入力信号電圧、
OUTは出力信号電圧である。また、本実施例では、下
記の理由により、ゲート間隔を狭くして面積を低減する
ことも可能である。2NANDゲートのように、ゲート
が複数、平行に配置されているレイアウト設計におい
て、従来技術により、n型、p型ポリシリコンを配線層
で電気的に接続する場合には、コンタクトを形成するた
めのマスク合わせ余裕が必要であった。本実施例では、
このマスク余裕が必要でないため、ゲートを狭い間隔で
配置することができ、さらなる面積低減が可能というこ
とである。
【0018】次に、図11から図15を用いて、本発明
による性能改善を説明する。まず、図11は、本発明の
中間バッファ層による応力低減効果を示したものであ
る。TiNなどの低抵抗材料を用いると、従来例2のよ
うに応力が大きくなるが、本発明の中間バッファ層を設
けることによって、応力を従来例1なみに下げることが
できる。中間バッファ層にSiO2を用いた場合、必要
なバッファ層の厚さは、50nm程度である。
による性能改善を説明する。まず、図11は、本発明の
中間バッファ層による応力低減効果を示したものであ
る。TiNなどの低抵抗材料を用いると、従来例2のよ
うに応力が大きくなるが、本発明の中間バッファ層を設
けることによって、応力を従来例1なみに下げることが
できる。中間バッファ層にSiO2を用いた場合、必要
なバッファ層の厚さは、50nm程度である。
【0019】次に、図12よりホットキャリア寿命を示
す。従来例2のようにTiNをゲートポリシリコン上に
被着した場合には、応力が大きいため、ホットキャリア
寿命が短くなっていた。本発明では、応力を緩和できる
ので、TiNを用いているにもかかわらず、ホットキャ
リア寿命を従来例1なみに伸ばすことができている。
す。従来例2のようにTiNをゲートポリシリコン上に
被着した場合には、応力が大きいため、ホットキャリア
寿命が短くなっていた。本発明では、応力を緩和できる
ので、TiNを用いているにもかかわらず、ホットキャ
リア寿命を従来例1なみに伸ばすことができている。
【0020】次に、図13よりポリシリコンを直接接合
したことによるしきい値電圧の変動を示す。従来例1の
素子構造において、ポリシリコンを直接接続した場合に
は、シリサイドを通して不純物が大きく拡散し、図13
のように、接合の近くでしきい値電圧が大きく変動して
しまう。一方、本発明の素子構造の場合、n型/p型ポ
リシリコン界面と活性化領域の間隔を、最小0.4μm
まで近づけても、しきい値電圧の変動を0.01V以下
に抑えることができている。
したことによるしきい値電圧の変動を示す。従来例1の
素子構造において、ポリシリコンを直接接続した場合に
は、シリサイドを通して不純物が大きく拡散し、図13
のように、接合の近くでしきい値電圧が大きく変動して
しまう。一方、本発明の素子構造の場合、n型/p型ポ
リシリコン界面と活性化領域の間隔を、最小0.4μm
まで近づけても、しきい値電圧の変動を0.01V以下
に抑えることができている。
【0021】次に、図14より、素子面積について示
す。素子の微細化が、サブミクロンレベルまで進むにつ
れて、n/p型ポリシリコンゲート適用が必須になる。
このとき、従来例1では、ポリシリコン接合部の面積を
低減できず、セル面積が大きくなってしまう。本発明で
は、不純物拡散速度が小さく、かつ、低抵抗の材料をゲ
ートポリシリコンに被着するため、従来例2と同様に、
セル面積を低減できる。
す。素子の微細化が、サブミクロンレベルまで進むにつ
れて、n/p型ポリシリコンゲート適用が必須になる。
このとき、従来例1では、ポリシリコン接合部の面積を
低減できず、セル面積が大きくなってしまう。本発明で
は、不純物拡散速度が小さく、かつ、低抵抗の材料をゲ
ートポリシリコンに被着するため、従来例2と同様に、
セル面積を低減できる。
【0022】次に、図15より、設計の高効率化につい
て、第六の実施例用いて説明する。本実施例は、過去の
レイアウト設計データを小修正・再利用して、大規模な
論理回路の設計を実現したものである。つまり、本発明
素子構造を用いた場合のレイアウトセルは、かつてp型
ポリシリコンゲートを用いていなかった場合のセルと、
ほぼ相似形となる。そのため、その小修正したセルを用
いて、迅速に機能レベルのレイアウトを行うことができ
る。さらに、かつて行っていた機能レベルのレイアウト
が、ビルディングブロック方式であった場合には、その
データも再利用することができ、設計の高効率化が図れ
る。このように、かつて蓄積されてきた信頼性のある設
計データを再利用して、設計コストを低減した、信頼性
の高いチップを、迅速に製作できる。また、このような
設計方式を用いてチップを用いて、高集積高信頼性の計
算機システムを構成することができる。なお、レイアウ
トセルにおける本発明の素子構造のバッファ層は、活性
化領域の拡大などの演算により、設計データを自動発生
することも可能である。
て、第六の実施例用いて説明する。本実施例は、過去の
レイアウト設計データを小修正・再利用して、大規模な
論理回路の設計を実現したものである。つまり、本発明
素子構造を用いた場合のレイアウトセルは、かつてp型
ポリシリコンゲートを用いていなかった場合のセルと、
ほぼ相似形となる。そのため、その小修正したセルを用
いて、迅速に機能レベルのレイアウトを行うことができ
る。さらに、かつて行っていた機能レベルのレイアウト
が、ビルディングブロック方式であった場合には、その
データも再利用することができ、設計の高効率化が図れ
る。このように、かつて蓄積されてきた信頼性のある設
計データを再利用して、設計コストを低減した、信頼性
の高いチップを、迅速に製作できる。また、このような
設計方式を用いてチップを用いて、高集積高信頼性の計
算機システムを構成することができる。なお、レイアウ
トセルにおける本発明の素子構造のバッファ層は、活性
化領域の拡大などの演算により、設計データを自動発生
することも可能である。
【0023】また、本発明のゲートは、低抵抗であるた
め、これを直接配線層として用いることも可能であり、
配線長を低減することによる高速化の効果も得られる。
め、これを直接配線層として用いることも可能であり、
配線長を低減することによる高速化の効果も得られる。
【0024】
【発明の効果】本発明によれば、不純物の異なる2つの
ポリシリコンを直接接続して素子面積を低減し、かつゲ
ート絶縁膜にかかる応力を低減することができる高集積
・高信頼性・高速動作の半導体装置を提供することが可
能となる。
ポリシリコンを直接接続して素子面積を低減し、かつゲ
ート絶縁膜にかかる応力を低減することができる高集積
・高信頼性・高速動作の半導体装置を提供することが可
能となる。
【図1】本発明の第一の実施例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図2】本発明の第一の従来例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図3】本発明の第二の従来例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図4】本発明の第一の実施例のプロセスフローを示す
図である。
図である。
【図5】本発明の第二の実施例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図6】本発明の第三の実施例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図7】本発明の第三の実施例のプロセスフローを示す
図である。
図である。
【図8】本発明の第四の実施例のCMOSインバータ素
子を示す図である。
子を示す図である。
【図9】本発明の第四の実施例のプロセスフローを示す
図である。
図である。
【図10】本発明の第五の実施例のCMOS−2入力N
AND素子を示す図である。
AND素子を示す図である。
【図11】本発明による応力特性の改善の効果を示す図
である。
である。
【図12】本発明によるホットキャリア寿命の改善を示
す図である。
す図である。
【図13】本発明による不純物拡散によるしきい値電圧
変動の改善を示す図である。
変動の改善を示す図である。
【図14】本発明によるセル面積の低減を示す図であ
る。
る。
【図15】本発明の第六の実施例のセルライブラリを用
いた設計を示す図である。
いた設計を示す図である。
1…半導体基板、2…p型ウエル、3…n型ウエル、4
…ゲート絶縁膜、5…ゲート用p型ポリシリコン、6…
ゲート用n型ポリシリコン、7…低抵抗材料(TiN)、
8…バッファ層(SiO2)、9…素子分離用絶縁膜、1
0…ソース・ドレイン領域、11…金属配線層、12…
レジスト、13…層間絶縁膜、14…配線層金属、15
…空隙領域、16…低不純物濃度ソース・ドレイン領
域、17…シリサイド、18…側壁用絶縁膜、19…絶
縁膜による側壁、30…セル、31…ブロック、32…
配線、103…n型ウエル領域(p型ウエルは反転領
域)、105…p型ゲート電極、106…n型ゲート電
極、107…ゲート電極、108…SiO2除去領域、
110…活性化領域、208…SiO2除去領域の反
転。
…ゲート絶縁膜、5…ゲート用p型ポリシリコン、6…
ゲート用n型ポリシリコン、7…低抵抗材料(TiN)、
8…バッファ層(SiO2)、9…素子分離用絶縁膜、1
0…ソース・ドレイン領域、11…金属配線層、12…
レジスト、13…層間絶縁膜、14…配線層金属、15
…空隙領域、16…低不純物濃度ソース・ドレイン領
域、17…シリサイド、18…側壁用絶縁膜、19…絶
縁膜による側壁、30…セル、31…ブロック、32…
配線、103…n型ウエル領域(p型ウエルは反転領
域)、105…p型ゲート電極、106…n型ゲート電
極、107…ゲート電極、108…SiO2除去領域、
110…活性化領域、208…SiO2除去領域の反
転。
フロントページの続き (72)発明者 横山 夏樹 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項1】P型不純物ドープポリシリコンのゲートを
有するPチャネルMOSトランジスタとN型不純物ドー
プポリシリコンのゲートを有するNチャネルMOSトラ
ンジスタとを半導体基板上に具備してなり、 上記P型不純物ドープポリシリコンと上記N型不純物ド
ープポリシリコンとがが物理的に直接接続されてなり、 上記P型不純物ドープポリシリコンと上記N型不純物ド
ープポリシリコンとの上記直接接続の接続部分のポリシ
リコンの上には金属化合物からなる低抵抗材料が直接被
着され、 上記PチャネルMOSトランジスタおよび上記Nチャネ
ルMOSトランジスタのそれぞれの活性化領域の上のポ
リシリコンには上記低抵抗材料が直接被着されていない
ことを特徴とする半導体装置。 - 【請求項2】上記活性化領域の上の上記ポリシリコンに
はシリコンより熱膨張率の小さい低膨張率材料を介して
上記低抵抗材料が形成されていることを特徴とする請求
項1に記載の半導体装置。 - 【請求項3】上記活性化領域の直上では上記低抵抗材料
/上記低熱膨張率材料/ポリシリコンの三層構造のゲー
ト電極が形成され、 上記接続部分の上では上記低抵抗材料/上記ポリシリコ
ンの二層構造のゲート電極が形成されてなることを特徴
とする請求項1また請求項2に記載の半導体装置。 - 【請求項4】上記低抵抗材料としての金属化合物は遷移
金属化合物であることを特徴とする請求項1から請求項
3までのいずれかに記載の半導体装置。 - 【請求項5】上記遷移金属化合物はTa、Ti、Moの
うちのいずれか、遷移金属の、硼素化合物、炭素化合
物、又は窒素化合物を用いることを特徴とする、上記請
求項1から3の半導体装置。 - 【請求項6】上記低熱膨張率材料として二酸化シリコン
を用いたことを特徴とする請求項2から請求項5までの
いずれかに記載の半導体装置。 - 【請求項7】上記二層構造と上記三層構造の少なくとも
いずれか一方の多層構造を、配線層として用いることを
特徴とする請求項3からの請求項6までのいずれかに記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5307724A JPH07161824A (ja) | 1993-12-08 | 1993-12-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5307724A JPH07161824A (ja) | 1993-12-08 | 1993-12-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07161824A true JPH07161824A (ja) | 1995-06-23 |
Family
ID=17972492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5307724A Pending JPH07161824A (ja) | 1993-12-08 | 1993-12-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07161824A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0977265A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
CN113035688A (zh) * | 2019-12-09 | 2021-06-25 | 华润微电子(重庆)有限公司 | 一种半导体结构及其制作方法 |
-
1993
- 1993-12-08 JP JP5307724A patent/JPH07161824A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0977265A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
US6642582B1 (en) | 1998-07-30 | 2003-11-04 | Stmicroelectronics S.R.L. | Circuit structure with a parasitic transistor having high threshold voltage |
CN113035688A (zh) * | 2019-12-09 | 2021-06-25 | 华润微电子(重庆)有限公司 | 一种半导体结构及其制作方法 |
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