JPH07161824A

JPH07161824A - 半導体装置

Info

Publication number: JPH07161824A
Application number: JP5307724A
Authority: JP
Inventors: Tatsuya Ishii; 達也石井; Masabumi Miyamoto; 正文宮本; Naoki Yamamoto; 直樹山本; Natsuki Yokoyama; 夏樹横山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-08
Filing date: 1993-12-08
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】ＣＭＯＳデバイスにおいて、素子面積の低
減、および、ゲート材料に起因する応力を低減し、高集
積、高信頼性、高速動作を実現する半導体装置を提供す
ること。【構成】ｐ型／ｎ型ポリシリコンゲート(５、６)を直
接接続したＣＭＯＳにおいて、活性化領域(１１０)上の
ゲートは、窒化チタン(７)／二酸化シリコン(８)／ポリ
シリコン(５、６)の三層構造、周辺領域のゲートは窒化
チタン／ポリシリコンの二層構造である。【効果】二酸化シリコン(８)が中間バッファとして働
き、ゲート絶縁膜にの応力を低減し、高信頼性・高速動
作を実現できる。窒化チタン(７)により、不純物拡散に
よるしきい値電圧の変動を抑えると同時に、素子面積を
低減でき、高集積度を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
サブミクロンレベルの半導体素子を含む半導体装置に関
するものである。

【０００２】

【従来の技術】本発明に関する従来の技術としては、 (1)伊藤哲夫他 "室温動作２０ｐｓ０．１μｍＣＭＯＳデバイスの
試作” TECHNICAL REPORT OF IEICE. SDM92-137(1993-01)p.1-6 (2)J.R.Pfiester et al "A TiN strapped polysilicon gate cobalt saliside CMOS process" ＩＥＤＭ (1990) p.241-248、とを挙げ
ることができる。Ｓｉ-ＭＯＳ半導体装置は、素子微細
化によって高速化、高集積化が進められている。そし
て、サブミクロンレベルのＣＭＯＳ回路の動作電流を高
め、さらに高速化するために、上記文献１に示されてい
るように、ｎチャネル、ｐチャネル両ＭＯＳトランジス
タ共、表面チャネル型にし、また、いわゆるデュアルゲ
ート(ｎチャネルＭＯＳトランジスタのゲート電極には
ｎ型ポリシリコンを、ｐチャネルＭＯＳトランジスタの
ゲート電極にはｐ型ポリシリコン)を用いている。ま
た、ゲート抵抗低減のために、各ゲートポリシリコン上
に、低抵抗のシリサイドを被着している。このようなゲ
ート構造のレイアウト設計では、図２に示すように、ｎ
型ポリシリコン６、ｐ型ポリシリコン５を分離し、低抵
抗のシリサイド１７を被着した後に、メタル層１１を介
して相互に電気的に接続する。これは、ｎ型ポリシリコ
ン６、ｐ型ポリシリコン５を物理的に直接接合すると、
シリサイド中で不純物相互拡散がおこり、所望のしきい
値電圧を実現できなくなるからである。つまり、第一の
従来例(図２)には、ゲート５、６の分離のために素子面
積を低減できないという問題があった。一方、上記文献
２では、図３のように、デュアルゲートＣＭＯＳにおい
て、シリサイドの代わりに窒化チタン(ＴｉＮ)７を被着
して、ｎ型ポリシリコン６、ｐ型ポリシリコン５を物理
的に直接接合する設計がなされている。ＴｉＮ７は、低
抵抗で、かつ、シリサイドに比べて不純物の拡散速度が
小さいので不純物相互拡散を抑えられる。つまり、第二
の従来例(図３)では、素子面積を低減できる。ただし、
ＴｉＮ７は、製造工程を進むうちにゲート絶縁膜に応力
を及ぼすようになるため、ホットキャリア特性を劣化さ
せるという問題がある。

【０００３】

【発明が解決しようとする課題】以上二つの従来例に示
したように、デュアルゲートを用いた素子構造には、
(1)素子面積の低減、(2)ゲート絶縁膜応力によるホット
キャリア特性などの信頼性向上、という二つの課題があ
る。第一の従来例(図２)では前者の素子面積の問題、第
二の従来例(図３)では後者のゲート絶縁膜応力によるホ
ットキャリア特性の問題が未解決のままである。このよ
うに不純物拡散によるしきい値電圧の変動を抑え、か
つ、素子面積を低減するには、窒化チタンなど、シリサ
イド以外の低抵抗材料をゲートポリシリコン上に被着す
る必要がある。しかし、この時、この低抵抗材料による
応力により、ホットキャリア特性などの素子特性の信頼
性が低下する。この応力を低減するためには、ゲートポ
リシリコンを厚く、低抵抗材料を薄くし、適当な温度の
熱処理を加えることが必要である。しかし、ポリシリコ
ンを厚くすると、素子段差が増加し、加工が困難にな
る。また、低抵抗材料を薄くするとゲート抵抗が増加
し、動作速度が遅くなる。また、熱処理の追加は、薄膜
剥離や異常酸化の原因になりやすく、信頼性や歩留まり
の低下を招くという問題がある。このことは、冗長回路
を付加しにくく高速動作を目指した論理回路を構成する
場合に、特に問題となる。逆に言えば、低抵抗材料を薄
くせずに応力の低い構造を形成できれば、ゲート抵抗を
低減し、かつ信頼性を向上でき、さらなる高速化・集積
化が可能になるということである。

【０００４】従って本発明の目的とするところは、不純
物の異なる２つのポリシリコンを直接接続して素子面積
を低減し、かつゲート絶縁膜にかかる応力を低減するこ
とができる高集積・高信頼性・高速動作の半導体装置を
提供することである。本発明の他の目的は、配線層とし
て代用することにより、動作速度を向上できるゲート電
極を持つ半導体装置を提供することである。本発明の他
の目的は、低濃度ソース・ドレインを用いて、さらに素
子耐圧を向上し、素子寿命を伸ばせる高信頼性・高速動
作の半導体装置を提供することである。本発明の他の目
的は、既存のセルライブラリ利用の設計により、設計コ
ストを低減し、信頼性が高く、迅速に製作できる半導体
装置を提供することである。本発明の他の目的は、高集
積・高信頼性・高速動作のＣＭＯＳ論理回路を提供する
ことである。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の代表的な実施形態(図１参照)は、活性化領
域直上のゲート電極構造として、上層／中間層／下層と
して、低抵抗材料(７)／低熱膨張率材料(８)／ポリシリ
コン(５、６)からなる三層構造を設けるものである。す
なわち、中間バッファ層の低熱膨張率材料(８)により上
層の低抵抗材料(７)としての窒化チタン(ＴｉＮ)から下
層ポリシリコン(５、６)中への不純物相互拡散を抑制し
つつ、ゲート電極構造の低抵抗化を図る一方、ＳｉＯ₂
などの低熱膨張率材料(８)を中間バッファ層として設け
ることにより、不純物の異なる二つのポリシリコン
(５、６)を直接接続して素子面積を低減し、ゲート絶縁
膜(４)にかかる応力を低減するものである。尚、中間バ
ッファ層(８)の低熱膨張率材料としては、二酸化シリコ
ン(ＳｉＯ₂)を用いることができる。

【０００６】尚、本発明の好適な実施形態としては、下
記の如き具体的な実施形態を採用することができる。例
えば、集積回路の回路動作速度向上のために、上記のゲ
ート電極構造はそのまま、集積回路の配線層として用い
られる。また、信頼性向上のため、高不純物濃度ソース
・ドレインに低不純物濃度ソース・ドレインが付加され
る。また、さらに応力低減するために、ゲートポリシリ
コンを加工後、上記低熱膨張率材料の中間バッファ層
は、ウエットエッチングされる。また、上記の素子構造
を用いて、セルライブラリ財産を利用できる半導体集積
回路装置を構成し、設計容易化を図るものである。ま
た、上記の素子構造を用いて、ＣＭＯＳ論理回路が構成
される。

【０００７】

【作用】本発明の代表的な実施形態(図１参照)では、窒
化チタン(ＴｉＮ)などの低抵抗材料(７)をポリシリコン
(５、６)上に被着して、ゲート抵抗を低減し、高速動作
する半導体装置を実現できる。また、活性化領域の上
で、上層低抵抗材料(７)と下層ポリシリコン(５、６)の
間に、二酸化シリコン(ＳｉＯ₂)などの低熱膨張率材料
を中間バッファ層(８)として挿入した構成をしている。
この構成により、従来の低抵抗材料とポリシリコンの間
に生じていた応力が低減され、ゲート耐圧、耐ホットキ
ャリア特性を向上でき、高信頼性の半導体装置を実現で
きる。また、上層低抵抗材料(７)として窒化チタン(Ｔ
ｉＮ)を用いることによって、不純物の相互拡散を抑え
ることができる。これにより、ｎチャネルトランジスタ
とｐチャネルトランジスタとを従来より近づけて設計で
きるようになるので、素子面積が低減し、高速、高集積
の半導体装置を実現できる。さらに、上記二層構造と上
記三層構造の少なくともいずれか一方の多層構造を、配
線層として用いることにより、回路面積を低減し、高速
動作する半導体装置を実現できる。さらに、低濃度ソー
ス・ドレインを設けて、ドレイン端の電界を緩和し、信
頼性の高い微細素子を実現し、高速動作可能な素子を実
現できる。また、ゲートポリシリコンを加工後、バッフ
ァ層を、ウエットエッチングして、効果的な応力低減を
行うことができる。また、セルライブラリ財産を利用で
きる半導体装置を構成できるので、設計容易化を図れ
る。また、高速、高信頼性のＣＭＯＳ論理回路を構成で
きる。

【０００８】

【実施例】図１により、本発明の第一の実施例を説明す
る。図１は、本発明を用いて構成したＣＭＯＳインバー
タであり、ｐ型ポリシリコンゲート(図１(b)の５)を持
つｐチャネルＭＯＳトランジスタと、ｎ型ポリシリコン
ゲート(図１(b)の６)を持つｎチャネルＭＯＳトランジ
スタより構成されている。図１において、(a)はレイア
ウト図、(b)と(c)とはレイアウト図(a)中のＡＡ’、Ｂ
Ｂ’における断面図である。また、Ｖccは高電位電源、
Ｖssは低電位電源、Ｖinは入力信号電圧、Ｖoutは出力
信号電圧である。本素子構造の特徴は、ゲートにあり、
シリコン基板１、ｐ型ウエル２、ｎ型ウエル３、ゲート
絶縁膜４、素子分離絶縁膜９、ソース・ドレイン１０な
どは、通常の素子構造と同様のものである。以下、従来
例との比較から、本発明素子構造の特徴を説明する。こ
の第一の実施例(図１)と前記第一の従来例(図２)との違
いは、不純物の異なる二つのポリシリコン５、６を直接
接触するように形成し、セル面積低減を実現しているこ
とである。第一の従来例(図２)では、ゲートポリシリコ
ン５、６の上のシリサイド１７中の不純物拡散が大きい
ので、これらのポリシリコン５、６を直接接触させるこ
とはできなかった。これに対して図１の本素子構造で
は、ゲートポリシリコン５、６上に被着する低抵抗材料
７として不純物拡散を抑えられる窒化チタンＴｉＮを用
いることによってこの問題に対処している。低抵抗材料
７としてのＴｉＮの厚さは、１００ｎｍである。ポリシ
リコン中の不純物の一部は窒化チタンに吸収されるが、
その量はわずかで、かつ、ポリシリコン中に再拡散しな
いので、二つのポリシリコン５、６の直接接続が可能に
なる。また本素子構造では二つのポリシリコン５、６の
接続界面と活性化領域１１０との距離を、０．４μｍま
で小さくしても、不純物拡散によるしきい値電圧の変動
を抑えることができる。尚、ＴｉＮは、プロセス容易
性、耐熱性等の要求から、Ｔａ、Ｔｉ、Ｍｏ等の遷移金
属の硼素化合物、炭素化合物、窒素化合物等と置き換え
ることができる。この置換は、後述の実施例についても
同様である。また、第一の実施例(図１)と前記第二の従
来例(図３)との違いは、上層低抵抗材料(ＴｉＮ)７と下
層ポリシリコン５、６の間に、中間バッファ層８を設け
ていることである。本実施例では、面積低減に加えて、
この中間バッファ層８によって、チャネル領域のゲート
酸化膜４にかかる応力を低減し、信頼性を高めている。
第二の従来例(図３)では、低抵抗材料７のＴｉＮによる
応力が大きいため、ゲート耐圧、ホットキャリア寿命な
どの劣化がおこり、信頼性を低下させていた。

【０００９】図１の実施例では、５０ｎｍの二酸化シリ
コンＳｉＯ₂を中間バッファ層８として用いた。上記の
信頼性低下は、特にチャネル領域にかかる応力によって
引き起こされるので、中間バッファ層８は、最低限、チ
ャネル領域上のゲートに設ける必要がある。一方、ゲー
トの低抵抗化のためには、チャネル領域上以外では、低
抵抗材料７と下層ポリシリコン５、６とをしっかりと密
着させる必要がある。また、中間バッファ層８の最終形
状は、ゲートポリシリコンの加工によって決まるので、
中間バッファ層８の位置に関するマスク合わせ精度を考
慮する必要がないので、セル面積を低減することができ
る。この実施例のもう一つの特徴は、低抵抗材料７と下
層ポリシリコン５、６とを密着させる領域のレイアウト
設計、すなわち図１(a)の１０８である。この設計で
は、以下の理由により、ゲート加工を容易にし、信頼性
を上げられる。後に詳述するが、プロセス途中のゲート
加工直前において、１０８の内側では、上層のＴｉＮ７
／下層ポリシリコン５、６の２層構造、１０８の外側で
は、上層ＴｉＮ／中間バッファ層ＳｉＯ₂８／下層ポリ
シリコン５、６の３層構造と言う多層構造ができる。ゲ
ート加工時に、これら二つの多層構造の加工条件が異な
り、下地材料が削れる場合がある。本実施例のレイアウ
ト構造を用いれば、ウエハ面の大部分をチャネル近傍と
同じ多層構造にして、同条件で加工できるので、素子分
離絶縁膜や基板の削れる面積を最小にすることができ
る。

【００１０】次に、図１の実施例の素子構造を形成する
ためのプロセスフローの概略を、図４に示す。まず、図
４(ａ)のように、レジストを用いたイオン打ち込みによ
り半導体基板１上にｐ型ウエル２、ｎ型ウエル３を形成
し、局所酸化法、あるいはそれを応用した技術により素
子分離用絶縁膜９を形成する。素子分離絶縁膜９の厚さ
は３００ｎｍ程度であり、ｐ型ウエル２、ｎ型ウエル３
の不純物濃度は共に10¹⁷/cm³オーダーである。次に、図
４(ｂ)のように、熱酸化によって半導体基板表面にゲー
ト絶縁膜４を形成して、ポリシリコンを被着した後、レ
ジスト１２を用いて領域を制限し、不純物イオン打ち込
みを行うことにより、ｐ型ポリシリコン５、ｎ型ポリシ
リコン６を形成する。ゲート絶縁膜４は５ｎｍ程度、各
ポリシリコン５、６は、それぞれ、ボロン、リンを１０
²⁰／ｃｍ³程度ドープしたものである。次に、図４(ｃ)
のように、中間バッファ層８を被着した後、レジスト１
２を用いて加工し、図１（ａ）の１０８の内側領域の中
間バッファ８を除去する。中間バッファ層８は次工程で
被着する低抵抗材料の応力を緩和するものであり、今回
５０ｎｍのＳｉＯ₂を用いた。その後、図４(ｄ)のよう
に、低抵抗材料７を被着する。すなわち、１０８の内側
では、ＴｉＮ／ポリシリコン、１０８の外側では、Ｔｉ
Ｎ／ＳｉＯ₂／ポリシリコンという多層構造ができる。
低抵抗材料７には、１００ｎｍのＴｉＮを用いている。
その後、図４(ｅ)のように、レジスト１２を用いて、低
抵抗材料７、中間バッファ８、ポリシリコン５、６をゲ
ート形状に加工する。そして図４(ｆ)は、イオン打ち込
みによるソース、ドレイン拡散層(図示せず)の形成後、
層間絶縁膜１３を被着し、コンタクトホールを加工した
後、配線用金属１４を被着し加工したものであり、こう
して図１の実施例の素子構造の構成される。なお、低抵
抗材料加工後の熱処理は、ゲートの剥離や、熱応力発生
の原因になりやすいので、慎重なプロセス設計が必要で
ある。

【００１１】図５により、本発明の第二の実施例のＣＭ
ＯＳインバータを示す。本実施例と第一の実施例(図１)
の違いは、低抵抗材料７とポリシリコン５、６を密着さ
せる領域のレイアウト設計である。本実施例では、低抵
抗材料被着時には、図５(a)の２０８の内側にのみ、中
間バッファ層８を残しておく。つまり、ゲート加工時、
２０８の内側では、ＴｉＮ／ＳｉＯ₂／ポリシリコン、
２０８の外側では、ＴｉＮ／ポリシリコンという多層構
造ができる。すなわち、ウエハの大部分の領域におい
て、ポリシリコン５、６と低抵抗材料８とが直接被着す
る。この領域は、バッファ層をはさむ領域に比べて、低
抵抗材料が剥離しにくいという特徴があり、プロセス上
の不良を抑制し歩留まりを上げることができる。ただ
し、本実施例では、ゲート加工時に、下地材料が削れる
可能性があるので、選択性の良いドライエッチング技術
を用いることが必要である。なお、本実施例を形成する
ためのプロセスフローは、このドライエッチング技術を
除けば、第一の実施例のそれと同様である。

【００１２】次に、図６より、本発明の第三の実施例の
ＣＭＯＳインバータを示す。第一の実施例との違いは、
一度形成したバッファ層８を除去して、低抵抗材料Ｔｉ
Ｎ７と、ポリシリコン５、６の間の空隙１５を形成する
ことである。この空隙１５には、層間膜材料７がほぼ再
充填されるが、ＢＰＳＧ(ボロン・フォスフォ・シリケ
ートガラス)等の層間膜はヤング率が小さく、密着性も
よくないので、低抵抗材料７の応力がポリシリコンに直
接伝わりにくく、ゲート絶縁膜にかかる応力を低減で
き、ゲート耐圧、ホットキャリア耐圧等の信頼性を上げ
ることができる。

【００１３】次に、図６の第三の実施例の素子構造を形
成するためのプロセスフローの概略を図７に示す。図７
(ａ)は、第一の実施例のプロセスフロー図４(ｅ)に対応
するものであり、ここまでの工程は、第一の実施例と同
じである。図７(ａ)では、レジスト１２を用いて、低抵
抗材料ＴｉＮ７、中間バッファ層８を用いたゲートを加
工する。本実施例のプロセスのポイントは、中間バッフ
ァ層材料８として特にウエットエッチング速度の大きい
材料を用いることである。中間バッファ層材料８として
本実施例では、５０ｎｍの膜厚のＳｉＯ₂蒸着膜を用い
ている。そして、図７(ｂ)では、ＨＦ水溶液を用いたエ
ッチングにより、中間バッファ材料８を除去することに
より空隙１５が形成される。この時、バッファ層以外の
材料もエッチングされるが、ＳｉＯ₂蒸着膜との選択比
が大きいので、それらの削れは小さく、エッチング精度
上の問題はない。たとえば、低抵抗材料のＴｉＮ７、ゲ
ート用ポリシリコン５、６は、ほとんど削れず、素子分
離絶縁膜９は、１５ｎｍ程度の削れである。その後、図
７(c)の工程でこの空隙１５にはＢＰＳＧの如き流動性
の高いガラスの絶縁膜である層間絶縁膜が再充填され
る。図７(ｃ)は層間絶縁膜膜１３および、配線層１４の
形成工程である。層間膜１３は、ヤング率が小さく、密
着性もよくないＢＰＳＧ膜３５０ｎｍである。この層間
膜材料は、１５の領域にほぼ充填されるが、低抵抗材料
の応力がポリシリコンに直接伝わりにくいので、応力を
緩和したゲート構造が形成できる。一方、この工程(ｃ)
にドライエッチングを用いた層間膜平坦化技術を用いれ
ば、段差を抑えてさらに歩留まりの高い半導体装置を実
現できる。

【００１４】次に、図８より本発明の第四の実施例のＣ
ＭＯＳインバータを示す。本実施例と第一の実施例(図
１)の違いは、低不純物濃度ソース、ドレイン領域１６
を形成したこと、および、その形成のための絶縁物側壁
１９を設けたことである。本実施例の低不純物濃度ドレ
イン領域１６によって、ドレイン接合付近の電界の緩和
され、さらに耐ホットキャリア特性を高めることがで
き、信頼性の高い半導体装置を実現できる。なお、本実
施例は、第一の実施例(図１)に低不純物濃度ソース、ド
レイン領域１６を設けたものだが、その他の実施例にこ
れを設けても同様の効果が得られることは言うまでもな
い。

【００１５】次に、図８の素子構造を形成するためのプ
ロセスフローの概略を図９に示す。図９(ａ)は、第一の
実施例のプロセスフロー図４(ｅ)に対応するものであ
り、ここまでの工程は、第一の実施例と同じである。図
９(ａ)では、レジスト１２を用いて、低抵抗材料７、中
間バッファ層８を用いたゲートを加工する。続いて、図
９(ｂ)のように、イオン注入により低不純物濃度ソー
ス、ドレイン領域１６を形成した後、側壁形成用絶縁膜
１８としてＳｉＯ₂２００ｎｍを被着する。図９(ｃ)
は、異方性ドライエッチングによりＳｉＯ₂を加工し、
絶縁物側壁１９を形成した後、イオン注入により高不純
物ソース・ドレイン領域１０を形成する工程であり、こ
のあと、層間絶縁膜、金属配線層を設けて半導体装置が
実現される。

【００１６】以上、本発明の第一から第四の実施例は、
ＣＭＯＳインバータを構成したものだが、本ゲート構造
を単体のＭＯＳトランジスタに適用しても、ゲート絶縁
膜にかかる応力を緩和できる。また、種類または濃度の
異なる不純物を含むポリシリコンを直接接続するレイア
ウト設計を持つＣＭＯＳインバータ以外の回路構成に適
用しても、抵抗低減、応力緩和、不純物拡散抑制など、
前記実施例と同等の効果が得られることもいうまでもな
い。

【００１７】図１０は、本発明の第五の実施例の２入力
ＮＡＮＤゲート回路のセルレイアウトであり、上記の効
果が得られる。図中、ＩＮ１、ＩＮ２は入力信号電圧、
ＯＵＴは出力信号電圧である。また、本実施例では、下
記の理由により、ゲート間隔を狭くして面積を低減する
ことも可能である。２ＮＡＮＤゲートのように、ゲート
が複数、平行に配置されているレイアウト設計におい
て、従来技術により、ｎ型、ｐ型ポリシリコンを配線層
で電気的に接続する場合には、コンタクトを形成するた
めのマスク合わせ余裕が必要であった。本実施例では、
このマスク余裕が必要でないため、ゲートを狭い間隔で
配置することができ、さらなる面積低減が可能というこ
とである。

【００１８】次に、図１１から図１５を用いて、本発明
による性能改善を説明する。まず、図１１は、本発明の
中間バッファ層による応力低減効果を示したものであ
る。ＴｉＮなどの低抵抗材料を用いると、従来例２のよ
うに応力が大きくなるが、本発明の中間バッファ層を設
けることによって、応力を従来例１なみに下げることが
できる。中間バッファ層にＳｉＯ₂を用いた場合、必要
なバッファ層の厚さは、５０ｎｍ程度である。

【００１９】次に、図１２よりホットキャリア寿命を示
す。従来例２のようにＴｉＮをゲートポリシリコン上に
被着した場合には、応力が大きいため、ホットキャリア
寿命が短くなっていた。本発明では、応力を緩和できる
ので、ＴｉＮを用いているにもかかわらず、ホットキャ
リア寿命を従来例１なみに伸ばすことができている。

【００２０】次に、図１３よりポリシリコンを直接接合
したことによるしきい値電圧の変動を示す。従来例１の
素子構造において、ポリシリコンを直接接続した場合に
は、シリサイドを通して不純物が大きく拡散し、図１３
のように、接合の近くでしきい値電圧が大きく変動して
しまう。一方、本発明の素子構造の場合、ｎ型／ｐ型ポ
リシリコン界面と活性化領域の間隔を、最小０．４μｍ
まで近づけても、しきい値電圧の変動を０．０１Ｖ以下
に抑えることができている。

【００２１】次に、図１４より、素子面積について示
す。素子の微細化が、サブミクロンレベルまで進むにつ
れて、ｎ／ｐ型ポリシリコンゲート適用が必須になる。
このとき、従来例１では、ポリシリコン接合部の面積を
低減できず、セル面積が大きくなってしまう。本発明で
は、不純物拡散速度が小さく、かつ、低抵抗の材料をゲ
ートポリシリコンに被着するため、従来例２と同様に、
セル面積を低減できる。

【００２２】次に、図１５より、設計の高効率化につい
て、第六の実施例用いて説明する。本実施例は、過去の
レイアウト設計データを小修正・再利用して、大規模な
論理回路の設計を実現したものである。つまり、本発明
素子構造を用いた場合のレイアウトセルは、かつてｐ型
ポリシリコンゲートを用いていなかった場合のセルと、
ほぼ相似形となる。そのため、その小修正したセルを用
いて、迅速に機能レベルのレイアウトを行うことができ
る。さらに、かつて行っていた機能レベルのレイアウト
が、ビルディングブロック方式であった場合には、その
データも再利用することができ、設計の高効率化が図れ
る。このように、かつて蓄積されてきた信頼性のある設
計データを再利用して、設計コストを低減した、信頼性
の高いチップを、迅速に製作できる。また、このような
設計方式を用いてチップを用いて、高集積高信頼性の計
算機システムを構成することができる。なお、レイアウ
トセルにおける本発明の素子構造のバッファ層は、活性
化領域の拡大などの演算により、設計データを自動発生
することも可能である。

【００２３】また、本発明のゲートは、低抵抗であるた
め、これを直接配線層として用いることも可能であり、
配線長を低減することによる高速化の効果も得られる。

【００２４】

【発明の効果】本発明によれば、不純物の異なる２つの
ポリシリコンを直接接続して素子面積を低減し、かつゲ
ート絶縁膜にかかる応力を低減することができる高集積
・高信頼性・高速動作の半導体装置を提供することが可
能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施例のＣＭＯＳインバータ素
子を示す図である。

【図２】本発明の第一の従来例のＣＭＯＳインバータ素
子を示す図である。

【図３】本発明の第二の従来例のＣＭＯＳインバータ素
子を示す図である。

【図４】本発明の第一の実施例のプロセスフローを示す
図である。

【図５】本発明の第二の実施例のＣＭＯＳインバータ素
子を示す図である。

【図６】本発明の第三の実施例のＣＭＯＳインバータ素
子を示す図である。

【図７】本発明の第三の実施例のプロセスフローを示す
図である。

【図８】本発明の第四の実施例のＣＭＯＳインバータ素
子を示す図である。

【図９】本発明の第四の実施例のプロセスフローを示す
図である。

【図１０】本発明の第五の実施例のＣＭＯＳ−２入力Ｎ
ＡＮＤ素子を示す図である。

【図１１】本発明による応力特性の改善の効果を示す図
である。

【図１２】本発明によるホットキャリア寿命の改善を示
す図である。

【図１３】本発明による不純物拡散によるしきい値電圧
変動の改善を示す図である。

【図１４】本発明によるセル面積の低減を示す図であ
る。

【図１５】本発明の第六の実施例のセルライブラリを用
いた設計を示す図である。

【符号の説明】

１…半導体基板、２…ｐ型ウエル、３…ｎ型ウエル、４
…ゲート絶縁膜、５…ゲート用ｐ型ポリシリコン、６…
ゲート用ｎ型ポリシリコン、７…低抵抗材料(ＴｉＮ)、
８…バッファ層(ＳｉＯ₂)、９…素子分離用絶縁膜、１
０…ソース・ドレイン領域、１１…金属配線層、１２…
レジスト、１３…層間絶縁膜、１４…配線層金属、１５
…空隙領域、１６…低不純物濃度ソース・ドレイン領
域、１７…シリサイド、１８…側壁用絶縁膜、１９…絶
縁膜による側壁、３０…セル、３１…ブロック、３２…
配線、１０３…ｎ型ウエル領域（ｐ型ウエルは反転領
域）、１０５…ｐ型ゲート電極、１０６…ｎ型ゲート電
極、１０７…ゲート電極、１０８…ＳｉＯ₂除去領域、
１１０…活性化領域、２０８…ＳｉＯ₂除去領域の反
転。

フロントページの続き (72)発明者横山夏樹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】Ｐ型不純物ドープポリシリコンのゲートを
有するＰチャネルＭＯＳトランジスタとＮ型不純物ドー
プポリシリコンのゲートを有するＮチャネルＭＯＳトラ
ンジスタとを半導体基板上に具備してなり、上記Ｐ型不純物ドープポリシリコンと上記Ｎ型不純物ド
ープポリシリコンとがが物理的に直接接続されてなり、上記Ｐ型不純物ドープポリシリコンと上記Ｎ型不純物ド
ープポリシリコンとの上記直接接続の接続部分のポリシ
リコンの上には金属化合物からなる低抵抗材料が直接被
着され、上記ＰチャネルＭＯＳトランジスタおよび上記Ｎチャネ
ルＭＯＳトランジスタのそれぞれの活性化領域の上のポ
リシリコンには上記低抵抗材料が直接被着されていない
ことを特徴とする半導体装置。
【請求項２】上記活性化領域の上の上記ポリシリコンに
はシリコンより熱膨張率の小さい低膨張率材料を介して
上記低抵抗材料が形成されていることを特徴とする請求
項１に記載の半導体装置。
【請求項３】上記活性化領域の直上では上記低抵抗材料
／上記低熱膨張率材料／ポリシリコンの三層構造のゲー
ト電極が形成され、上記接続部分の上では上記低抵抗材料／上記ポリシリコ
ンの二層構造のゲート電極が形成されてなることを特徴
とする請求項１また請求項２に記載の半導体装置。
【請求項４】上記低抵抗材料としての金属化合物は遷移
金属化合物であることを特徴とする請求項１から請求項
３までのいずれかに記載の半導体装置。
【請求項５】上記遷移金属化合物はＴａ、Ｔｉ、Ｍｏの
うちのいずれか、遷移金属の、硼素化合物、炭素化合
物、又は窒素化合物を用いることを特徴とする、上記請
求項１から３の半導体装置。
【請求項６】上記低熱膨張率材料として二酸化シリコン
を用いたことを特徴とする請求項２から請求項５までの
いずれかに記載の半導体装置。
【請求項７】上記二層構造と上記三層構造の少なくとも
いずれか一方の多層構造を、配線層として用いることを
特徴とする請求項３からの請求項６までのいずれかに記
載の半導体装置。