JPH07161735A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH07161735A JPH07161735A JP30961493A JP30961493A JPH07161735A JP H07161735 A JPH07161735 A JP H07161735A JP 30961493 A JP30961493 A JP 30961493A JP 30961493 A JP30961493 A JP 30961493A JP H07161735 A JPH07161735 A JP H07161735A
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Abstract
(57)【要約】
【目的】 リセス構造FETにおいて、ゲートリセス間
距離を制御性良く形成する。 【構成】 第1のレジストパターン6で、ゲート開口パ
ターンとゲートリセス間距離を同時にパターン形成し、
第2のレジストパターン7が絶縁膜のエッチング時のス
トッパ層となるためエッチング距離を第1のレジストパ
ターン6で形成定めた距離にすることにより、リセス構
造を有するFETのゲートリセス間距離を制御性良く形
成する。
距離を制御性良く形成する。 【構成】 第1のレジストパターン6で、ゲート開口パ
ターンとゲートリセス間距離を同時にパターン形成し、
第2のレジストパターン7が絶縁膜のエッチング時のス
トッパ層となるためエッチング距離を第1のレジストパ
ターン6で形成定めた距離にすることにより、リセス構
造を有するFETのゲートリセス間距離を制御性良く形
成する。
Description
【0001】
【産業上の利用分野】半導体の製造方法に関し、特に、
リセス構造を有する電界効果トランジスタの製造方法に
関する。
リセス構造を有する電界効果トランジスタの製造方法に
関する。
【0002】
【従来の技術】図19は、特開平4−137737号公
報に開示されている従来の2段のリセス構造を有する電
界効果トランジスタ(以下、FETと称する)の製造方
法を示す工程断面図である。図19(a)に示すよう
に、活性層2を有する半導体基板1上にソース電極3お
よびドレイン電極4を形成した後、絶縁膜5を堆積す
る。次に図19(b)に示すように、レジストパターン
6を形成し、図19(c)に示すように、前記絶縁膜パ
ターン上にゲート開口のレジストパターン7を形成す
る。次に図19(d)に示すように、レジスト7をマス
クに絶縁膜5を異方性エッチングする。次に図19
(e)に示すように、レジスト7および絶縁膜5をマス
クに活性層2のリセスエッチングを行う。次に図19
(f)に示すように、ウエットエッチングにより絶縁膜
5を完全に除去する。次に図19(g)に示すように、
レジスト6のみをマスクに2段めのリセスエッチングを
行う。次に図19(h)に示すように、ゲート電極8を
蒸着する。最後に図19(i)に示すようにリフトオフ
を行って、2段リセスを有するFETを形成する。
報に開示されている従来の2段のリセス構造を有する電
界効果トランジスタ(以下、FETと称する)の製造方
法を示す工程断面図である。図19(a)に示すよう
に、活性層2を有する半導体基板1上にソース電極3お
よびドレイン電極4を形成した後、絶縁膜5を堆積す
る。次に図19(b)に示すように、レジストパターン
6を形成し、図19(c)に示すように、前記絶縁膜パ
ターン上にゲート開口のレジストパターン7を形成す
る。次に図19(d)に示すように、レジスト7をマス
クに絶縁膜5を異方性エッチングする。次に図19
(e)に示すように、レジスト7および絶縁膜5をマス
クに活性層2のリセスエッチングを行う。次に図19
(f)に示すように、ウエットエッチングにより絶縁膜
5を完全に除去する。次に図19(g)に示すように、
レジスト6のみをマスクに2段めのリセスエッチングを
行う。次に図19(h)に示すように、ゲート電極8を
蒸着する。最後に図19(i)に示すようにリフトオフ
を行って、2段リセスを有するFETを形成する。
【0003】
【発明が解決しようとする課題】リセス構造を有するF
ETの従来の製造方法では、上記のように構成されてい
たため、図19(i)でのリセスの端部とゲート電極端
部の距離(Lgsr およびLgdr )を制御することが困難
であった。すなわち、例えば耐圧が重要なパラメータで
ある高出力FETを作製する場合、ステッパ露光器の目
合わせ精度が0.1μm程度あることを考慮すると、3
V以上の耐圧の変動を起こすという欠点がある。これは
ソース抵抗の増大を抑えるために、ソース電極側のリセ
ス端とゲート端の距離(図19のLgsr )をドレイン電
極側のリセス端とゲート電極端との距離(図19のL
gdr )より小さくする構造をとるゲート構造(以後、オ
フセットゲート構造と称する)を採用した場合にも同様
な問題点が生ずる。このオフセットゲート構造を形成す
るために、特開平4−196542号公報に記載の技術
ではTiの斜め蒸着工程およびレジストと半導体活性層
の絶縁膜を除去する工程を利用している。しかしなが
ら、絶縁膜除去寸法の制御性も0.1μm以下にするこ
とは難しく、耐圧およびソース抵抗のばらつきを生じる
ことは同様である。
ETの従来の製造方法では、上記のように構成されてい
たため、図19(i)でのリセスの端部とゲート電極端
部の距離(Lgsr およびLgdr )を制御することが困難
であった。すなわち、例えば耐圧が重要なパラメータで
ある高出力FETを作製する場合、ステッパ露光器の目
合わせ精度が0.1μm程度あることを考慮すると、3
V以上の耐圧の変動を起こすという欠点がある。これは
ソース抵抗の増大を抑えるために、ソース電極側のリセ
ス端とゲート端の距離(図19のLgsr )をドレイン電
極側のリセス端とゲート電極端との距離(図19のL
gdr )より小さくする構造をとるゲート構造(以後、オ
フセットゲート構造と称する)を採用した場合にも同様
な問題点が生ずる。このオフセットゲート構造を形成す
るために、特開平4−196542号公報に記載の技術
ではTiの斜め蒸着工程およびレジストと半導体活性層
の絶縁膜を除去する工程を利用している。しかしなが
ら、絶縁膜除去寸法の制御性も0.1μm以下にするこ
とは難しく、耐圧およびソース抵抗のばらつきを生じる
ことは同様である。
【0004】前述の絶縁膜の除去工程の寸法制御ができ
ないことを解決するために、特開平4−196542号
公報ではソース電極およびドレイン電極にサイドウォー
ルを形成する工程を適用している。しかしながらこの方
法でも、前述のゲートリセス間距離Lgsr ,Lgdr の制
御性はステッパ露光器の目合わせ精度によっており、耐
圧、ソース抵抗のばらつきを低減するものではない。ま
た、サイドウォールの膜厚は大きくても0.5μm程度
が限界であり、ドレイン電極とリセス端までを例えば1
μm以上にとることができず、破壊耐圧等が小さくなる
という問題もある。
ないことを解決するために、特開平4−196542号
公報ではソース電極およびドレイン電極にサイドウォー
ルを形成する工程を適用している。しかしながらこの方
法でも、前述のゲートリセス間距離Lgsr ,Lgdr の制
御性はステッパ露光器の目合わせ精度によっており、耐
圧、ソース抵抗のばらつきを低減するものではない。ま
た、サイドウォールの膜厚は大きくても0.5μm程度
が限界であり、ドレイン電極とリセス端までを例えば1
μm以上にとることができず、破壊耐圧等が小さくなる
という問題もある。
【0005】本発明の目的は、上述の問題点を解決し、
ゲート電極端とリセス端との距離を制御することができ
る電界効果トランジスタの製造方法を提供することにあ
る。
ゲート電極端とリセス端との距離を制御することができ
る電界効果トランジスタの製造方法を提供することにあ
る。
【0006】
【課題を解決するための手段】本発明は、1段以上のリ
セス構造を有する電界効果トランジスタの製造方法にお
いて、半導体活性層上にソース電極およびドレイン電極
を形成する工程と、前記ソース電極、ドレイン電極およ
び半導体活性層上に絶縁膜を形成する工程と、前記絶縁
膜上にゲート電極開口とリセス構造を同時に第1のレジ
ストにパターン形成する工程と、前記第1のレジストを
マスクに前記絶縁膜をエッチングする工程と、前記パタ
ーン上にゲート開口パターンのみを露出させる開口パタ
ーンを第2のレジスト上に形成する工程と、前記絶縁膜
をエッチングし前記半導体活性層を露出させる工程と、
前記第1のレジストと前記第2のレジストをマスクに前
記半導体活性層を1段以上にエッチングする工程と、前
記第1のレジストおよび前記第2のレジストをマスクに
リフトオフによりゲート電極を形成する工程と、を含む
ことを特徴とする。
セス構造を有する電界効果トランジスタの製造方法にお
いて、半導体活性層上にソース電極およびドレイン電極
を形成する工程と、前記ソース電極、ドレイン電極およ
び半導体活性層上に絶縁膜を形成する工程と、前記絶縁
膜上にゲート電極開口とリセス構造を同時に第1のレジ
ストにパターン形成する工程と、前記第1のレジストを
マスクに前記絶縁膜をエッチングする工程と、前記パタ
ーン上にゲート開口パターンのみを露出させる開口パタ
ーンを第2のレジスト上に形成する工程と、前記絶縁膜
をエッチングし前記半導体活性層を露出させる工程と、
前記第1のレジストと前記第2のレジストをマスクに前
記半導体活性層を1段以上にエッチングする工程と、前
記第1のレジストおよび前記第2のレジストをマスクに
リフトオフによりゲート電極を形成する工程と、を含む
ことを特徴とする。
【0007】
【実施例】(実施例1)本発明の第1の実施例を工程断
面図を用いて説明する。図1〜図10は本発明の製造工
程断面図である。
面図を用いて説明する。図1〜図10は本発明の製造工
程断面図である。
【0008】図1に示すように、活性層2を有する半導
体基板1上にソース電極3およびドレイン電極4を形成
後、図2に示すように、絶縁膜5を前面に形成する。
体基板1上にソース電極3およびドレイン電極4を形成
後、図2に示すように、絶縁膜5を前面に形成する。
【0009】次に図3に示すように、ゲート開口寸法L
g およびゲートリセス間距離LgdrおよびLgsr を有す
るレジストパターン6の形成を行う。
g およびゲートリセス間距離LgdrおよびLgsr を有す
るレジストパターン6の形成を行う。
【0010】次に図4に示すように、レジストパターン
6をマスクに絶縁膜5のドライエッチングを行った後、
図5に示すように、ゲート電極部のみを開口し、ソース
電極3およびドレイン電極4を被覆する第2のレジスト
パターン7を形成する。
6をマスクに絶縁膜5のドライエッチングを行った後、
図5に示すように、ゲート電極部のみを開口し、ソース
電極3およびドレイン電極4を被覆する第2のレジスト
パターン7を形成する。
【0011】次に図6に示すように絶縁膜5と第2のレ
ジストパターン7をマスクに活性層2のリセスエッチン
グを行う。このエッチング量は最終的なゲートリセス埋
め込み深さのエッチングである。
ジストパターン7をマスクに活性層2のリセスエッチン
グを行う。このエッチング量は最終的なゲートリセス埋
め込み深さのエッチングである。
【0012】次に図7に示すように、第1のレジストパ
ターン6と第2のレジストパターン7をマスクに絶縁膜
5のエッチングをウエットエッチで行う。このとき、第
2のレジストパターン7が絶縁膜5のエッチング時のス
トッパ層となるためエッチング距離を第1のレジストパ
ターン6で形成定めた距離にすることにより、ゲート電
極とリセス端の距離Lgsr およびLgdr を制御性よく決
定することができる。
ターン6と第2のレジストパターン7をマスクに絶縁膜
5のエッチングをウエットエッチで行う。このとき、第
2のレジストパターン7が絶縁膜5のエッチング時のス
トッパ層となるためエッチング距離を第1のレジストパ
ターン6で形成定めた距離にすることにより、ゲート電
極とリセス端の距離Lgsr およびLgdr を制御性よく決
定することができる。
【0013】次に図8に示すように、第2のレジストパ
ターンをマスクにして異方性エッチングにより活性層2
をエッチングし、ワイドリセス構造を形成する。
ターンをマスクにして異方性エッチングにより活性層2
をエッチングし、ワイドリセス構造を形成する。
【0014】最後に図9に示すように、ゲート電極金属
8の全面蒸着を行った後、図10に示すように、リフト
オフ法により第1のレジスト6および第2のレジスト7
を全面除去しゲート電極8を形成し、2段ワイドリセス
構造、オフセットゲート構造のFETを完成する。
8の全面蒸着を行った後、図10に示すように、リフト
オフ法により第1のレジスト6および第2のレジスト7
を全面除去しゲート電極8を形成し、2段ワイドリセス
構造、オフセットゲート構造のFETを完成する。
【0015】(実施例2)図11〜図18に第2の実施
例の製造工程断面図を示す。図11〜図14は図1の工
程と同様である。ただし、第1のレジスト6を2000
オングストローム程度とし、第2のレジストパターン7
の開口部を逆テーパ化することによりT型ゲート構造様
のレジストパターンとすることが第1の実施例と異な
る。
例の製造工程断面図を示す。図11〜図14は図1の工
程と同様である。ただし、第1のレジスト6を2000
オングストローム程度とし、第2のレジストパターン7
の開口部を逆テーパ化することによりT型ゲート構造様
のレジストパターンとすることが第1の実施例と異な
る。
【0016】図15に示すように、第1のレジスト6お
よび第2のレジスト7をマスクに絶縁膜5をエッチング
する。このときゲート電極リセス間距離を決定すること
も第1の実施例と同様である。
よび第2のレジスト7をマスクに絶縁膜5をエッチング
する。このときゲート電極リセス間距離を決定すること
も第1の実施例と同様である。
【0017】次に図16に示すように、第2のレジスト
7をマスクに活性層2をエッチングし、ワイドリセス構
造を形成する。
7をマスクに活性層2をエッチングし、ワイドリセス構
造を形成する。
【0018】次に図17に示すように、ゲート電極金属
8を全面蒸着する。
8を全面蒸着する。
【0019】最後に図18に示すようにリフトオフ工程
により、第1のレジスト6および第2のレジスト7を除
去しワイドリセス構造、オフセットT型ゲート構造FE
Tを完成する。
により、第1のレジスト6および第2のレジスト7を除
去しワイドリセス構造、オフセットT型ゲート構造FE
Tを完成する。
【0020】
【発明の効果】本発明は1段以上のリセス構造を有する
電界効果トランジスタの製造方法において、半導体活性
層上にソース電極およびドレイン電極を形成する工程
と、前記ソース電極、ドレイン電極および半導体活性層
上に絶縁膜を形成する工程と、同絶縁膜上にゲート電極
開口とリセス構造を同時に第1のレジストにパターン形
成する工程と、前記第1のレジストをマスクに前記絶縁
膜をエッチングする工程と、前記パターン上にゲート開
口パターンのみを露出させる開口パターンを第2のレジ
スト上に形成する工程と、前記酸化膜をエッチングし前
記半導体活性層を露出させる工程と、前記第1のレジス
トと前記第2のレジストをマスクに半導体活性層を1段
以上にエッチングする工程と、前記第1のレジストを前
記第2のレジストをマスクにリフトオフによりゲート電
極を形成する工程とを含むために、ゲート電極端とリセ
ス端との距離を制御することができる。
電界効果トランジスタの製造方法において、半導体活性
層上にソース電極およびドレイン電極を形成する工程
と、前記ソース電極、ドレイン電極および半導体活性層
上に絶縁膜を形成する工程と、同絶縁膜上にゲート電極
開口とリセス構造を同時に第1のレジストにパターン形
成する工程と、前記第1のレジストをマスクに前記絶縁
膜をエッチングする工程と、前記パターン上にゲート開
口パターンのみを露出させる開口パターンを第2のレジ
スト上に形成する工程と、前記酸化膜をエッチングし前
記半導体活性層を露出させる工程と、前記第1のレジス
トと前記第2のレジストをマスクに半導体活性層を1段
以上にエッチングする工程と、前記第1のレジストを前
記第2のレジストをマスクにリフトオフによりゲート電
極を形成する工程とを含むために、ゲート電極端とリセ
ス端との距離を制御することができる。
【0021】特に、ゲート電極端とソース電極側リセス
端およびドレイン電極側リセス端への距離が異なるよう
なオフセットゲート構造も、ステッパ露光器の目合わせ
精度や絶縁膜のサイドエッチング量の不安定性に影響さ
れず、0.05μm以下のゲートリセス間距離Lgdr ,
Lgsr 制御性を実現できる。
端およびドレイン電極側リセス端への距離が異なるよう
なオフセットゲート構造も、ステッパ露光器の目合わせ
精度や絶縁膜のサイドエッチング量の不安定性に影響さ
れず、0.05μm以下のゲートリセス間距離Lgdr ,
Lgsr 制御性を実現できる。
【図1】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図2】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図3】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図4】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図5】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図6】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図7】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図8】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図9】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図10】本発明の第1の実施例の製造工程断面図であ
る。
る。
【図11】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図12】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図13】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図14】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図15】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図16】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図17】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図18】本発明の第2の実施例の製造工程断面図であ
る。
る。
【図19】従来の製造工程断面図である。
1 半導体基板 2 活性層 3 ソース電極 4 ドレイン電極 5 絶縁膜 6 第1のレジスト 7 第2のレジスト Lgsr ゲート電極・ソース電極側リセス端距離 Lgdr ゲート電極・ドレイン電極側リセス端距離 Lg ゲート長
Claims (3)
- 【請求項1】1段以上のリセス構造を有する電界効果ト
ランジスタの製造方法において、 半導体活性層上にソース電極およびドレイン電極を形成
する工程と、 前記ソース電極、ドレイン電極および半導体活性層上に
絶縁膜を形成する工程と、 前記絶縁膜上にゲート電極開口とリセス構造を同時に第
1のレジストにパターン形成する工程と、 前記第1のレジストをマスクに前記絶縁膜をエッチング
する工程と、 前記パターン上にゲート開口パターンのみを露出させる
開口パターンを第2のレジスト上に形成する工程と、 前記絶縁膜をエッチングし前記半導体活性層を露出させ
る工程と、 前記第1のレジストと前記第2のレジストをマスクに前
記半導体活性層を1段以上にエッチングする工程と、 前記第1のレジストおよび前記第2のレジストをマスク
にリフトオフによりゲート電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項2】前記第2のレジスト上に形成される開口パ
ターンは、逆テーパ形状であることを特徴とする請求項
1記載の電界効果トランジスタの製造方法。 - 【請求項3】前記半導体活性層をエッチングする工程
は、1段あるいは2段にエッチングすることを特徴とす
る請求項1または2記載の電界効果トランジスタの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30961493A JP2591454B2 (ja) | 1993-12-10 | 1993-12-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30961493A JP2591454B2 (ja) | 1993-12-10 | 1993-12-10 | 電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161735A true JPH07161735A (ja) | 1995-06-23 |
JP2591454B2 JP2591454B2 (ja) | 1997-03-19 |
Family
ID=17995156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30961493A Expired - Fee Related JP2591454B2 (ja) | 1993-12-10 | 1993-12-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2591454B2 (ja) |
-
1993
- 1993-12-10 JP JP30961493A patent/JP2591454B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2591454B2 (ja) | 1997-03-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |