JPH07161659A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07161659A JPH07161659A JP5306203A JP30620393A JPH07161659A JP H07161659 A JPH07161659 A JP H07161659A JP 5306203 A JP5306203 A JP 5306203A JP 30620393 A JP30620393 A JP 30620393A JP H07161659 A JPH07161659 A JP H07161659A
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Abstract
(57)【要約】
【目的】 高融点金属（化合物）を用いた耐熱性ゲート
電極構造で、ゲートの信頼度を損ねること無く、工程数
を低減する。 【構成】 タングステンシリサイド２２をスパッタリン
グで成膜した後、窒素ガスをスパッタリング装置内に導
入して、反応性スパッタを行い、窒化タングステンシリ
サイド２３を形成して、これをバリアメタルとし、更に
この上にフォトレジスト１５をマスクにして金メッキを
行い金１６を形成する。次に金１６をマスクにして、窒
化タングステンシリサイド２３、タングステンシリサイ
ド２２を反応性イオンエッチングにより不要領域を除去
する。このような構成にする事によって、バリア性を損
なうこと無く、バリアメタル成膜時のスパッタエッチン
グ工程、電極加工のイオンミリング工程を削減できる。
電極構造で、ゲートの信頼度を損ねること無く、工程数
を低減する。 【構成】 タングステンシリサイド２２をスパッタリン
グで成膜した後、窒素ガスをスパッタリング装置内に導
入して、反応性スパッタを行い、窒化タングステンシリ
サイド２３を形成して、これをバリアメタルとし、更に
この上にフォトレジスト１５をマスクにして金メッキを
行い金１６を形成する。次に金１６をマスクにして、窒
化タングステンシリサイド２３、タングステンシリサイ
ド２２を反応性イオンエッチングにより不要領域を除去
する。このような構成にする事によって、バリア性を損
なうこと無く、バリアメタル成膜時のスパッタエッチン
グ工程、電極加工のイオンミリング工程を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の電極に関
し、特に化合物半導体のゲート電極構造およびその製造
方法に関する。
し、特に化合物半導体のゲート電極構造およびその製造
方法に関する。
【０００２】
【従来の技術】従来、半導体装置の電極構造、特にＧａ
Ａｓ ＦＥＴの耐熱性ゲート電極形成では、第一の従来
例として図３（ａ）に示すようにＧａＡｓ基板１１上に
エピタキシャル成長等で動作層（ｎ−ＧａＡｓ）１２を
形成後、図３（ｂ）に示すように高融点金属あるいは高
融点金属化合物３１を蒸着、スパッタ等の方法で成膜す
る。その上に窒化チタン３２を、更に金１６を蒸着ある
いはスパッタ等の方法で順次成膜し、次に図３（ｃ）に
示すようにフォトレジスト１５をマスクにしてイオンミ
リングで金１６層を加工し、更に金１６をマスクにして
反応性イオンエッチングによって窒化チタン３２、高融
点金属（化合物）３１を加工してゲート電極を形成する
（図３（ｄ））。
Ａｓ ＦＥＴの耐熱性ゲート電極形成では、第一の従来
例として図３（ａ）に示すようにＧａＡｓ基板１１上に
エピタキシャル成長等で動作層（ｎ−ＧａＡｓ）１２を
形成後、図３（ｂ）に示すように高融点金属あるいは高
融点金属化合物３１を蒸着、スパッタ等の方法で成膜す
る。その上に窒化チタン３２を、更に金１６を蒸着ある
いはスパッタ等の方法で順次成膜し、次に図３（ｃ）に
示すようにフォトレジスト１５をマスクにしてイオンミ
リングで金１６層を加工し、更に金１６をマスクにして
反応性イオンエッチングによって窒化チタン３２、高融
点金属（化合物）３１を加工してゲート電極を形成する
（図３（ｄ））。
【０００３】金１６はゲート抵抗低減のために形成さ
れ、窒化チタン３２は高融点金属（化合物）３１と金１
６との密着性を向上させると共に、５００℃程度の熱処
理工程において、金１６が高融点金属（化合物）３１を
透過してＧａＡｓ基板１１へ拡散して、ショットキー特
性を劣化させるのを防止するバリアメタル層とする目的
で形成されている（特開昭６３−５１６７９号公報参
照）。
れ、窒化チタン３２は高融点金属（化合物）３１と金１
６との密着性を向上させると共に、５００℃程度の熱処
理工程において、金１６が高融点金属（化合物）３１を
透過してＧａＡｓ基板１１へ拡散して、ショットキー特
性を劣化させるのを防止するバリアメタル層とする目的
で形成されている（特開昭６３−５１６７９号公報参
照）。
【０００４】また、第二の従来例では、図４（ａ）に示
すように動作層（ｎ−ＧａＡｓ）１２が形成されている
ＧａＡｓ基板１１上にシリコン酸化膜２１を成長後、フ
ォトレジストをマスクにして反応性イオンエッチングに
より、シリコン酸化膜２１上の一部を開口し、図４
（ｂ）に示すように全面に高融点金属（化合物）３１、
窒化チタン３２、白金４１を蒸着あるいはスパッタ等の
方法で成膜し、次に図４（ｃ）に示すようにフォトレジ
スト１５をマスクとして、白金４１をメッキパスとして
金１６をメッキ法により成膜した後、金１６をマスクに
白金４１をイオンミリングで、窒化チタン３２、高融点
金属（化合物）３１を反応性イオンエッチングで加工す
る（図４（ｄ））。
すように動作層（ｎ−ＧａＡｓ）１２が形成されている
ＧａＡｓ基板１１上にシリコン酸化膜２１を成長後、フ
ォトレジストをマスクにして反応性イオンエッチングに
より、シリコン酸化膜２１上の一部を開口し、図４
（ｂ）に示すように全面に高融点金属（化合物）３１、
窒化チタン３２、白金４１を蒸着あるいはスパッタ等の
方法で成膜し、次に図４（ｃ）に示すようにフォトレジ
スト１５をマスクとして、白金４１をメッキパスとして
金１６をメッキ法により成膜した後、金１６をマスクに
白金４１をイオンミリングで、窒化チタン３２、高融点
金属（化合物）３１を反応性イオンエッチングで加工す
る（図４（ｄ））。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
第一の従来例のように高融点金属（化合物）、窒化チタ
ン、金の多層膜構造では高融点金属（化合物）成膜後、
窒化チタンの密着性を向上させるのと、高融点金属（化
合物）の表面のクリーニングを行うためにアルゴンイオ
ンによるスパッタエッチングの工程を必要とし、更に金
属膜成膜後の電極形成では、金加工の為にイオンミリン
グと、窒化チタン、高融点金属（化合物）の加工に反応
性イオンエッチングの工程が必要となり、工程数が多く
なるという欠点がある。また、イオンミリングを使用す
るために、ミリングによる金属屑が電極周辺に付着して
電気的短絡を起こし、動作不良の要因になる。
第一の従来例のように高融点金属（化合物）、窒化チタ
ン、金の多層膜構造では高融点金属（化合物）成膜後、
窒化チタンの密着性を向上させるのと、高融点金属（化
合物）の表面のクリーニングを行うためにアルゴンイオ
ンによるスパッタエッチングの工程を必要とし、更に金
属膜成膜後の電極形成では、金加工の為にイオンミリン
グと、窒化チタン、高融点金属（化合物）の加工に反応
性イオンエッチングの工程が必要となり、工程数が多く
なるという欠点がある。また、イオンミリングを使用す
るために、ミリングによる金属屑が電極周辺に付着して
電気的短絡を起こし、動作不良の要因になる。
【０００６】また、第二の従来例ではゲート電極の微細
化に伴い、高融点金属（化合物）成膜後、ゲート内部に
窒化チタンを十分に埋め込めなくなり、バリアメタルと
しての作用が低減するため、ゲート電極の信頼度が低減
するという問題点がある。
化に伴い、高融点金属（化合物）成膜後、ゲート内部に
窒化チタンを十分に埋め込めなくなり、バリアメタルと
しての作用が低減するため、ゲート電極の信頼度が低減
するという問題点がある。
【０００７】本発明の目的は、工程数が少なくかつ埋め
込み性の優れたバリアメタル層を有するゲート電極を持
つ半導体装置を提供することにある。
込み性の優れたバリアメタル層を有するゲート電極を持
つ半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
では、上記目的を達成するために高融点金属（化合物）
をスパッタにより成膜後、スパッタ装置内に窒素ガスを
導入して高融点金属（化合物）表面を窒化させ、この窒
化層をバリアメタルとしている。
では、上記目的を達成するために高融点金属（化合物）
をスパッタにより成膜後、スパッタ装置内に窒素ガスを
導入して高融点金属（化合物）表面を窒化させ、この窒
化層をバリアメタルとしている。
【０００９】
【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。
明する。
【００１０】図１は本発明の一実施例として、ＧａＡｓ
ＦＥＴのゲート電極の形成方法を示す工程断面図であ
る。まず、表面にエピタキシャル成長等で動作層１２が
形成されているＧａＡｓ基板１１上にスパッタリングに
よりタングステン１３を１０００オングストロームの厚
さに成膜する（図１（ａ））。次に、同一のスパッタリ
ング装置内に窒素ガスをアルゴンガスと窒素ガスの全流
量の１０％の流量で導入して、反応性スパッタリングを
行い、タングステン１３上にタングステン：窒素＝１：
１組成の窒化タングステン膜１４を５００オングストロ
ーム成膜する（図１（ｂ））。更にパターニングしたフ
ォトレジスト１５をマスクとし、金１６をメッキにより
形成し（図１（ｃ））、フォトレジスト１５を除去後、
金１６をマスクとして窒化タングステン１４膜、タング
ステン１３をＳＦ6 系ガスの反応性エッチングにより加
工してゲート電極を形成する（図１（ｄ））。
ＦＥＴのゲート電極の形成方法を示す工程断面図であ
る。まず、表面にエピタキシャル成長等で動作層１２が
形成されているＧａＡｓ基板１１上にスパッタリングに
よりタングステン１３を１０００オングストロームの厚
さに成膜する（図１（ａ））。次に、同一のスパッタリ
ング装置内に窒素ガスをアルゴンガスと窒素ガスの全流
量の１０％の流量で導入して、反応性スパッタリングを
行い、タングステン１３上にタングステン：窒素＝１：
１組成の窒化タングステン膜１４を５００オングストロ
ーム成膜する（図１（ｂ））。更にパターニングしたフ
ォトレジスト１５をマスクとし、金１６をメッキにより
形成し（図１（ｃ））、フォトレジスト１５を除去後、
金１６をマスクとして窒化タングステン１４膜、タング
ステン１３をＳＦ6 系ガスの反応性エッチングにより加
工してゲート電極を形成する（図１（ｄ））。
【００１１】本実施例では窒化タングステン膜１４の組
成比を１：１、膜厚を５００オングストロームにしてい
るが、組成比は窒素の組成の増加に伴ってバリア性も向
上するが抵抗率も向上する為に１：１組成がもっとも適
しており、抵抗率は１５×１０-6（Ω・ｃｍ）で白金と
同程度の抵抗率となるため、金１６をメッキにより直接
形成することが可能である。また膜厚は厚くするほどバ
リア性が向上するが、５００オングストローム以上の膜
厚では、８００℃熱処理工程後のＳＩＭＳ分析におい
て、動作層（ｎ−ＧａＡｓ）１２での金１６の拡散は検
出されていないため、５００オングストロームでも十分
なバリア性があると考えられる。この実施例では窒化チ
タンを用いた場合のスパッタエッチング、および、動作
不良の要因になるミリングの工程が削減できている。
成比を１：１、膜厚を５００オングストロームにしてい
るが、組成比は窒素の組成の増加に伴ってバリア性も向
上するが抵抗率も向上する為に１：１組成がもっとも適
しており、抵抗率は１５×１０-6（Ω・ｃｍ）で白金と
同程度の抵抗率となるため、金１６をメッキにより直接
形成することが可能である。また膜厚は厚くするほどバ
リア性が向上するが、５００オングストローム以上の膜
厚では、８００℃熱処理工程後のＳＩＭＳ分析におい
て、動作層（ｎ−ＧａＡｓ）１２での金１６の拡散は検
出されていないため、５００オングストロームでも十分
なバリア性があると考えられる。この実施例では窒化チ
タンを用いた場合のスパッタエッチング、および、動作
不良の要因になるミリングの工程が削減できている。
【００１２】次に本発明の第二の実施例として、ＧａＡ
ｓ ＦＥＴのゲート電極の異なる形成方法の工程断面図
を図２に示す。本実施例ではＧａＡｓ基板１１および動
作層（ｎ−ＧａＡｓ）１２上にシリコン酸化膜２１を成
長した後、フォトレジストをマスクに反応性イオンエッ
チングにより、シリコン酸化膜２１の一部を開口し（図
２（ａ））、全面にタングステンシリサイド２２をスパ
ッタリングで１０００オングストローム成膜したのち、
スパッタリング装置内に窒素ガスをアルゴンガス＋窒素
流量の１５％の分圧で導入して反応性スパッタリングを
行い、窒化タングステンシリサイド膜２３を５００オン
グストローム形成する（図２（ｂ））。次にフォトレジ
スト１５をマスクとし、金１６をメッキにより形成し
（図２（ｃ））、フォトレジスト１５を除去後、金１６
をマスクとして窒化タングステンシリサイド２３、およ
びタングステンシリサイド２２をＳＦ6 系ガスの反応性
エッチングにより加工することで、Ｔ字型の断面形状を
持つゲート電極を形成する（図２（ｄ））。
ｓ ＦＥＴのゲート電極の異なる形成方法の工程断面図
を図２に示す。本実施例ではＧａＡｓ基板１１および動
作層（ｎ−ＧａＡｓ）１２上にシリコン酸化膜２１を成
長した後、フォトレジストをマスクに反応性イオンエッ
チングにより、シリコン酸化膜２１の一部を開口し（図
２（ａ））、全面にタングステンシリサイド２２をスパ
ッタリングで１０００オングストローム成膜したのち、
スパッタリング装置内に窒素ガスをアルゴンガス＋窒素
流量の１５％の分圧で導入して反応性スパッタリングを
行い、窒化タングステンシリサイド膜２３を５００オン
グストローム形成する（図２（ｂ））。次にフォトレジ
スト１５をマスクとし、金１６をメッキにより形成し
（図２（ｃ））、フォトレジスト１５を除去後、金１６
をマスクとして窒化タングステンシリサイド２３、およ
びタングステンシリサイド２２をＳＦ6 系ガスの反応性
エッチングにより加工することで、Ｔ字型の断面形状を
持つゲート電極を形成する（図２（ｄ））。
【００１３】本実施例のＴ型ゲートでは、特性向上のた
めゲート長であるシリコン酸化膜２１の開口幅を小さく
し、更にシリコン酸化膜２１の膜厚を厚くする必要があ
るが、バリアメタル層としてタングステンシリサイド２
２の上層に窒化タングステンシリサイド２３膜を連続形
成しているため、タングステンシリサイド２２の形状を
レプリカするように窒化タングステンシリサイド膜２３
が形成されるため、開口部分への埋め込みが容易にな
る。
めゲート長であるシリコン酸化膜２１の開口幅を小さく
し、更にシリコン酸化膜２１の膜厚を厚くする必要があ
るが、バリアメタル層としてタングステンシリサイド２
２の上層に窒化タングステンシリサイド２３膜を連続形
成しているため、タングステンシリサイド２２の形状を
レプリカするように窒化タングステンシリサイド膜２３
が形成されるため、開口部分への埋め込みが容易にな
る。
【００１４】
【発明の効果】以上説明したように本発明は、高融点金
属（化合物）をスパッタリングで成膜した後に、スパッ
タリング装置内に窒素ガスを導入することで反応性スパ
ッタリングを行い高融点金属（化合物）の窒化膜を形成
する事で、密着性、バリア性、埋め込み性が良好でか
つ、工程数の少ないゲート電極を得ることができる。特
にバリア性に関しては、８００℃のアニール前後のＳＩ
ＭＳ分析において、基板側へのＡｕの拡散が観察され
ず、良好なバリア性を示している。
属（化合物）をスパッタリングで成膜した後に、スパッ
タリング装置内に窒素ガスを導入することで反応性スパ
ッタリングを行い高融点金属（化合物）の窒化膜を形成
する事で、密着性、バリア性、埋め込み性が良好でか
つ、工程数の少ないゲート電極を得ることができる。特
にバリア性に関しては、８００℃のアニール前後のＳＩ
ＭＳ分析において、基板側へのＡｕの拡散が観察され
ず、良好なバリア性を示している。
【図１】本発明の実施例に係るＧａＡｓ ＦＥＴのゲー
ト電極構造の形成方法を示す工程断面図である。
ト電極構造の形成方法を示す工程断面図である。
【図２】本発明の他の実施例に係るＧａＡｓ ＦＥＴの
ゲート電極構造の形成方法を示す工程断面図である。
ゲート電極構造の形成方法を示す工程断面図である。
【図３】従来技術のＧａＡｓ ＦＥＴのゲート電極構造
の形成方法を示す工程断面図である。
の形成方法を示す工程断面図である。
【図４】従来技術のＧａＡｓ ＦＥＴの他のゲート電極
構造の形成方法を示す工程断面図である。
構造の形成方法を示す工程断面図である。
１１ ＧａＡｓ基板 １２ ＧａＡｓ ｎ層 １３ タングステン １４ 窒化タングステン １５ フォトレジスト １６ 金 ２１ シリコン酸化膜 ２２ タングステンシリサイド ２３ 窒化タングステンシリサイド ３１ 窒化チタン ４１ 白金
Claims (5)
- 【請求項１】高融点金属あるいは高融点金属化合物と低
抵抗金属との間に、前記高融点金属あるいは高融点金属
化合物の窒化層を備えていることを特徴とする半導体装
置。 - 【請求項２】前記高融点金属はタングステンであり、前
記低抵抗金属は金であり、前記窒化層は窒化タングステ
ン層であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記高融点金属化合物はタングステンシリ
サイドであり、前記低抵抗金属は金であり、前記窒化層
は窒化タングステンシリサイド層であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】基板上に高融点金属あるいは高融点金属化
合物を形成する工程と、 窒素ガスを導入して、前記高融点金属あるいは高融点金
属化合物の表面に窒化層を形成する工程と、 前記窒化層上に低抵抗金属層を形成する工程と、 所望領域以外の前記高融点金属あるいは高融点金属化合
物と窒化層をエッチング除去する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】基板上に高融点金属あるいは高融点金属化
合物をスパッタリングにより形成する工程と、 窒素ガスを導入して、反応性スパッタを行い、前記高融
点金属あるいは高融点金属化合物の表面に窒化層を形成
する工程と、 前記窒化層上に低抵抗金属層を形成する工程と、 前記低抵抗金属層をマスクにして、所望領域以外の前記
高融点金属あるいは高融点金属化合物と窒化層をエッチ
ング除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306203A JPH07161659A (ja) | 1993-12-07 | 1993-12-07 | 半導体装置およびその製造方法 |
| US08/354,067 US5567647A (en) | 1993-12-07 | 1994-12-06 | Method for fabricating a gate electrode structure of compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306203A JPH07161659A (ja) | 1993-12-07 | 1993-12-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161659A true JPH07161659A (ja) | 1995-06-23 |
Family
ID=17954241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306203A Pending JPH07161659A (ja) | 1993-12-07 | 1993-12-07 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5567647A (ja) |
| JP (1) | JPH07161659A (ja) |
Cited By (5)
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| US6008124A (en) * | 1996-02-22 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having improved lamination-structure reliability for buried layers, silicide films and metal films, and a method for forming the same |
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| JP2010517280A (ja) * | 2007-01-24 | 2010-05-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子的構成部材 |
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| JPH08191104A (ja) | 1995-01-11 | 1996-07-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10173135A (ja) * | 1996-12-16 | 1998-06-26 | Matsushita Electron Corp | 半導体集積回路とその製造方法 |
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| US6150706A (en) * | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| US6204560B1 (en) | 1998-04-20 | 2001-03-20 | Uniphase Laser Enterprise Ag | Titanium nitride diffusion barrier for use in non-silicon technologies and method |
| JP3169124B2 (ja) * | 1998-06-29 | 2001-05-21 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6110788A (en) * | 1998-09-16 | 2000-08-29 | Micron Technology, Inc. | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same |
| US6093642A (en) * | 1998-09-23 | 2000-07-25 | Texas Instruments Incorporated | Tungsten-nitride for contact barrier application |
| WO2001033643A1 (en) | 1999-10-29 | 2001-05-10 | Ohio University | BAND GAP ENGINEERING OF AMORPHOUS Al-Ga-N ALLOYS |
| AU2001266602A1 (en) | 2000-05-23 | 2001-12-03 | Ohio University | Amorphous aluminum nitride emitter |
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| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
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| JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
| JPH03224268A (ja) * | 1990-01-30 | 1991-10-03 | Sumitomo Electric Ind Ltd | ショットキ電極の形成方法 |
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| JPH03222362A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-07 JP JP5306203A patent/JPH07161659A/ja active Pending
-
1994
- 1994-12-06 US US08/354,067 patent/US5567647A/en not_active Expired - Lifetime
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| JP2010517280A (ja) * | 2007-01-24 | 2010-05-20 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 電子的構成部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5567647A (en) | 1996-10-22 |
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