KR0179822B1 - 반도체 장치의 배선 구조 및 그 제조 방법 - Google Patents

반도체 장치의 배선 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 구리 박막의 배선상에 구리와 반응한 금속간 화합물 층과 금속 질화물 층으로 이루어지는 2 중 구조의 패시베이션 막을 형성하여 구리 박막의 배선의 신뢰성을 크게 향샹시킬 수가 있을 뿐 아니라 콘택 홀에서 확산 영역과 확산 장벽 층사이에 금속 실리사이드를 형성함과 동시에 질소 이온이 이온주입된 절연층상의 확산 장벽 층을 금속 질화막으로 변환시켜 낮은 접촉 저항과 향상된 패시베이션의 신뢰성을 이룩할 수 있다.

Description

반도체 장치의 배선 구조 및 그 제조 방법
제1도의 (a)-(c)는 종래의 반도체 장치의 배선 구조를 제조하는 방법을 나타낸 공정도.
제2도의 (a)-(c)는 종래의 다른 반도체 장치의 배선 구조를 제조하는 방법을 나타낸 공정도.
제3도는 본 발명의 실시예에 의한 반도체 장치의 배선 구조를 나타낸 단면 구조도.
제4도의 (a)-(e)는 제3도의 반도체 장치의 배선 구조를 제조하는 방법을 나타낸 공정도.
제5도는 본 발명의 다른 실시예에 의한 반도체 장치의 배선 구조를 나타낸 단면 구조도.
제6도의 (a)-(c)는 제5도의 반도체 장치의 배선 구조를 제조하는 방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 확산 영역
3,13 : 절연층 4 : 콘택 홀
5 : 모리브데늄 박막 6,11 : 구리 박막
7 : 텅스텐 박막 14 : 비아 홀(via hole)
15 : 구리 합금 박막 16 : 순수 구리 배선
17 : 산화막 21,41 : 기판
23,43 : 절연층 25,45 : 확산 장벽층
26,46 : 구리 박막 27,47 : 패시베이션 층
28 : Ti 층 29 : Ti2Cu 층
30,50 : TiCu 층 31,51 : TiN 층
42 : 확산 영역 53 : 실리사이드 층
본 발명은 반도체 장치의 배선 기술에 관한 것으로, 특히 고집적 반도체 장치의 구리 박막의 배선상에 구리와 반응한 금속간 화합물 층의 패시베이션 막을 형성하여 구리 배선의 전도성과 신뢰성을 향상시킬 수 있는 반도체 장치의 배선 구조 및 그 제조 방법에 관한 것이다.
최근 반도체 장치의 집적도가 급속도로 증가함에 따라 그 반도체 장치의 보다 빠른 동작 속도가 요구되어 그 반도체 장치의 각 배선에 보다 많은 양의 전류가 흐르게 되었다.
또한, 반도체 장치의 집적도가 증가함에 따라 필연적으로 그 반도체 장치의 배선의 선폭이 줄어들게 되어 그 배선을 통하여 흐르는 전류의 밀도가 한층 증가하게 되었다.
그러므로 종래에는 배선이나 비아라인(via line)이 저가, 양호한 저항 접촉, 고전도도의 특성을 갖는 알루미늄으로 이루어지고 있었다. 그런데, 순수 알루미늄이 배선 재료로 사용되는 경우, 순수 알루미늄이 저융점의 특성을 갖고 있기 때문에 순수 알루미늄의 배선이 형성되고 난 후에는 후속의 공정들이 반드시 저온 공정이어야 하는 단점과, 순수알루미늄의 배선에 발생되는 접합 스파이크(spike) 및 일렉트로마이그레이션(electrmigration)의 단점이 있었다.
그래서, Si, Cu, Ni, Cr등이 첨가된 알루미늄 합금이 순수 알루미늄을 대신하여 반도체장치의 배선재료로서 많이 사용되어져 오고 있다.
그러나, 그 반도체장치의 고집적화가 계속 진행됨에 따라 알루미늄 합금의 배선 또한 순수알루미늄과 마찬가지로 저항과 신뢰성의 측면에서 많은 단점을 갖고 있어 알루미늄 합금의 전도도보다 2배 이상의 양호한 전도도를 갖고 있는 구리가 반도체장치의 배선 재료로서 제안되었다.
그렇지만, 구리의 배선이 사용되는 경우, 구리가 실리콘 기판으로 확산하게 되고, 구리가 대기 분위기 또는 진행중인 공정의 분위기의 공기에 의해 쉽게 산화되거나 부식되며, 산소를 함유한 절연층과의 접착성이 불량하게 되는 문제점이 있었다.
이러한 문제점을 개선하기 위하여 많은 연구 및 개발이 활발히 진행되고 있는 데, 그러한 연구의 한 예로서 미국 특허(US Patent No. 4,742,014)에 종래의 반도체 장치의 구리 배선 구조를 제조하는 기술이 게시되어 있다.
즉, 제1도(a)에 도시된 바와 같이, 단결정 실리콘 기판(1) 내의 표면 근처에 확산 영역(2)이 형성되고 난 후 그 단결정 실리콘 기판(1)의 표면 상에 절연층(3)이 적층된다.
이어서, 상기 확산영역(2)의 표면을 노출시키기 위하여 그 확산영역(2)상의 절연층(3)의 원하는 영역이 제거된 콘택 홀(4)이 형성된다.
제1도(b)에 도시된 바와 같이, 그 절연막(3)과 노출된 영역의 확산영역(2)상에 모리브데늄 박막(5)이 스퍼터링법 또는 CVD법으로 적층된다.
이어서, 그 모리브데늄 박막(5)의 표면상에 구리 박막(6)이 적층되고 난 후 구리 박막(6)과 모리브데늄 박막(5)이 순차적으로 패터닝된다.
제1도(c)에 도시된 바와 같이, 선택적 텅스텐 증착법에 의하여 그 구리박막(6)의 표면 상에만 텅스텐 박막(7)이 선택적으로 적층되어 구리 박막(6)이 패시베이션된다.
따라서, 구리 박막(6)이 도전층으로서 사용되고, 모리브데늄 박막(5)이 그 구리 박막(6)의 하층 확산 장벽 층으로서 사용되며, 그 구리 박막(6)의 측면과 상부면상에 증착된 텅스텐 박막(7)이 그 구리박막(6)의 상층 및 측면 확산 장벽 층으로서 사용되어 그 구리 박막(6)이 고융점 금속의 모리브데늄 박막(5)과 텅스텐 박막(7)에 의해 인캡슐레이션(encapsulation)된다.
그러므로, 상기 절연막(3)이 산소를 함유하는 절연층인 경우, 텅스텐 박막(7)은 구리 박막(6)이 그 절연막(3)의 산소에 의해 산화되는 것을 방지함은 물론 구리 박막(6)의 구리 원자가 상기 절연막(3)으로 확산되는 것을 방지할 수 있다.
또한, 모리브데늄 박막(5)은 구리 박막(6)과 확산영역(2)사이의 접촉 저항을 감소시킬 뿐 아니라 구리 박막(6)의 구리 원자가 상기 절연막(3)으로 확산되는 것을 방지할 수 있다.
그러나, 상기와 같이 기술된 종래의 기술은 하층 확산 장벽 층과 구리 박막의 도전층 및 상층및 측면 확산 장벽 층을 형성하여야 하므로 제조 공정이 복잡하다는 문제점을 갖고 있다.
또한, 종래의 기술은 아직 성숙된 단계가 있지 않는 선택적 텅스텐 증착 기술을 이용하고 있어 대기 분위기나 텅스텐 증착 분위기에서 구리 박막의 표면에 자연 산화막이 쉽게 형성되는 것을 방지하지 못함으로써 텅스텐 박막을 구리 박막의 표면상에 선택적으로 형성하는 데 많은 어려움을 갖고 있다.
이러한 구리 박막의 표면상의 자연 산화막으로 인한 문제점을 해결하기 위한 수단으로 텅스텐 박막이 증착되기 전에 동일한 화학증착(CVD) 장치내의 진공상태에서 인시튜(in-situ)방식으로 그 자연산화막을 스퍼터링 식각하여 제거하는 기술이 제안되기도 하였다. 그러나, 이 기술은 이방성 식각 특성의 스퍼터링 식각 기술을 이용하고 있으므로 그 구리 박막의 측면상에 잔존하는 자연 산화막을 완전히 제거하는 데 많은 어려움을 갖고 있어 그 구리 박막의 측면상에 잔존하는 자연 산화막에 의하여 선택적 텅스텐 박막을 제대로 형성할 수 없었다.
따라서, 선택적 텅스텐 증착법에 의하여 구리 박막의 배선을 패시베이션막하는 종래의 기술은 구리박막의 배선을 반도체 장치에 적용하기 위해 더 많은 연구를 필요로 하고 있다.
한편, 미국 특허(US Patent No. 5,130,274)에도 종래의 다른 반도체 장치의 구리 배선을 제조하는 기술이 게시되어 있다.
즉, 제2도(a)에 도시된 바와 같이, 단결정 실리콘 기판(도시안됨)의 전면상에 구리 박막(11)이 적층된 후 제1배선을 위하여 그 구리 박막(11)이 패터닝된다.
이어서, 그 구리 박막(11)과 단결정 실리콘 기판의 표면상에 절연막(13), 예를 들어 산화막이 적층된다.
계속하여, 그 구리 박막(11)과 후속의 공정에서 형성될 제2배선용 구리 박막(도시생략)을 콘택시키기 위해 그 절연막(13)의 원하는 영역이 제거된 비아 홀(14)이 형성된다.
이후, 구리박막(11)과 절연막(13)의 표면상에 알루미늄이나 크롬이 첨가된 구리 합금 박막(15)이 스퍼터링법 또는 CVD법으로 적층된다.
제2도(b)에 도시된 바와 같이, 그 구리합금박막(15)이 에치백되어 그 비아 홀(14)에만 구리 합금 박막(15)의 플러그(plug)가 남게 된다.
제2도(c)에 도시된 바와 같이, 그 구리합금박막(15)의 플러그가 산소 분위기에서 열처리되는 동안 그 플러그의 알루미늄이나 크롬의 원자가 그 플러그의 표면으로 이동하여 그 플러그와 상기 절연막(13)의 계면에서 상기 절연막(13)의 산소와 반응함으로써 Al2O3또는Cr2O3와 같은 산화막(17)이 형성된다.
따라서, 비아 홀(14)내에 있던 구리 합금 박막(15)의 플러그가 열처리되고 나면, 그 플러그는 순수 구리 배선(16)과, 그 순수 구리 배선(16)의 상측부와 측면부를 패시베이션하는 산화막(17)으로 이루어지게 된다.
그러나, 이와 같이 기술된 종래의 기술은 상기 산화막이 질화막에 비하여 구리의 확산 장벽 층으로서 양호한 특성을 나타내지 못하는 문제점을 갖고 있을 뿐 아니라 그 구리 합금내에 존재하던 알루미늄이나 크롬의 원자가 상기절연막의 표면에서 산소를 공급받아 산화막을 형성하므로 그 산화막이 두꺼워질수록 순수 구리의 배선의 체적이 작아져 그 순수 구리 배선의 저항이 커지게 되는 문제점을 갖고 있다.
따라서, 본 발명의 목적은 구리의 배선과 그 구리의 배선상에 적층되는 별도의 금속 층사이에 금속간 화합물을 형성하여 그 구리 배선을 양호하게 패시베이션함으로써 그 구리 배선의 고전도성과 고신뢰성을 유지할 수 있는 반도체 장치의 배선 구조 및 그 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 기판과, 그 기판의 내부에 형성된 확산 영역과,그 확산 영역의 콘택 홀을 가짐과 아울러 자신의 표면 근처의 이온주입 층을 갖는 절연층과, 그 콘택 홀에 의해 노출된 확산 영역의 표면과 그 절연층의 표면상에 원하는 패턴으로 형성된 확산 장벽 층과, 그 확산 장벽 층상에 형성된 제 1 금속의 도전층과, 그 제 1 금속의 도전층의 표면상에 형성되는 패시베이션 층과, 상기 확산 영역과 상기 확산 장벽 층사이에 형성되는 금속 실리사이드 층을 포함하는 것을 특징으로 한다.
그리고, 이와 같은 목적을 달성하기 위한 본 발명은 기판내에 반도체 소자를 위한 확산영역들을 형성하는 단계와, 그 기판상에 절연층을 형성하는 단계와, 그 절연층의 전면에 원하는 깊이로 이온주입 층을 형성하는 단계와, 상기 확산 영역들 중 원하는 확산 영역상의 상기 절연층을 제거하여 콘택홀을 형성하는 단계와, 상기 절연층과 상기 콘택 홀의 확산영역상에 확산 장벽 층과 그 확산 장벽 층 상의 제 1 금속의 도전층을 원하는 패턴으로 형성하는 단계와, 그 제 1 금속에 반응하여 금속간 화합물을 이루는 제 2 금속이 함유된 제 1 금속간 화합물 층을 상기 제 1 금속의 도전층상에 형성하는 단계와, 그 제 1 금속간 화합물 층을 열처리 공정으로 처리하여 제 2 금속간 화합물 층과 그 제 2 금속간 화합물 층상의 금속 질화물 층으로 변환시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 의한 반도체 장치의 배선 구조 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도를 참조하면, 반도체장치의 배선 구조는 기판(21)과, 그 기판(21)의 표면상에 적층된 절연층(23)과, 그 절연층(23)의 원하는 영역상에 형성된 확산 장벽 층(25)과, 그 확산 장벽 층(25)의 상부면상에 형성된 제 1 금속의 도전층인 구리 박막(26)과, 그 구리 박막(26)의 표면상에 형성되는 패시베이션 층(27)으로 구성되어 있다.
여기서, 그 패시베이션층(27)은 상기 제 1 금속에 반응하여 금속간화합물을 이루는 제 2 금속인 Ti을 함유하는 TiCu 층(30)과, 그 TiCu 층(30)의 표면상에 형성되는 금속 질화물인 TiN층(31)으로 구성되어 있다.
이와 같이 구성되는 본 발명의 반도체 장치의 배선 구조의 제조 방법을 제4도 (a)-(e)를 참조하여 설명하면 다음과 같다.
제4도(a)를 참조하면, 먼저, 전 공정(front end process)이 완료된 기판(21), 예를 들어 반도체 기판인 단결정 실리콘 기판을 준비하고 나서 그 기판(21)의 전면상에 절연막(23)을 적층한다.
이어서, 그 절연막(23)의 상부면상에 구리 원자에 대한 확산 장벽 층(25)을 약 500 Å의 두께로 적층한다.
이를 좀 더 상세히 언급하면, Si3N4, TiN, TaN, ZrN 등의 질화물, 또는 Mo, Ti, W, Ta, Zr 등의 고융점 금속, 또는 MoO, RuO2, Y2O3등의 전도성 산화물, 또는 구리와 반응하여 금속간 화합물을 형성하는 La, Mg, Pt, Sr, Y등의 금속 중에서 하나의 물질을 선택하고 상기 절연막(23)상에 그 선택된 물질을 스퍼터링법 또는 CVD 법으로 적층하여 확산 장벽 층(25)을 형성한다.
계속하여, 상기 확산 장벽 층(25)의 전면상에 제 1 금속, 예를 들어 구리의 박막(26)을 5000Å의 두께로 스퍼터링법 또는 CVD 법으로 적층한다.
여기서, 상기 제 1 금속이 알루미늄이어도 무방하다.
제4도(b)를 참조하면, 그 구리 박막(26)상에 그 구리 박막(26)의 도전층을 위한 패턴에 해당하는 감광막(도시생략)의 패턴을 형성하고 나서 그 감광막의 패턴으로 마스킹되지 않은 영역의 구리 박막(26)을 SiCl4/Cl2/N2의 혼합 가스의 플라즈마 분위기에서 건식 식각한다.
이어서, 상기 감광막의 패턴으로 마스킹되지 않은 영역의 확산 장벽 층(25)을 그 확산 장벽 층(25)의 물질에 따라 적합한 가스를 선택하여 건식 식각한다. 이 후, 상기 감광막의 패턴을 제거한다.
제4도(c)를 참조하면, 구리와 반응하여 금속간 화합물을 형성하게 되는 제 2 금속, 예를 들어 Ti의 층(28)을 상기 절연막(23)과 구리 박막(26)의 표면상에 500 Å의 두께로 CVD법으로 적층한다.
여기서, 상기 Ti의 층(28)은 La, Mg, Pt, Sr, Y 및 Zr등의 층 중의 하나로 대치되어도 무방하다.
제4도(d)를 참조하면, 350℃의 온도와 불활성 가스의 분위기에서 Ti의 층(28)을 열처리하여 구리박막(26)의 표면과 접하는 영역에만 Ti2Cu층(29)인 제 1 금속간 화합물 층을 형성하고 그 이외의 영역의 Ti층(28)은 제 1 금속간 화합물 층으로 변하지 않게 된다.
제4도(e)를 참조하면, 그 제 1 금속간 화합물 층으로 변하지 않은 영역의 Ti층(28)을 습식 식각한다.
여기서, 습식 식각 용액은 HCl과 HNO3의 혼합산이나 H2O에 희석된 불산 용액이다.
이어서, 700℃의 온도와 질소 분위기에서 상기 Ti2Cu층(29)을 열처리하여 TiCu층(30)인 제 2 금속간 화합물 층과 그 TiCu층(30)상에 형성되는 TiN 층(31)인 금속 질화막으로 이루어지는 패시베이션 막(27)을 형성한다.
이때, 질소 분위기의 열처리는 N2이나 NH3가스의 플라즈마 처리, 로(furnace) 어닐링, 또는 고속 열처리 중에서 어느 하나를 사용하면 된다.
한편, 그 TiN 층(31)은 Ti-Cu-N 의 3 성분의 금속 질화물로 대치될 수도 있다. 그리고, 제 2 금속이 Zr인 경우, 상기 TiN 층(31)이 Zr 층 또는 Zr-Cu-N의 3 성분의 금속 질화물 층으로 대치됨은 자명한 것이다.
이하, 본 발명의 다른 실시예를 첨부된 도면을 상세히 설명하면 다음과 같다.
제5도를 참조하면, 반도체 장치의 배선 구조는 기판(41)과, 그 기판(41)의 내부에 형성된 확산영역(42)과, 그 확산 영역(42)의 콘택 홀을 가짐과 아울러 자신의 표면근처의 이온주입 층을 갖는 절연층(43)과, 그 콘택 홀에 의해 노출된 확산영역(42)의 표면과 절연막(43)의 표면상에 원하는 패턴으로 형성된 확산 장벽 층(45)과, 그 확산 장벽 층(45)의 표면상에 형성된 제 1 금속의 도전층인 구리 박막(46)과, 그 구리 박막(46)의 표면상에 형성되는 패시베이션 층(47)과, 상기 확산 영역(42)과 상기 확산 장벽층(45)사이에 형성되는 실리사이드 층(53)으로 구성된다.
여기서, 그 패시베이션 층(47)은 상기 제 1 금속에 반응하여 금속간 화합물을 이루는 제 2 금속인 Ti을 함유하는 TiCu 층(50)과 그 TiCu 층(47)상에 형성된 금속 질화물인 TiN 층(51)으로 구성되어 있다.
이와 같이 구성되는 본 발명의 반도체 장치의 배선 구조의 제조방법을 제6도(a)-(c)를 참조하여 상세히 설명하면 다음과 같다.
먼저, 기판(41), 예를 들어 반도체 기판내에 확산 영역(42)을 형성한 후 그 기판(41)의 전면상에 절연층(43)을 적층한다.
이어서, 질소이온을 그 절연층(43)의 표면으로부터 얇은 깊이로 이온주입하여 그 절연층(43)의 표면근처에 질소이온을 파일업(file up)시킨다.
제6도(b)를 참조하면, 그 확산 영역(42)의 원하는 영역의 표면을 노출시키기 위하여 콘택 홀을 형성한다.
이어서, 그 콘택홀에 의해 노출된 상기 확산영역(42)의 표면과 절연층(43)의 표면상에 구리 원자에 대한 확산 장벽 층(45)으로서 Ti의 층을 500Å의 두께로 적층한 후 그 Ti층의 전면상에 제 1 금속, 예를 들어 구리의 박막(46)을 1000 Å의 두께로 적층한다.
여기서, 상기 확산 장벽 층(45)의 Ti 층은 단결정 실리콘 기판과 반응하여 금속 실리사이드를 형성할 수 있고, 질소화 반응하여 금속 질화물을 형성할 수 있는 물질, 즉 Ti, Zr, Ta, Co 등의 층으로 대치되어도 무방하다.
또한, 상기 제 1 금속은 알루미늄이어도 무방하다.
계속하여, 그 구리 박막(46)상에 구리 박막(46)의 도전층을 위한 패턴에 해당하는 감광막(도시생략)의 패턴을 형성하고 나서 그 감광막의 패턴을 마스크로 마스킹되지 않은 영역의 구리 박막(46)과 상기 Ti 층을 순차적으로 식각하여 제거한다. 이후, 상기 감광막의 패턴을 제거한다.
제6도(c)를 참조하면, 제4도(c) 내지 제4도(e)의 공정과 유사한 공정을 실시하여 상기 구리박막(46)의 표면상의 Ti2Cu층인 제 1 금속간 화합물 층을 형성하고 나서 그 Ti2Cu층을 TiCu층(50)인 제 2 금속간 화합물 층과 그 TiCu 층(50)상에 형성되는 TiN 층(51)인 금속 질화막으로 이루어지는 패시베이션 막(47)으로 변환시킨다.
또한, 패시베이션 막(47)이 형성되는 동안, 확산 영역(42)과 확산 장벽층(45)인 Ti층 사이에 TiSi2와 같은 실리사이드 층(53)이 형성되어 구리 박막(46) 배선의 접촉 저항이 낮아지게 되고, 또한 확산 장벽 층(45)의 Ti가 절연층(43)내의 이온주입된 질소와 반응하여 확산 장벽 층(45)의 Ti층이 TiN 층으로 변하게 된다.
한편, 상기 TiN 층(51)은 Ti-Cu-N의 3 성분의 금속 질화물로 대치될 수도 있다. 그리고, 제 2 금속이 Zr인 경우, 상기 그 TiN 층(51)이 Zr층 또는 Zr-Cu-N의 3 성분의 금속 질화물 층으로 대치됨은 자명한 것이다.
이상에서 살펴 본 바와 같이, 본 발명은 구리 박막의 배선상에 구리와 반응하여 금속간 화합물을 형성할 수 있는 금속 층을 적층한 후 그 금속층을 불활성 분위기에서 열처리하여 구리 박막의 배선상에 금속간 화합물을 형성함으로써 그 구리 배선의 표면상에 패시베이션 막을 간단하게 형성할 수 있을 뿐 아니라 그 금속간 화합물을 질소 분위기에서 열처리하여 금속 질화막을 그 금속간 화합물의 최외층에 형성함으로써 2중구조의 패시베이션 막에 의하여 구리 박막의 배선의 신뢰성을 크게 향상시킬 수가 있다.
또한, 본 발명은 콘택 홀에 금속 실리사이드를 형성함과 동시에 절연막상의 확산 장벽 층을 금속 질화막으로 변환시켜 낮은 접촉 저항과 향상된 패시베이션의 신뢰성을 이룩할 수 있다.

Claims (8)

  1. 기판과, 그 기판의 내부에 형성된 확산영역과, 그 확산 영역의 콘택 홀을 가짐과 아울러 자신의 표면근처의 이온주입 층을 갖는 절연층과, 그 콘택홀에 의해 노출된 확산영역의 표면과 그 절연층의 표면상에 원하는 패턴으로 형성된 확산 장벽 층과, 그 확산 장벽 층상에 형성된 제 1 금속의 도전층과, 그 제 1 금속의 도전층의 표면상에 형성되는 패시베이션 층과, 상기 확산 영역과 상기 확산 장벽 층사이에 형성되는 금속 실리사이드 층을 갖는 반도체 장치의 배선 구조.
  2. 제1항에 있어서, 상기 패시베이션층이 상기 제 1 금속에 반응하여 금속간 화합물을 이루는 제 2 금속이 함유된 제 1 금속간 화합물 층과 그 제 1 금속간 화합물 층상에 형성되는 금속 질화물을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조의 제조 구조.
  3. 제1항에 있어서, 상기 확산 장벽 층이 금속 질화물인 것을 특징으로 하는 반도체장치의 배선 구조의 제조 구조.
  4. 기판내에 반도체 소자를 위한 확산영역들을 형성하는 단계와, 그 기판 상에 절연층을 형성하는 단계와, 그 절연층의 전면에 원하는 깊이로 이온주입 층을 형성하는 단계와, 상기 확산 영역들 중 원하는 확산 영역상의 상기 절연층을 제거하여 콘택홀을 형성하는 단계와, 상기 절연층과 상기 콘택 홀의 확산영역상에 확산 장벽 층과 그 확산 장벽 층 상의 제 1 금속의 도전층을 원하는 패턴으로 형성하는 단계와, 그 제 1 금속에 반응하여 금속간 화합물을 이루는 제 2 금속이 함유된 제 1 금속간 화합물 층을 상기 제 1 금속의 도전층상에 형성하는 단계와, 그 제 1 금속간 화합물 층을 열처리 공정으로 처리하여 제 2 금속간 화합물 층과 그 제 2 금속간 화합물 층상의 금속 질화물 층으로 변환시키는 단계를 포함하는 반도체 장치의 배선 구조의 제조 방법.
  5. 제4항에 있어서, 상기 이온 주입 층이 질소 이온 주입 층인 것을 특징으로 하는 반도체 장치의 배선 구조의 제조 방법.
  6. 제4항에 있어서, 상기 열처리 공정이 진행되는 동안 상기 절연층상의 확산 장벽 층이 금속 질화물 층으로 변환되는 것을 특징으로 하는 반도체 장치의 배선 구조의 제조 방법.
  7. 제4항에 있어서, 상기 열처리 공정이 진행되는 동안 상기 확산 영역과 상기 확산 장벽 층사이에 금속 실리사이드 층이 형성되는 것을 특징으로 하는 반도체 장치의 배선 구조의 제조 방법.
  8. 제4항에 있어서, 상기 확산 장벽 층의 물질이 Ti, Zr, Ta, Co중 어느 하나인 것을 특징으로 하는 반도체 장치의 배선 구조의 제조 방법.
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