JPH07160591A - メモリ監視方式 - Google Patents
メモリ監視方式Info
- Publication number
- JPH07160591A JPH07160591A JP5302591A JP30259193A JPH07160591A JP H07160591 A JPH07160591 A JP H07160591A JP 5302591 A JP5302591 A JP 5302591A JP 30259193 A JP30259193 A JP 30259193A JP H07160591 A JPH07160591 A JP H07160591A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- flip
- flop
- cpu
- parity check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】複雑な回路と制御を必要としない簡易な構成
で、しかも高速にパリティチェックによりメモリの記憶
データを監視できる方式を提供する。 【構成】メモリとこのメモリに記憶されたデータを読み
出すCPUと、データの異常の有無をチェックするパリ
ティチェック回路を有し、さらに、パリティチェック回
路から出される異常を示すビットを受けて出力レベルを
変化させて、CPUから送出される監視終了クロックを
受けるまで保持する。監視終了クロックを受けると出力
レベルを第2のフリップフロップに出力し、第2のフリ
ップフロップはCPUより監視開始クロックがあるま
で、第1のフリップフロップの出力レベルに応じた出力
レベルの信号を送出する。 【効果】CPUではメモリデータの読出しだけ行えばよ
く、構成が簡易になる。パリティチェックの結果は、2
つのフリップフロップを通じて行われるので、監視と出
力が同時に行えることになり、高速化が図られる。
で、しかも高速にパリティチェックによりメモリの記憶
データを監視できる方式を提供する。 【構成】メモリとこのメモリに記憶されたデータを読み
出すCPUと、データの異常の有無をチェックするパリ
ティチェック回路を有し、さらに、パリティチェック回
路から出される異常を示すビットを受けて出力レベルを
変化させて、CPUから送出される監視終了クロックを
受けるまで保持する。監視終了クロックを受けると出力
レベルを第2のフリップフロップに出力し、第2のフリ
ップフロップはCPUより監視開始クロックがあるま
で、第1のフリップフロップの出力レベルに応じた出力
レベルの信号を送出する。 【効果】CPUではメモリデータの読出しだけ行えばよ
く、構成が簡易になる。パリティチェックの結果は、2
つのフリップフロップを通じて行われるので、監視と出
力が同時に行えることになり、高速化が図られる。
Description
【0001】
【産業上の利用分野】本発明は、メモリ監視方式に関
し、特にメモリの内容をCPUにより監視して異常が生
じたときに外部に信号を送出するメモリ監視方式に関す
る。
し、特にメモリの内容をCPUにより監視して異常が生
じたときに外部に信号を送出するメモリ監視方式に関す
る。
【0002】
【従来の技術】従来からメモリに記憶された内容を周期
的に監視する方式として、パリティチェック方式という
監視方式が知られている。この方式は、図3に示すよう
に、CPU201によりメモリ202の記憶内容を読み
出すとともに、パリティチェック回路204によりその
内容をチェックし、メモリ202の内容を監視するもの
である。この方式では、CPU201がメモリからデー
タを読み出す毎にパリティチェック回路204によりパ
リティチェックが行われ、この結果は一旦I/O回路を
通じてCPU201に取り込まれて判別され、異常が発
生した場合、I/O回路を通して外部に出力される。こ
のような基本構成をもとに構成されたメモリ監視回路と
して、例えば、特開昭62−159256号公報記載の
ものがある。
的に監視する方式として、パリティチェック方式という
監視方式が知られている。この方式は、図3に示すよう
に、CPU201によりメモリ202の記憶内容を読み
出すとともに、パリティチェック回路204によりその
内容をチェックし、メモリ202の内容を監視するもの
である。この方式では、CPU201がメモリからデー
タを読み出す毎にパリティチェック回路204によりパ
リティチェックが行われ、この結果は一旦I/O回路を
通じてCPU201に取り込まれて判別され、異常が発
生した場合、I/O回路を通して外部に出力される。こ
のような基本構成をもとに構成されたメモリ監視回路と
して、例えば、特開昭62−159256号公報記載の
ものがある。
【0003】
【発明が解決しようとする課題】このようなメモリ内容
の監視は、一定時間毎に周期的に行われ、異常検出とと
もに、異常を回復したかどうかの確認の目的で行われ
る。上述の例に示すような従来方式では、CPUはメモ
リデータの読出しだけでなく、全アドレスのデータにつ
いてパリティチェックの結果を示すビット情報の確認も
同時に行わなければならない。また、CPUではパリテ
ィ異常を示すビット情報を、次に全メモリ内容を監視す
るまで保持しておく必要があるため、ソフトウェアが複
雑になるという問題がある。
の監視は、一定時間毎に周期的に行われ、異常検出とと
もに、異常を回復したかどうかの確認の目的で行われ
る。上述の例に示すような従来方式では、CPUはメモ
リデータの読出しだけでなく、全アドレスのデータにつ
いてパリティチェックの結果を示すビット情報の確認も
同時に行わなければならない。また、CPUではパリテ
ィ異常を示すビット情報を、次に全メモリ内容を監視す
るまで保持しておく必要があるため、ソフトウェアが複
雑になるという問題がある。
【0004】本発明の目的は、上述の欠点を解決するた
めに、簡易なハードウェアの構成からなり、しかもメモ
リ内容をパリティチェックにより周期的に監視して、異
常信号を送出できるメモリ監視方式を提供することにあ
る。
めに、簡易なハードウェアの構成からなり、しかもメモ
リ内容をパリティチェックにより周期的に監視して、異
常信号を送出できるメモリ監視方式を提供することにあ
る。
【0005】
【課題を解決するための手段】上述の欠点を除去するた
めに、本発明のメモリ監視方式は、メモリと、メモリの
記憶データを順次読み出すCPUと、CPUによるデー
タの読出しの開始時と終了時を知らせるクロックを送出
するクロック送出手段と、CPUにより読み出されたデ
ータをチェックし、異常が検出された場合には異常を知
らせる異常警報信号を送出するチェック手段と、チェッ
ク手段から異常警報信号が入力されると第1の出力レベ
ルを第1の状態から第2の状態に変化させて第2の状態
を保持するとともに、クロック送出手段から終了クロッ
クを受けると、出力レベルを第1の状態に復帰させる第
1のフリップフロップと、クロック送出手段から前記開
始クロックを受けると、第1のフリップフロップの第1
の出力レベルを受けて、第1の出力レベルが第2の状態
にあるときのみ、第2の出力レベルを第3の状態から第
4の状態に変化させて第2の出力レベルを、クロック送
出手段から開始クロックを受けるまで出力端子に出力
し、開始クロックを受けると第2の出力レベルを第3の
状態に復帰させる第2のフリップフロップとを備えたこ
とを特徴とする。
めに、本発明のメモリ監視方式は、メモリと、メモリの
記憶データを順次読み出すCPUと、CPUによるデー
タの読出しの開始時と終了時を知らせるクロックを送出
するクロック送出手段と、CPUにより読み出されたデ
ータをチェックし、異常が検出された場合には異常を知
らせる異常警報信号を送出するチェック手段と、チェッ
ク手段から異常警報信号が入力されると第1の出力レベ
ルを第1の状態から第2の状態に変化させて第2の状態
を保持するとともに、クロック送出手段から終了クロッ
クを受けると、出力レベルを第1の状態に復帰させる第
1のフリップフロップと、クロック送出手段から前記開
始クロックを受けると、第1のフリップフロップの第1
の出力レベルを受けて、第1の出力レベルが第2の状態
にあるときのみ、第2の出力レベルを第3の状態から第
4の状態に変化させて第2の出力レベルを、クロック送
出手段から開始クロックを受けるまで出力端子に出力
し、開始クロックを受けると第2の出力レベルを第3の
状態に復帰させる第2のフリップフロップとを備えたこ
とを特徴とする。
【0006】本発明は、特に上述のデータをチェックす
る手段として、パリティチェックを用いていることを特
徴としている。
る手段として、パリティチェックを用いていることを特
徴としている。
【0007】
【実施例】次に図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
【0008】図1は、本発明のメモリ監視方式の一実施
例を示す回路を示す。メモリ102は、メモリ制御バス
110によりCPU101に接続されている。また、メ
モリ102は、CPU101によりメモリ制御バス11
0を通じて指定されたアドレスにより読み出されたのデ
ータが、パリティチェック回路104に送出されるよう
に接続されている。パリティチェック回路104は、メ
モリ102から送出されたデータの内容をパリティチェ
ックし、異常が検出されると異常警報信号として1ビッ
トからなるパルス信号111を第1のD−フリップフロ
ップ105に送出する。第1のD−フリップフロップ1
05はパルス信号111を受けて、出力電圧のレベルを
変化させて外部からクロック信号114が入力されるま
で、変化後の出力レベルを一定に保持する。
例を示す回路を示す。メモリ102は、メモリ制御バス
110によりCPU101に接続されている。また、メ
モリ102は、CPU101によりメモリ制御バス11
0を通じて指定されたアドレスにより読み出されたのデ
ータが、パリティチェック回路104に送出されるよう
に接続されている。パリティチェック回路104は、メ
モリ102から送出されたデータの内容をパリティチェ
ックし、異常が検出されると異常警報信号として1ビッ
トからなるパルス信号111を第1のD−フリップフロ
ップ105に送出する。第1のD−フリップフロップ1
05はパルス信号111を受けて、出力電圧のレベルを
変化させて外部からクロック信号114が入力されるま
で、変化後の出力レベルを一定に保持する。
【0009】第1のD−フリップフロップ105の出力
端子には、第2のD−フリップフロップに接続されてお
り、第1のフリップフロップ105から入力される第1
の出力信号に応じて、第2の出力信号を出力する。第2
のD−フリップフロップ106においても出力は、外部
からのクロック信号114が入力されるまで一定値を保
持し、クロック信号114により初期状態に復帰する。
端子には、第2のD−フリップフロップに接続されてお
り、第1のフリップフロップ105から入力される第1
の出力信号に応じて、第2の出力信号を出力する。第2
のD−フリップフロップ106においても出力は、外部
からのクロック信号114が入力されるまで一定値を保
持し、クロック信号114により初期状態に復帰する。
【0010】次に、本発明のメモリ監視方式の動作を図
2のタイムチャートを使用して説明する。
2のタイムチャートを使用して説明する。
【0011】図1に示される本発明のメモリ監視方式で
は、CPUでメモリデータの読出しとパリティチェック
内容の判別の両方を行う従来の方式とは異なり、CPU
101はメモリ102のメモリデータの読出しとパリテ
ィチェック回路104へのデータ送出のみ行う。CPU
102は、メモリ101に対してメモリ制御バス110
を通じて、メモリの全内容を1アドレス分ずつ順次パリ
ティチェック回路104に送るように制御する(図2
(a))。順次送られてきたデータはパリティチェック
回路104によりチェックされ、異常が検出されると異
常を知らせるパルス信号111(図2(b))がCPU
ではなく、第1のD−フリップフロップ105に送出さ
れる。これを受けて、第1のD−フリップフロップ10
5では出力レベル112が変化する(例えば、ローから
ハイへ変化する、図2(c))。この出力レベルの状態
は、CPU101がメモリ102の全内容について読出
す間、保持される。そして、CPU101が全読出しを
終え、クロック送出を行うクロック発生回路105よ
り、その周期の監視の終了とともに次の周期の監視の開
始を知らせるクロック信号が送出されると、第1のD−
フリップフロップ105では出力信号が第2のD−フリ
ップフロップ106に出力されるとともに、第1のD−
フリップフロップ105の出力レベルは初期の状態に復
帰させる。
は、CPUでメモリデータの読出しとパリティチェック
内容の判別の両方を行う従来の方式とは異なり、CPU
101はメモリ102のメモリデータの読出しとパリテ
ィチェック回路104へのデータ送出のみ行う。CPU
102は、メモリ101に対してメモリ制御バス110
を通じて、メモリの全内容を1アドレス分ずつ順次パリ
ティチェック回路104に送るように制御する(図2
(a))。順次送られてきたデータはパリティチェック
回路104によりチェックされ、異常が検出されると異
常を知らせるパルス信号111(図2(b))がCPU
ではなく、第1のD−フリップフロップ105に送出さ
れる。これを受けて、第1のD−フリップフロップ10
5では出力レベル112が変化する(例えば、ローから
ハイへ変化する、図2(c))。この出力レベルの状態
は、CPU101がメモリ102の全内容について読出
す間、保持される。そして、CPU101が全読出しを
終え、クロック送出を行うクロック発生回路105よ
り、その周期の監視の終了とともに次の周期の監視の開
始を知らせるクロック信号が送出されると、第1のD−
フリップフロップ105では出力信号が第2のD−フリ
ップフロップ106に出力されるとともに、第1のD−
フリップフロップ105の出力レベルは初期の状態に復
帰させる。
【0012】一方、第2のD−フリップフロップ106
では、第1のD−フリップフロップ105の出力信号が
入力されると、その出力レベルに応じて、出力レベルを
113変化させて出力端子より出力する(例えば、第1
のD−フリップフロップ105の出力レベルがハイであ
れば、ハイを、ローであればローの出力レベルが出力さ
れる、図(d))。第2のD−フリップフロップ106
はクロック発生回路103より、開始クロック114を
受ける(図2(e))とその出力状態は初期状態に復帰
する。
では、第1のD−フリップフロップ105の出力信号が
入力されると、その出力レベルに応じて、出力レベルを
113変化させて出力端子より出力する(例えば、第1
のD−フリップフロップ105の出力レベルがハイであ
れば、ハイを、ローであればローの出力レベルが出力さ
れる、図(d))。第2のD−フリップフロップ106
はクロック発生回路103より、開始クロック114を
受ける(図2(e))とその出力状態は初期状態に復帰
する。
【0013】もし、一周期の監視のなかで一度も異常が
検出されなかった場合には、第2のD−フリップフロッ
プ106からは、ローの出力電圧が出力されることにな
り、これにより異常が生じていないことがわかる。
検出されなかった場合には、第2のD−フリップフロッ
プ106からは、ローの出力電圧が出力されることにな
り、これにより異常が生じていないことがわかる。
【0014】このように、本発明によれば、CPUは単
にメモリのアドレスからデータを読出し、全データの読
出しの終了を示すクロック信号をクロック発生回路から
各フリップフロップに送出するだけよい。従って、CP
Uの機能は従来よりも簡易化され、制御内容も極めて単
純化できる。
にメモリのアドレスからデータを読出し、全データの読
出しの終了を示すクロック信号をクロック発生回路から
各フリップフロップに送出するだけよい。従って、CP
Uの機能は従来よりも簡易化され、制御内容も極めて単
純化できる。
【0015】
【発明の効果】以上述べたように、本発明のメモリ監視
方式によれば、CPUはメモリデータの読出しのみを行
い、パリティチェックの結果判別は一切行わない。従っ
て、CPUには複雑な動作が要求されないため、回路構
成が簡易になるとともに、制御も行いやすくなる。ま
た、CPUが読出しのみになることに加え、フリップフ
ロップを2個用いているので、ある監視周期において第
1のフリップフロップによりパリティチェックの結果を
保持するとともに、ある監視周期から次の監視周期の間
に第2のフリップフロップから前の周期の監視結果を外
部に送出できるので監視作業の高速化を図ることも可能
になる。
方式によれば、CPUはメモリデータの読出しのみを行
い、パリティチェックの結果判別は一切行わない。従っ
て、CPUには複雑な動作が要求されないため、回路構
成が簡易になるとともに、制御も行いやすくなる。ま
た、CPUが読出しのみになることに加え、フリップフ
ロップを2個用いているので、ある監視周期において第
1のフリップフロップによりパリティチェックの結果を
保持するとともに、ある監視周期から次の監視周期の間
に第2のフリップフロップから前の周期の監視結果を外
部に送出できるので監視作業の高速化を図ることも可能
になる。
【図1】本発明のメモリ監視方式の一実施例を示す基本
構成図。
構成図。
【図2】図1に示される本発明のメモリ監視方式のタイ
ムチャート図
ムチャート図
【図3】従来のメモリ監視方式を示す基本構成図。
101,201 CPU 102,202 メモリ 103 I/O回路 203 クロック発生回路 104,204 パリティチェック回路 105 第1のD−フリップフロップ 106 第2のD−フリップフロップ 110 メモリ制御バス 111 パルス信号 112 第1の出力信号 113 第2の出力信号 114 クロック信号
Claims (2)
- 【請求項1】 メモリと、 該メモリの記憶データを順次読み出すCPUと、 前記CPUによるデータの読出しの開始と終了を知らせ
るクロックを送出するクロック送出手段と、 前記CPUにより読み出されたデータをチェックし、異
常が検出された場合には異常を知らせる異常警報信号を
送出するチェック手段と、 該異常警報信号を保持するとともに、前記クロックに応
答して保持内容をクリアする第1のフリップフロップ
と、 前記開始クロックに応答して前記第1のフリップフロッ
プの出力レベルを取り込む第2のフリップフロップとを
備えたことを特徴とするメモリ監視方式。 - 【請求項2】 前記チェック手段が、パリティチェック
であり、前記異常警報信号は前記パリティチェックによ
り得られる1ビットにより形成されたパルス信号である
ことを特徴とする「請求項1」記載のメモリ監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5302591A JPH07160591A (ja) | 1993-12-02 | 1993-12-02 | メモリ監視方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5302591A JPH07160591A (ja) | 1993-12-02 | 1993-12-02 | メモリ監視方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07160591A true JPH07160591A (ja) | 1995-06-23 |
Family
ID=17910823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5302591A Pending JPH07160591A (ja) | 1993-12-02 | 1993-12-02 | メモリ監視方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07160591A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59152598A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 試験結果の取込み装置 |
JPH05265786A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | パリティチェック回路 |
-
1993
- 1993-12-02 JP JP5302591A patent/JPH07160591A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59152598A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 試験結果の取込み装置 |
JPH05265786A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | パリティチェック回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07160591A (ja) | メモリ監視方式 | |
US10565076B2 (en) | Device for supervising and initializing ports | |
JP2580558B2 (ja) | インタフェース装置 | |
JP2751822B2 (ja) | Fifoメモリ装置のメモリ制御方法 | |
JP3225904B2 (ja) | 回路故障検出回路 | |
JP2806856B2 (ja) | 誤り検出訂正回路の診断装置 | |
JP3036442B2 (ja) | メモリ監視方式 | |
JPH0689236A (ja) | ランダムアクセスメモリ監視回路 | |
JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
JP2630077B2 (ja) | クロック同期式シリアルインターフェース | |
JPH02191043A (ja) | ディジタル入力回路のチェック方法 | |
JPH05150866A (ja) | リセツト情報記憶回路 | |
JPH01194035A (ja) | 情報処理装置のアドレスパリティチェック方式 | |
JPH0324601A (ja) | 制御方法 | |
JP2000259526A (ja) | シリアルインターフェース回路 | |
JPH10124402A (ja) | メモリチェック回路 | |
JPS6043753A (ja) | 故障検出回路 | |
JPH08221282A (ja) | パリティ生成・チエック回路 | |
JPH03166626A (ja) | 情報処理装置 | |
JPH03180938A (ja) | Cpu暴走検出方式 | |
JPS6212984A (ja) | 半導体メモリ装置 | |
JPH02308340A (ja) | 誤り検出機能の検査方式 | |
JPH0573437A (ja) | メモリパリテイ回路 | |
JPH08305636A (ja) | メモリ装置 | |
JPH03202943A (ja) | 記憶装置の誤り検出方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970225 |