JPH03180938A - Ｃｐｕ暴走検出方式 - Google Patents
Ｃｐｕ暴走検出方式Info
- Publication number
- JPH03180938A JPH03180938A JP1318811A JP31881189A JPH03180938A JP H03180938 A JPH03180938 A JP H03180938A JP 1318811 A JP1318811 A JP 1318811A JP 31881189 A JP31881189 A JP 31881189A JP H03180938 A JPH03180938 A JP H03180938A
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- JP
- Japan
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- cpu
- memory
- address
- data
- runaway
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- Pending
Links
- 230000002159 abnormal effect Effects 0.000 claims abstract description 16
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵの暴走を検出するＣＰＵ暴走検出方式に
関する。
関する。
多重化伝送装置等のＣＰＵを利用した装置に於いては、
ＣＰＵが暴走すると自ハードウェアや他の部分に対する
異常制御が行なわれ、システム全体がダウンしてしまう
場合がある。このため、ＣＰＵが暴走した場合、それを
検出し、ＣＰＵをリセット或いはホールドすることが必
要になり、従来は次のようにしてＣＰＵの暴走を検出す
るようにしていた。即ち、従来は、一定周期でＣＰＵに
予め定められているアドレスをアクセスさせるようにし
、上記一定周期の間にＣＰＵが上記アドレスをアクセス
しなかった場合、ＣＰＵが暴走したと判断するようにし
ている。
ＣＰＵが暴走すると自ハードウェアや他の部分に対する
異常制御が行なわれ、システム全体がダウンしてしまう
場合がある。このため、ＣＰＵが暴走した場合、それを
検出し、ＣＰＵをリセット或いはホールドすることが必
要になり、従来は次のようにしてＣＰＵの暴走を検出す
るようにしていた。即ち、従来は、一定周期でＣＰＵに
予め定められているアドレスをアクセスさせるようにし
、上記一定周期の間にＣＰＵが上記アドレスをアクセス
しなかった場合、ＣＰＵが暴走したと判断するようにし
ている。
上述したように、従来は一定周期の間にＣＰＵが予め定
められたアドレスをアクセスしたか否かをチエツクする
ことにより、ＣＰＵの暴走を検出するようにしているた
め、ＣＰＵが暴走していても一定周期で上記アドレスが
アクセスされている場合はＣＰＵの暴走を検出すること
ができないという問題があった。
められたアドレスをアクセスしたか否かをチエツクする
ことにより、ＣＰＵの暴走を検出するようにしているた
め、ＣＰＵが暴走していても一定周期で上記アドレスが
アクセスされている場合はＣＰＵの暴走を検出すること
ができないという問題があった。
本発明の目的は従来検出できなかった種類のＣＰＵの暴
走を高い確率で検出することができるＣＰＵ暴走検出方
式を提供することにある。
走を高い確率で検出することができるＣＰＵ暴走検出方
式を提供することにある。
本発明は上記目的を達成するため、
ＣＰＵの暴走を検出するＣＰＵ暴走検出方式に於いて、
特定アドレスに異常アクセスであることを示すデータが
格納され、前記ＣＰＵが出力したアドレスに格納されて
いるデータを出力するメモリと、該メモリから出力され
た異常アクセスであることを示すデータをラッチするラ
ッチ回路を設けたものである。
格納され、前記ＣＰＵが出力したアドレスに格納されて
いるデータを出力するメモリと、該メモリから出力され
た異常アクセスであることを示すデータをラッチするラ
ッチ回路を設けたものである。
特定アドレスに異常アクセスであることを示すデータが
格納されているメモリはＣＰＵが出力したアドレスに格
納されているデータを出力し、ラッチ回路はメモリから
出力された異常アクセスであることを示すデータをラッ
チする。ＣＰＵが暴走した場合、アクセスの禁止されて
いるアドレスがアクセスされるという現象が高い確率で
生じる。
格納されているメモリはＣＰＵが出力したアドレスに格
納されているデータを出力し、ラッチ回路はメモリから
出力された異常アクセスであることを示すデータをラッ
チする。ＣＰＵが暴走した場合、アクセスの禁止されて
いるアドレスがアクセスされるという現象が高い確率で
生じる。
従って、上記メモリの特定アドレスをアクセスが禁止さ
れているアドレスとしておくことにより、ＣＰＵが暴走
した場合、高い確率で上記特定アドレスに格納されてい
る異常アクセスを示すデータがメモリから出力され、ラ
ッチ回路にラッチされるので、所定周期で予め定められ
たアドレスがアクセスされている場合でも、ＣＰＵに暴
走が発生していれば、ＣＰＵの暴走を高い確率で検出す
ることが可能となる。
れているアドレスとしておくことにより、ＣＰＵが暴走
した場合、高い確率で上記特定アドレスに格納されてい
る異常アクセスを示すデータがメモリから出力され、ラ
ッチ回路にラッチされるので、所定周期で予め定められ
たアドレスがアクセスされている場合でも、ＣＰＵに暴
走が発生していれば、ＣＰＵの暴走を高い確率で検出す
ることが可能となる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、ＣＰＵＩ
と、バス４を介してＣＰＵＩと接続され、ＣＰＵＩがバ
ス４に出力したアドレスに格納されているデータを出力
するメモリ２と、メモリ２から異常アクセスを示すデー
タが出力されることによりそのデータをラッチし、ＣＰ
ＵＩのＨＡＬＴ端子或いはＲＥＳＥＴ端子に加えるラッ
チ回路３とから構成されている。
と、バス４を介してＣＰＵＩと接続され、ＣＰＵＩがバ
ス４に出力したアドレスに格納されているデータを出力
するメモリ２と、メモリ２から異常アクセスを示すデー
タが出力されることによりそのデータをラッチし、ＣＰ
ＵＩのＨＡＬＴ端子或いはＲＥＳＥＴ端子に加えるラッ
チ回路３とから構成されている。
第２図はメモリ２の内容例を示す図であり、アドレス（
ＡＤＨ）ｒｏ ０００Ｊ 、 ｒｏ Ｏ０１Ｊには異
常アクセスであることを示すデータ（ＤＡＴＡ）”１”
が格納サレ、アドレス「０００２」ｒｏ ００３Ｊ 、
ｒｏ ００４Ｊ 、・・・にはデータ“０″が格納
されている。尚、アドレスｒｏ０００Ｊ。
ＡＤＨ）ｒｏ ０００Ｊ 、 ｒｏ Ｏ０１Ｊには異
常アクセスであることを示すデータ（ＤＡＴＡ）”１”
が格納サレ、アドレス「０００２」ｒｏ ００３Ｊ 、
ｒｏ ００４Ｊ 、・・・にはデータ“０″が格納
されている。尚、アドレスｒｏ０００Ｊ。
ｒｏｏｏｌＪはＣＰＵＩによるアクセスが禁止されてい
るアドレスであるとし、他のアドレスがＣＰＵＩによる
アクセスが許可されているアドレスであるとする。また
、メモリ２の内容はＣＰＵＩがバス４を介して設定する
ものである。
るアドレスであるとし、他のアドレスがＣＰＵＩによる
アクセスが許可されているアドレスであるとする。また
、メモリ２の内容はＣＰＵＩがバス４を介して設定する
ものである。
第３図は第１図のタイムチャートであり、以下各図を参
照して本実施例の動作を説明する。
照して本実施例の動作を説明する。
ＣＰＵＩが暴走した場合、アクセスを禁止されているア
ドレスをアクセスするという現象が高い確率で発生する
。本実施例ではアクセスが禁止されているアドレスはｒ
ｏｏｏｏＪ、ｒｏｏｏｌＪとなっている。
ドレスをアクセスするという現象が高い確率で発生する
。本実施例ではアクセスが禁止されているアドレスはｒ
ｏｏｏｏＪ、ｒｏｏｏｌＪとなっている。
第３図に示すように、ＣＰＵＩがアクセスを許可されて
いるアドレスをアクセスしている間は、メモリ２．ラッ
チ回路３の出力は共に“０”となり、ＣＰＵＩがホール
ド或いはリセットされることはない。しかし、ＣＰＵＩ
が暴走し、アクセスを禁止されているアドレスｒ０００
１Ｊがアクセスされると、メモリ２から異常アクセスで
あることを示すデータ“１”が出力され、ラッチ回路３
にラッチされるので、ＣＰＵＩはホールド或いはリセッ
トされる。
いるアドレスをアクセスしている間は、メモリ２．ラッ
チ回路３の出力は共に“０”となり、ＣＰＵＩがホール
ド或いはリセットされることはない。しかし、ＣＰＵＩ
が暴走し、アクセスを禁止されているアドレスｒ０００
１Ｊがアクセスされると、メモリ２から異常アクセスで
あることを示すデータ“１”が出力され、ラッチ回路３
にラッチされるので、ＣＰＵＩはホールド或いはリセッ
トされる。
以上説明したように、本発明は、ＣＰＵが暴走した場合
、アクセスの禁止されているアドレスがアクセスされる
という現象が高い確率で生しることに着目し、ＣＰＵが
アクセスを禁止されているアドレスに異常アクセスを示
すデータが格納され、ＣＰＵが出力したアドレスに格納
されているデータを出力するメモリを設け、メモリから
異常アクセスを示すデータが出力された場合、それをラ
ッチ回路でラッチするようにしたものであるので、所定
周期で予め定められたアドレスがアクセスされている場
合でも、ＣＰＵに暴走が発生していれば、ラッチ回路の
内容に基づいて高い確率でＣＰＵの暴走を検出すること
ができる効果がある。また、本発明によれば、ＣＰＵに
よるアクセスが禁止されているアドレスが変更された場
合に於いても、異常アクセスを示すデータを格納するア
ドレスを変更するだけで対処できる効果もある。
、アクセスの禁止されているアドレスがアクセスされる
という現象が高い確率で生しることに着目し、ＣＰＵが
アクセスを禁止されているアドレスに異常アクセスを示
すデータが格納され、ＣＰＵが出力したアドレスに格納
されているデータを出力するメモリを設け、メモリから
異常アクセスを示すデータが出力された場合、それをラ
ッチ回路でラッチするようにしたものであるので、所定
周期で予め定められたアドレスがアクセスされている場
合でも、ＣＰＵに暴走が発生していれば、ラッチ回路の
内容に基づいて高い確率でＣＰＵの暴走を検出すること
ができる効果がある。また、本発明によれば、ＣＰＵに
よるアクセスが禁止されているアドレスが変更された場
合に於いても、異常アクセスを示すデータを格納するア
ドレスを変更するだけで対処できる効果もある。
第１図は本発明の実施例のブロック図、第２図はメモリ
の内容例を示す図及び、第３図は第１図のタイムチャー
トである。 図に於いて、１・・・ＣＰＵ、２・・・メモリ、３・・
・ラッチ回路、４・・・ハス。
の内容例を示す図及び、第３図は第１図のタイムチャー
トである。 図に於いて、１・・・ＣＰＵ、２・・・メモリ、３・・
・ラッチ回路、４・・・ハス。
Claims (1)
- 【特許請求の範囲】 ＣＰＵの暴走を検出するＣＰＵ暴走検出方式に於いて、 特定アドレスに異常アクセスであることを示すデータが
格納され、前記ＣＰＵが出力したアドレスに格納されて
いるデータを出力するメモリと、該メモリから出力され
た異常アクセスであることを示すデータをラッチするラ
ッチ回路とを含むことを特徴とするＣＰＵ暴走検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318811A JPH03180938A (ja) | 1989-12-11 | 1989-12-11 | Ｃｐｕ暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318811A JPH03180938A (ja) | 1989-12-11 | 1989-12-11 | Ｃｐｕ暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03180938A true JPH03180938A (ja) | 1991-08-06 |
Family
ID=18103210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318811A Pending JPH03180938A (ja) | 1989-12-11 | 1989-12-11 | Ｃｐｕ暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03180938A (ja) |
-
1989
- 1989-12-11 JP JP1318811A patent/JPH03180938A/ja active Pending
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