JPH0715495B2 - Logical unit - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、論理装置に関するもので、特に入力バッフ
ァ回路の試験回路に関するものである。The present invention relates to a logic device, and more particularly to a test circuit for an input buffer circuit.

［従来の技術］ 第２図は、たとえば三菱半導体信頼性ハンドブック（第
３版）119頁に掲載されている、従来の論理集積回路の
保護回路を含んだ入力バッファ回路を示している。図に
おいて1aないし1nは入力バッファ回路の信号入力線、２
は保護用抵抗、３および４は保護用のクランプダイオー
ド、５は入力バッファを構成するトランジスタ、６は入
力バッファ回路の信号出力線、10は論理回路を示してい
る。[Prior Art] FIG. 2 shows an input buffer circuit including a protection circuit for a conventional logic integrated circuit, which is described in, for example, page 119 of Mitsubishi Semiconductor Reliability Handbook (3rd edition). In the figure, 1a to 1n are signal input lines of the input buffer circuit, 2
Is a protection resistor, 3 and 4 are protection clamp diodes, 5 is a transistor forming an input buffer, 6 is a signal output line of the input buffer circuit, and 10 is a logic circuit.

次に動作について説明する。従来の論理集積回路の試験
において、入力バッファ回路の構成要素が正しく機能す
るか否かを試験する手段の１つとして、LSIテスタを用
いて各々の信号入力線1aないし1nから見た、定常的な漏
れ電流の有無を検出する方法が用いられている。たとえ
ば、信号入力線1aにVsレベル以上かつVcレベル以下の電
圧を与えた場合には、信号入力線1aから流れ込む電流あ
るいは流れ出す電流は、入力バッファ回路の構成要素が
正常であれば存在しない。ところが、入力バッファ回路
の構成要素に何らかの故障、異常が存在する場合には、
それが信号入力線1aから見た漏れ電流となって検出でき
る。一般に論理集積装置は、複数の信号入力線1aないし
1nを持つから、漏れ電流の検出は、上記の試験を各信号
入力線1aないし1nについて、順番に繰返し実施すること
になるが、少なくとも１以上の信号入力線について漏れ
電流が検出されれば、その論理集積回路は不良とみなせ
るから、最初に漏れ電流を検出した時点で試験を終了す
るのが普通の手順である。したがって、試験される論理
集積回路が漏れ電流の試験に関して良品であることを知
るには、ｎ本の信号入力線のすべてについて漏れ電流の
検出を行なう必要がある。Next, the operation will be described. In a conventional logic integrated circuit test, as a means of testing whether or not the constituent elements of the input buffer circuit function properly, the steady state seen from each signal input line 1a to 1n using an LSI tester is used. A method of detecting the presence or absence of various leak currents is used. For example, when a voltage higher than the Vs level and lower than the Vc level is applied to the signal input line 1a, the current flowing in or flowing out from the signal input line 1a does not exist if the constituent elements of the input buffer circuit are normal. However, if there is some failure or abnormality in the components of the input buffer circuit,
This can be detected as a leakage current seen from the signal input line 1a. Generally, a logic integrated device has a plurality of signal input lines 1a to 1a.
Since the leak current is 1n, the above-mentioned test is repeated in order for each signal input line 1a to 1n, but if the leak current is detected for at least one signal input line, Since the logic integrated circuit can be regarded as defective, it is a normal procedure to end the test when the leakage current is first detected. Therefore, in order to know that the logic integrated circuit to be tested is a good product for the leakage current test, it is necessary to detect the leakage current for all of the n signal input lines.

［発明が解決しようとする問題点］ 従来の論理装置の回路およびその試験方法は、以上のよ
うになされているため、漏れ電流を測定するための電流
計を１台あるいは数台しか備えていない普及型のLSIテ
スタを使用して試験を行なうには、LSIテスタの電流計
の接続を切換えて各信号入力線1aないし1nの測定を繰返
さねばならないため、作業量が多く、したがって労力と
時間を多く必要とするという問題点があった。[Problems to be Solved by the Invention] Since the circuit of the conventional logic device and the test method thereof are as described above, only one or several ammeters for measuring the leakage current are provided. To perform a test using a popular LSI tester, the ammeter connection of the LSI tester must be switched and the measurement of each signal input line 1a to 1n must be repeated. There was a problem that it needed a lot.

この発明は上記のような問題点を解決するためになされ
たもので、複数の入力バッファ回路を備えた論理集積回
路において、１回の測定のみですべての入力バッファ回
路の漏れ電流の有無を検出することが可能な論理装置を
得ることを目的とする。The present invention has been made to solve the above problems, and in a logic integrated circuit having a plurality of input buffer circuits, the presence / absence of a leakage current in all the input buffer circuits can be detected by a single measurement. The purpose is to obtain a logic device capable of doing.

［問題点を解決するための手段］ この発明に係る論理装置は、論理動作をする論理回路手
段の複数個の入力に接続された複数個の入力バッファ回
路手段のそれぞれの入力間を、入力バッファ回路手段の
試験モード信号手段からの信号に応答して導通するスイ
ッチング手段を備えたものである。[Means for Solving the Problems] In the logic device according to the present invention, an input buffer is provided between respective inputs of a plurality of input buffer circuit means connected to a plurality of inputs of a logic circuit means that performs a logical operation. The circuit means is provided with switching means which conducts in response to a signal from the test mode signal means.

［作用］ この発明における論理装置は、論理動作をする論理回路
手段の複数個の入力に接続された複数個の入力バッファ
回路手段のそれぞれの入力間を、入力バッファ回路手段
の試験モード信号手段からの信号に応答して導通するス
イッチング手段を備えているので、入力バッファ回路手
段の試験時に、試験モード信号に応答して、入力バッフ
ァ回路手段のそれぞれの入力間がスイッチング手段によ
り導通するので、入力バッファ回路手段の任意の一入力
について漏れ電流の有無の測定を行なうことにより、す
べての入力バッファ回路手段の漏れ電流の試験について
異常の有無を知ることができ、作業者の労力を軽減する
ことが可能となる。[Operation] In the logic device according to the present invention, the test mode signal means of the input buffer circuit means is provided between the respective inputs of the plurality of input buffer circuit means connected to the plurality of inputs of the logic circuit means performing the logical operation. Of the input buffer circuit means, the switching means conducts between the respective inputs of the input buffer circuit means in response to the test mode signal when the input buffer circuit means is tested. By measuring the presence / absence of a leakage current for any one input of the buffer circuit means, it is possible to know the presence / absence of an abnormality in the leakage current test of all the input buffer circuit means, and the labor of the operator can be reduced. It will be possible.

［発明の実施例］ 第１図は、この発明の一実施例を示す論理集積回路の保
護回路を含んだ入力バッファ回路図である。図において
1aないし1nおよび２ないし６は、第２図に示す従来のも
のと同一であり、説明は省略する。第１図において、７
は試験モード信号発生器、８はインバータ、９はＮチャ
ネルトランジスタとＰチャネルトランジスタとで構成さ
れるトランスミッションゲートである。[Embodiment of the Invention] FIG. 1 is an input buffer circuit diagram including a protection circuit of a logic integrated circuit showing an embodiment of the present invention. In the figure
1a to 1n and 2 to 6 are the same as those of the conventional one shown in FIG. In FIG. 1, 7
Is a test mode signal generator, 8 is an inverter, and 9 is a transmission gate composed of N-channel transistors and P-channel transistors.

次に動作について説明する。まず試験モード信号発生器
７の信号をＨレベルとし、試験モードを設定する。この
とき、トランスミッションゲート９を構成するＮチャネ
ルトランジスタとＰチャネルトランジスタは共に導通状
態となるので、入力バッファ回路の入力信号1aないし1n
は互いに並列に接続された状態となる。次に、1aないし
1nの中で任意の１つの入力線たとえば1aをVsレベルに設
定し、LSIテスタを接続し、定常的に流れる漏れ電流の
有無を調べる。次にVcレベルに設定して、同様に漏れ電
流の有無を調べる。少なくとも１箇所の入力バッファ回
路に漏れ電流があれば、以上の測定で検出されるはずで
あり、検出されなければ、測定デバイスは漏れ電流の試
験に関して良品であると判断することができる。Next, the operation will be described. First, the signal of the test mode signal generator 7 is set to H level to set the test mode. At this time, since both the N-channel transistor and the P-channel transistor which form the transmission gate 9 become conductive, the input signals 1a to 1n of the input buffer circuit are input.
Are connected to each other in parallel. Then 1a or
An arbitrary one of 1n input lines, for example, 1a is set to the Vs level, an LSI tester is connected, and the presence or absence of a leakage current that constantly flows is checked. Next, set to Vc level and similarly check for the presence of leakage current. If there is a leakage current in at least one input buffer circuit, it should be detected in the above measurement, and if not detected, the measuring device can be judged to be non-defective in the leakage current test.

［発明の効果］ 以上のように、この発明によれば、論理回路手段の複数
個の入力に接続された複数個の入力バッファ回路手段の
それぞれの入力間を、入力バッファ回路手段の試験モー
ド信号手段からの信号に応答して導通するスイッチング
手段を備えているので、入力バッファ回路手段の漏れ電
流の試験の作業量が減少し、したがって作業者の労力お
よび作業時間を軽減できる。As described above, according to the present invention, the test mode signal of the input buffer circuit means is provided between the respective inputs of the plurality of input buffer circuit means connected to the plurality of inputs of the logic circuit means. By including the switching means which conducts in response to the signal from the means, the work of testing the leakage current of the input buffer circuit means is reduced, thus reducing the labor and the working time of the operator.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示す回路図、第２図は従
来の論理装置の入力部を示す回路図である。 図において、1aないし1nは入力バッファ回路の信号入力
線、２は保護用抵抗、３および４はクランプ用ダイオー
ド、５は入力バッファを構成するトランジスタ、６は入
力バッファ回路の信号出力線、７は試験モード信号発生
器、８はインバータ、９はトランスミッションゲート、
10は論理回路である。 なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an input section of a conventional logic device. In the figure, 1a to 1n are signal input lines of an input buffer circuit, 2 are protective resistors, 3 and 4 are diodes for clamping, 5 is a transistor forming an input buffer, 6 is a signal output line of the input buffer circuit, and 7 is a signal output line. Test mode signal generator, 8 is an inverter, 9 is a transmission gate,
10 is a logic circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】論理動作をするための、かつ複数個の入力
を有する論理回路手段と、前記論理回路手段の前記複数
個の入力に接続されかつそれぞれ入力を有する複数個の
入力バッファ回路手段と、前記入力バッファ回路手段の
試験時に試験モード信号を与える手段と、前記入力バッ
ファ回路手段の前記入力間に接続され、かつ前記試験モ
ード信号に応答して前記試験モードの間導通するスイッ
チング手段を備える論理装置。1. A logic circuit means for performing a logical operation and having a plurality of inputs, and a plurality of input buffer circuit means connected to the plurality of inputs of the logic circuit means and having respective inputs. A test mode signal when testing the input buffer circuit means, and switching means connected between the inputs of the input buffer circuit means and conducting during the test mode in response to the test mode signal. Logical unit. 【請求項２】前記スイッチング手段は、相互に逆相の入
力に応答して動作する第１のスイッチング素子と第２の
スイッチング素子の並列回路を含み、前記試験モード信
号を与える手段は、前記試験モード信号のときに前記第
１および第２のスイッチング素子の双方を導通するため
の手段を含む特許請求の範囲第１項記載の論理装置。2. The switching means includes a parallel circuit of a first switching element and a second switching element that operate in response to mutually opposite phase inputs, and the means for providing the test mode signal is the test circuit. A logic device as claimed in claim 1 including means for conducting both said first and second switching elements when in a mode signal.