JPH09159727A - Cmos semiconductor device - Google Patents
Cmos semiconductor deviceInfo
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- JPH09159727A JPH09159727A JP7317701A JP31770195A JPH09159727A JP H09159727 A JPH09159727 A JP H09159727A JP 7317701 A JP7317701 A JP 7317701A JP 31770195 A JP31770195 A JP 31770195A JP H09159727 A JPH09159727 A JP H09159727A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、テスト回路を有す
るＣＭＯＳ半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS semiconductor device having a test circuit.
【０００２】[0002]
【従来の技術】従来、ＣＭＯＳ回路を有するＣＭＯＳ半
導体装置では、高い故障検出率を得るため、様々なテス
ト回路及びテストの手法が考えられてきた。故障検出率
とは、テストの際に、ＣＭＯＳ半導体装置の素子及び配
線など考えられる全ての故障の中で、検出できる故障の
割合のことである。したがって、故障検出率の高いテス
トは、高い確率で不良品を選別することができる。2. Description of the Related Art Conventionally, in a CMOS semiconductor device having a CMOS circuit, various test circuits and test methods have been considered in order to obtain a high failure detection rate. The failure detection rate is a rate of failures that can be detected in all possible failures such as elements and wirings of a CMOS semiconductor device during a test. Therefore, a test with a high failure detection rate can select defective products with a high probability.
【０００３】一般的なテスト手法としては、入力端子に
テストパターンを入力し、出力端子が、回路の論理通り
の正しい値を出力しているか判定しているものが挙げら
れる。したがって、このテストにおいて、回路に故障が
ある場合には、出力端子が期待される値とは違う値を出
力することになる。As a general test method, there is one in which a test pattern is input to an input terminal and it is determined whether or not the output terminal outputs a correct value according to the logic of the circuit. Therefore, in this test, when the circuit has a failure, the output terminal outputs a value different from the expected value.
【０００４】しかし、近年、半導体プロセスの微細化が
進み、ＣＭＯＳ半導体装置の回路規模が大きくなるにつ
れて、前述のテストにおいて、高い故障検出率を得るた
めに、テストパターン長が増加する傾向がある。そのテ
ストパターン長の増加に伴い、テストパターンの作成に
膨大な時間が費やされるという問題点が生じてきた。However, in recent years, as the semiconductor process has become finer and the circuit scale of the CMOS semiconductor device has become larger, the test pattern length tends to increase in order to obtain a high failure detection rate in the above-mentioned test. As the length of the test pattern increases, a problem that a huge amount of time is spent to create the test pattern has arisen.
【０００５】このような問題点を解決するためにＩｄｄ
ｑテストが考えられた。以下にＩｄｄｑテストについ
て、簡単に説明する。In order to solve such a problem, Idd
A q-test was considered. The Iddq test will be briefly described below.
【０００６】ＣＭＯＳ回路は、信号が変化する時には電
流が流れるが、通常、信号が変化しない時、即ち、定常
状態においては、電源からグラウンド（ＧＮＤ）へのパ
スがなく、このような定常状態では、数μＡから数十μ
Ａの電流しか流れない。Ｉｄｄｑテストとは、このよう
なＣＭＯＳ回路の特性を利用し、定常状態における電流
を測定することにより、故障を発見するという手法であ
る。In a CMOS circuit, a current flows when a signal changes, but normally, when the signal does not change, that is, in a steady state, there is no path from the power supply to the ground (GND), and in such a steady state. , Several μA to tens of μ
Only the current of A flows. The Iddq test is a method of finding a failure by utilizing the characteristics of such a CMOS circuit and measuring a current in a steady state.
【０００７】最近では、複合論理ブロック等の使用によ
り、電流は流れても、電圧降下がスレッショルド電圧を
越えない程度で落ち着き、ファンクションテストでは動
作が正常になってしまうケースが増えてきている。この
場合、動作は正常だが、Ｉｄｄｑテストでは不良にな
る。この様なケースは、動作が正常なため問題がないと
されることもあるが、ＣＭＯＳ回路の低消費電力という
特徴は消えてしまう。Recently, due to the use of a complex logic block or the like, even if a current flows, the number of cases in which the voltage drop settles down to a level not exceeding the threshold voltage and the operation becomes normal in the function test is increasing. In this case, the operation is normal, but the Iddq test fails. In such a case, it may be said that there is no problem because the operation is normal, but the low power consumption characteristic of the CMOS circuit disappears.
【０００８】このように、Ｉｄｄｑテストは、ファンク
ションテストで検出不可能な欠陥を検出できるという特
徴をもっている。As described above, the Iddq test is characterized in that it can detect defects that cannot be detected by the function test.
【０００９】また、ファンクションテストで発見可能な
欠陥があったとしても、その欠陥を故障として検出する
ためには、欠陥のあるトランジスタの入力を活性化する
他に、その影響を出力端子まで伝播する必要がある。こ
れに対し、Ｉｄｄｑテストでは、入力を活性化すること
により、その検出結果は、電源線を介して観測すること
が可能であり、その値を出力に伝播する必要がなく、ト
ランジスタを動作させるだけで良いため、ファンクショ
ンテストの補完としても使用可能である。Further, even if there is a defect that can be detected by a function test, in order to detect the defect as a failure, in addition to activating the input of the defective transistor, its influence is propagated to the output terminal. There is a need. On the other hand, in the Iddq test, by activating the input, the detection result can be observed through the power supply line, and it is not necessary to propagate the value to the output, and only the transistor is operated. Since it is good, it can be used as a complement to the function test.
【００１０】また、Ｉｄｄｑテストは、テストパターン
のある１パターンでＣＭＯＳ回路の定常状態の電流を測
定すれば、そのＣＭＯＳ半導体装置の全ての故障定義の
中の半分以上を検出することができる。更に、ＣＭＯＳ
回路の内部が変化する複数のテストパターンで定常状態
の電流を測定すれば、小さいテストパターンで効果的に
高い故障検出率を得ることが出来る。The Iddq test can detect more than half of all fault definitions of the CMOS semiconductor device by measuring the steady-state current of the CMOS circuit with one test pattern. Furthermore, CMOS
By measuring the steady-state current with a plurality of test patterns that change the inside of the circuit, it is possible to effectively obtain a high fault coverage with a small test pattern.
【００１１】ここで、Ｉｄｄｑテストにおいて注意すべ
き点として、ＣＭＯＳ半導体装置が、ＣＭＯＳ回路と、
ＰＵＬＬ−ＵＰバッファ又はＰＵＬＬ−ＤＯＷＮバッフ
ァなどとの組み合わせからなる場合が挙げられる。ＰＵ
ＬＬ−ＵＰバッファ及びＰＵＬＬ−ＤＯＷＮバッファ
は、トランジスタのパス以外に、電源及びグラウンドと
つながる抵抗を持ったバッファであり、ＰＵＬＬ−ＵＰ
バッファにおいては出力値が０になる際に、ＰＵＬＬ−
ＤＯＷＮバッファにおいては出力値が１になる際に、電
源とグラウンドとの間に電流パスが出来る。従って、テ
ストパターンを選択する場合、上記の様に電流パスが生
じる様なテストパターンを避けて選択せねばならない。Here, a point to be noted in the Iddq test is that the CMOS semiconductor device is a CMOS circuit,
An example is a combination of a PULL-UP buffer or a PULL-DOWN buffer. PU
The LL-UP buffer and the PULL-DOWN buffer are buffers each having a resistance connected to a power supply and a ground in addition to a transistor path.
In the buffer, when the output value becomes 0, PULL-
In the DOWN buffer, when the output value becomes 1, a current path is formed between the power supply and the ground. Therefore, when selecting a test pattern, it is necessary to avoid a test pattern that causes a current path as described above.
【００１２】しかしながら、これらのバッファが電流カ
ットモードを持っている場合には、電流パスをカットす
ることにより、定常状態における電源からグラウンド
（ＧＮＤ）へ流れる電源電流を０にすることが出来、Ｉ
ｄｄｑテストの信頼性を向上させることが出来る。従っ
て、Ｉｄｄｑテストを行なうＣＭＯＳ半導体装置の回路
は、定常状態における電源からＧＮＤへの電源電流を０
にする機能を持つと、高精度のテストが出来ることとな
る。However, when these buffers have the current cut mode, by cutting the current path, the power supply current flowing from the power supply to the ground (GND) in the steady state can be made zero, and I
The reliability of the ddq test can be improved. Therefore, the circuit of the CMOS semiconductor device that performs the Iddq test has zero power supply current from the power supply to GND in the steady state.
With the function that makes it possible to perform high-precision tests.
【００１３】このようなＣＭＯＳ半導体装置の例とし
て、従来、図４に示されるようなＣＭＯＳ差動回路が挙
げられる。このＣＭＯＳ差動回路は、データ入力端子１
と、データ反転入力端子２と、テスト信号入力端子３
と、及び出力端子４とを有し、差動アンプ部５と、テス
ト回路部６ｂと第１のインバータ７とからなる。As an example of such a CMOS semiconductor device, there is a conventional CMOS differential circuit as shown in FIG. This CMOS differential circuit has a data input terminal 1
, Data inversion input terminal 2 and test signal input terminal 3
And the output terminal 4, and includes a differential amplifier section 5, a test circuit section 6b, and a first inverter 7.
【００１４】ここで、テスト回路部６ｂは、テスト信号
入力端子３に接続されテスト信号により駆動させられる
ｎＭＯＳトランジスタ１５ｂからなっており、Ｉｄｄｑ
テスト時における第１のインバータ７への入力を制御し
ている。Here, the test circuit section 6b comprises an nMOS transistor 15b connected to the test signal input terminal 3 and driven by the test signal.
The input to the first inverter 7 during the test is controlled.
【００１５】この様なテスト回路を有した差動回路を用
いて、Ｉｄｄｑテストを行なう時には、テスト信号入力
端子３に“Ｈ”を入力し、差動アンプ部５の電源電流を
０にする。この時、テスト回路部６ｂのｎＭＯＳトラン
ジスタ１５ｂはオンになるので、差動アンプ部出力１１
の電位を疑似的な出力“Ｌ”に固定する。また、第１の
インバータ７の電源電流も０となるため差動回路全体の
電源電流は０になり、これにより、Ｉｄｄｑテストを可
能としている。この時、出力端子４の電位は“Ｈ”に固
定される。When performing an Iddq test using a differential circuit having such a test circuit, "H" is input to the test signal input terminal 3 to set the power supply current of the differential amplifier section 5 to zero. At this time, since the nMOS transistor 15b of the test circuit section 6b is turned on, the differential amplifier section output 11
The potential of is fixed to the pseudo output "L". Further, since the power supply current of the first inverter 7 also becomes 0, the power supply current of the entire differential circuit becomes 0, which enables the Iddq test. At this time, the potential of the output terminal 4 is fixed at "H".
【００１６】また、テスト信号入力端子３に“Ｌ”を入
力した時は、テスト回路部６ｂのｎＭＯＳトランジスタ
１５ｂがオフとなり、ＣＭＯＳ差動回路は通常動作をす
る。When "L" is input to the test signal input terminal 3, the nMOS transistor 15b of the test circuit section 6b is turned off and the CMOS differential circuit operates normally.
【００１７】[0017]
【発明が解決しようとする課題】しかしながら、前述し
た従来のＣＭＯＳ差動回路において、Ｉｄｄｑテストを
行なう時には、即ち、テスト信号入力端子３に“Ｈ”を
入力した時には、差動アンプ部５の疑似的な出力が
“Ｌ”に固定され、それにより、第１のインバータ７
は、常に“Ｈ”を出力することになる。このため、第１
のインバータ７の出力が“Ｌ”の時の故障が検出するこ
とが出来ず、故障検出率が上がりにくいという問題があ
った。However, in the conventional CMOS differential circuit described above, when the Iddq test is performed, that is, when "H" is input to the test signal input terminal 3, the pseudo of the differential amplifier section 5 is simulated. Output is fixed to "L", whereby the first inverter 7
Will always output "H". Therefore, the first
There is a problem that the failure cannot be detected when the output of the inverter 7 is "L", and the failure detection rate is difficult to increase.
【００１８】本発明の目的は、上記の問題を解決し、Ｉ
ｄｄｑテストを行なう時においても、通常動作時と同じ
論理値を出力する差動回路を提供することにある。The object of the present invention is to solve the above problems and
Another object of the present invention is to provide a differential circuit that outputs the same logical value as in normal operation even when performing a ddq test.
【００１９】[0019]
【課題を解決するための手段】本発明によれば、電源ラ
インと、データ入力端子と、該データ入力端子及び前記
電源ラインに接続されたバッファ回路と、該バッファ回
路及び前記電源ラインに接続されたＣＭＯＳ回路と、該
ＣＭＯＳ回路に接続されたデータ出力端子と、テスト回
路と、テストを行なうことを意味するテスト信号を入力
するためのテスト信号入力端子と、該テスト信号入力端
子に接続されテスト信号入力時に該バッファ回路と前記
電源ラインとの接続を遮断するスイッチ回路とを有し、
非テスト時に、前記データ入力端子からの入力データに
よって前記データ出力端子から所定の論理値のデータを
出力する一方、テスト時に、前記データ入力端子への入
力を固定している間に前記テスト信号入力端子へ前記テ
スト信号を入力して、テストを行う様にしたＣＭＯＳ半
導体装置において、前記テスト回路は、前記データ入力
端子と前記ＣＭＯＳ回路との間に、前記バッファ回路と
並列に接続されており、前記テスト回路は、さらに、前
記テスト信号入力端子及び電源ラインに接続され、且
つ、前記テスト信号入力端子に前記テスト信号が入力さ
れた時に、前記データ入力端子と前記データ出力端子と
の間の論理を非テスト時と同じに保つ機能を有すること
を特徴とするＣＭＯＳ半導体装置が得られる。According to the present invention, a power supply line, a data input terminal, a buffer circuit connected to the data input terminal and the power supply line, and a buffer circuit connected to the buffer circuit and the power supply line. A CMOS circuit, a data output terminal connected to the CMOS circuit, a test circuit, a test signal input terminal for inputting a test signal indicating a test, and a test connected to the test signal input terminal. A switch circuit for disconnecting the connection between the buffer circuit and the power supply line when a signal is input,
While not testing, the data output terminal outputs data of a predetermined logical value according to the input data from the data input terminal, and at the time of testing, the test signal input while the input to the data input terminal is fixed. In a CMOS semiconductor device configured to perform a test by inputting the test signal to a terminal, the test circuit is connected in parallel with the buffer circuit between the data input terminal and the CMOS circuit, The test circuit is further connected to the test signal input terminal and a power supply line, and when the test signal is input to the test signal input terminal, a logic between the data input terminal and the data output terminal. It is possible to obtain a CMOS semiconductor device having a function of keeping the same as that at the time of non-test.
【００２０】また、本発明によれば、前記ＣＭＯＳ半導
体装置において、前記データ入力端子は、第１及び第２
のデータ入力端子からなり、前記第２のデータ入力端子
へ入力されるデータは、前記第１のデータ入力端子へ入
力されるデータを反転した値を持つデータであり、前記
バッファ回路は、前記第１及び第２のデータ入力端子に
接続された差動アンプであり、前記ＣＭＯＳ回路は、第
１のインバータであることを特徴とするＣＭＯＳ半導体
装置が得られる。Further, according to the present invention, in the CMOS semiconductor device, the data input terminal includes first and second data input terminals.
Data input terminal, the data input to the second data input terminal is data having an inverted value of the data input to the first data input terminal, and the buffer circuit is A CMOS semiconductor device is obtained which is a differential amplifier connected to the first and second data input terminals, and the CMOS circuit is a first inverter.
【００２１】本発明によれば、特に、前記ＣＭＯＳ半導
体装置において、前記テスト回路は、前記第１のデータ
入力端子に接続され前記第１のデータ入力端子に入力さ
れたデータを反転する第２のインバータと、該第２のイ
ンバータの出力端子及び前記テスト信号入力端子に接続
された二入力ナンド回路と、該二入力ナンド回路の出力
端子に接続され該二入力ナンド回路の出力により駆動さ
せられるｐＭＯＳトランジスタと、前記第１のデータ入
力端子及び前記テスト信号入力端子に接続された二入力
アンド回路と、該二入力アンド回路の出力端子に接続さ
れ該二入力アンド回路の出力により駆動させられるｎＭ
ＯＳトランジスタとからなり、前記ｐＭＯＳトランジス
タ及び前記ｎＭＯＳトランジスタは、前記電源ラインと
グラウンドとの間に直列に接続され、更に、前記ｐＭＯ
Ｓトランジスタと前記ｎＭＯＳトランジスタとの共通接
続部分の電位が前記第１のインバータの入力となること
を特徴とするＣＭＯＳ半導体装置が得られる。According to the present invention, in particular, in the CMOS semiconductor device, the test circuit is connected to the first data input terminal and inverts the data input to the first data input terminal. An inverter, a two-input NAND circuit connected to the output terminal of the second inverter and the test signal input terminal, and a pMOS connected to the output terminal of the two-input NAND circuit and driven by the output of the two-input NAND circuit. A transistor, a two-input AND circuit connected to the first data input terminal and the test signal input terminal, and an nM connected to the output terminal of the two-input AND circuit and driven by the output of the two-input AND circuit.
An OS transistor, the pMOS transistor and the nMOS transistor are connected in series between the power supply line and the ground, and the pMO transistor is further connected to the pMO transistor.
A CMOS semiconductor device is obtained in which the potential of the common connection portion of the S transistor and the nMOS transistor serves as the input of the first inverter.
【００２２】更に、本発明によれば、前記ＣＭＯＳ半導
体装置において、前記テスト回路は、前記第２のデータ
入力端子及び前記テスト信号入力端子に接続された二入
力ナンド回路と、該二入力ナンド回路の出力端子に接続
され該二入力ナンド回路の出力により駆動させられるｐ
ＭＯＳトランジスタと、前記第１のデータ入力端子及び
前記テスト信号入力端子に接続された二入力アンド回路
と、該二入力アンド回路の出力端子に接続され該二入力
アンド回路の出力により駆動させられるｎＭＯＳトラン
ジスタとからなり、前記ｐＭＯＳトランジスタ及び前記
ｎＭＯＳトランジスタは、前記電源ラインとグラウンド
との間に直列に接続され、更に、前記ｐＭＯＳトランジ
スタと前記ｎＭＯＳトランジスタとの共通接続部分の電
位が前記第１のインバータの入力となることを特徴とす
るＣＭＯＳ半導体装置が得られる。Further, according to the present invention, in the CMOS semiconductor device, the test circuit includes a two-input NAND circuit connected to the second data input terminal and the test signal input terminal, and the two-input NAND circuit. Connected to the output terminal of the two-input NAND circuit and driven by the output of the two-input NAND circuit.
A MOS transistor, a two-input AND circuit connected to the first data input terminal and the test signal input terminal, and an nMOS connected to the output terminal of the two-input AND circuit and driven by the output of the two-input AND circuit. A transistor, the pMOS transistor and the nMOS transistor are connected in series between the power supply line and the ground, and the potential of the common connection portion of the pMOS transistor and the nMOS transistor is the first inverter. It is possible to obtain a CMOS semiconductor device which is characterized in that
【００２３】[0023]
【発明の実施の形態】次に、本発明の実施の形態のＣＭ
ＯＳ差動回路を図面を用いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, a CM according to an embodiment of the present invention.
The OS differential circuit will be described with reference to the drawings.
【００２４】（第１の実施の形態）本発明の第１の実施
の形態のＣＭＯＳ差動回路は、図１に示すような回路構
成をしている。即ち、本発明の第１の実施の形態のＣＭ
ＯＳ差動回路は、データ入力端子１、データ反転入力端
子２、及びテスト信号入力端子３を有しており、差動ア
ンプ部５、テスト回路部６ａ、第１のインバータ７とか
らなる。(First Embodiment) A CMOS differential circuit according to the first embodiment of the present invention has a circuit configuration as shown in FIG. That is, the CM according to the first embodiment of the present invention
The OS differential circuit has a data input terminal 1, a data inversion input terminal 2, and a test signal input terminal 3, and is composed of a differential amplifier section 5, a test circuit section 6 a, and a first inverter 7.
【００２５】また、テスト回路部６ａは、データ入力端
子１に接続されデータ入力端子１に入力されたデータを
反転する第２のインバータ１６と、第２のインバータ１
６の出力端子及びテスト信号入力端子３に接続された二
入力ナンド回路１７と、二入力ナンド回路１７の出力端
子に接続され二入力ナンド回路１７の出力により駆動さ
せられるｐＭＯＳトランジスタ１４と、データ入力端子
１及びテスト信号入力端子３に接続された二入力アンド
回路１８と、二入力アンド回路１８の出力端子に接続さ
れ二入力アンド回路１８の出力により駆動させられるｎ
ＭＯＳトランジスタ１５ａとから構成されている。ここ
で、ｐＭＯＳトランジスタ１４及びｎＭＯＳトランジス
タ１５ａは、電源１２とグラウンド１３との間に直列に
接続されている。更に、ｐＭＯＳトランジスタ１４とｎ
ＭＯＳトランジスタ１５ａとの共通接続部分は第１のイ
ンバータ７に接続されており、Ｉｄｄｑテスト時には、
ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ１５
ａとの共通接続部分の電位が第１のインバータ７への入
力信号、即ち、差動アンプ部出力１１の疑似的出力とな
る。The test circuit section 6a includes a second inverter 16 connected to the data input terminal 1 and inverting the data input to the data input terminal 1, and a second inverter 1.
6, a two-input NAND circuit 17 connected to the output terminal of 6 and the test signal input terminal 3, a pMOS transistor 14 connected to the output terminal of the two-input NAND circuit 17 and driven by the output of the two-input NAND circuit 17, and a data input. A two-input AND circuit 18 connected to the terminal 1 and the test signal input terminal 3, and an output terminal of the two-input AND circuit 18, which is driven by the output of the two-input AND circuit 18.
It is composed of a MOS transistor 15a. Here, the pMOS transistor 14 and the nMOS transistor 15a are connected in series between the power supply 12 and the ground 13. Furthermore, pMOS transistor 14 and n
The common connection portion with the MOS transistor 15a is connected to the first inverter 7, and during the Iddq test,
pMOS transistor 14 and nMOS transistor 15
The potential of the common connection portion with a becomes an input signal to the first inverter 7, that is, a pseudo output of the differential amplifier section output 11.
【００２６】このような回路構成を持つ本発明の第１の
実施の形態のＣＭＯＳ差動回路の回路動作を、図２に示
す様な、タイミングチャートを用いて説明する。The circuit operation of the CMOS differential circuit according to the first embodiment of the present invention having such a circuit configuration will be described with reference to a timing chart as shown in FIG.
【００２７】図２における（ａ）〜（ｈ）は、図１に示
す第１の実施の形態のＣＭＯＳ差動回路における各節点
のタイミングチャートを示している。ここで、（ａ）は
データ入力端子１への入力信号のタイミングチャートで
あり、（ｂ）はデータ反転入力端子２への入力信号のタ
イミングチャートであり、（ｃ）はテスト信号入力端子
３への入力信号のタイミングチャートであり、（ｄ）は
出力端子４からの出力信号のタイミングチャートであ
る。また、（ｅ）は差動アンプ部出力１１のタイミング
チャートであり、（ｆ）はテスト回路部６ａのｐＭＯＳ
トランジスタゲート９のタイミングチャートであり、
（ｇ）はテスト回路部６ａのｎＭＯＳトランジスタゲー
ト１０のタイミングチャートである。更に（ｈ）は電源
１２の電流のタイミングチャートを示している。2A to 2H show a timing chart of each node in the CMOS differential circuit of the first embodiment shown in FIG. Here, (a) is a timing chart of an input signal to the data input terminal 1, (b) is a timing chart of an input signal to the data inverting input terminal 2, and (c) is a test signal input terminal 3. 3D is a timing chart of the input signal of FIG. 3D, and FIG. 3D is a timing chart of the output signal from the output terminal 4. Further, (e) is a timing chart of the differential amplifier section output 11, and (f) is the pMOS of the test circuit section 6a.
It is a timing chart of the transistor gate 9,
(G) is a timing chart of the nMOS transistor gate 10 of the test circuit section 6a. Further, (h) shows a timing chart of the current of the power supply 12.
【００２８】最初、時刻ｔ0 において、データ入力端子
１に“Ｌ”（（ａ）参照）、データ反転入力端子２に
“Ｈ”（（ｂ）参照）、テスト信号入力端子３に“Ｌ”
（（ｃ）参照）を入力すると、差動アンプ部出力１１が
“Ｈ´”（Ｈ＞Ｈ´）となり（（ｅ）参照）、第１のイ
ンバータ７に“Ｈ´”の信号が入力され、出力端子４か
らの出力は“Ｌ”となる（（ｄ）参照）。この時、差動
アンプ部５及び第１のインバータ７に電源電流が生じる
（（ｈ）参照）。First, at time t 0 , the data input terminal 1 is "L" (see (a)), the data inversion input terminal 2 is "H" (see (b)), and the test signal input terminal 3 is "L".
When ((c)) is input, the differential amplifier section output 11 becomes “H ′” (H> H ′) (see (e)), and the “H ′” signal is input to the first inverter 7. The output from the output terminal 4 becomes "L" (see (d)). At this time, a power supply current is generated in the differential amplifier section 5 and the first inverter 7 (see (h)).
【００２９】次に、時刻ｔ1 において、データ入力端子
１への入力が“Ｌ”から“Ｈ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｈ”から“Ｌ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｈ´”から“Ｌ´”に（（ｅ）参照）、出力端子４か
らの出力が“Ｌ”から“Ｈ”に（（ｄ）参照）変化す
る。この時、時刻ｔ0 の時と同様、差動アンプ部５及び
第１のインバータ７には、電源電流が生じている
（（ｈ）参照）。Next, at time t 1 , the input to the data input terminal 1 changes from "L" to "H" (see (a)), and the input to the data inversion input terminal 2 changes from "H" to "L". (See (b)), the differential amplifier output 11 changes from “H ′” to “L ′” (see (e)), and the output from the output terminal 4 changes from “L” to “H” (see (e)). (See (d)) Change. At this time, as in the case of time t 0 , a power supply current is generated in the differential amplifier section 5 and the first inverter 7 (see (h)).
【００３０】次に、時刻ｔ2 において、テスト信号入力
端子３への入力が“Ｌ”から“Ｈ”に変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオフになり、テスト回路部６ａが動作し、テスト
回路部６ａのｎＭＯＳトランジスタゲート１０が“Ｌ”
から“Ｈ”に変化し（（ｇ）参照）、テスト回路部６ａ
のｎＭＯＳトランジスタ１５ａがオンし、差動アンプ部
出力１１は、“Ｌ´”から疑似的な出力“Ｌ”に変化す
る（（ｅ）参照）。しかし、出力端子４からの出力は、
“Ｈ”のままである（（ｄ）参照）。ここで、電源電流
は、差動アンプ部５のｐＭＯＳトランジスタ８がオフに
なり、差動アンプ部５は切り離されるため、“０”に変
化する（（ｈ）参照）。この時、ＣＭＯＳ差動回路の出
力端子４における出力論理値は通常動作時の出力論理値
のまま、電源電流は０になり、Ｉｄｄｑテストが可能と
なる。Next, at time t 2 , when the input to the test signal input terminal 3 changes from "L" to "H" (see (c)), the pMOS transistor 8 of the differential amplifier section 5 is turned off. , The test circuit unit 6a operates, and the nMOS transistor gate 10 of the test circuit unit 6a is "L".
Changes to "H" (see (g)), and the test circuit unit 6a
The nMOS transistor 15a is turned on, and the differential amplifier section output 11 changes from "L '" to a pseudo output "L" (see (e)). However, the output from the output terminal 4 is
It remains “H” (see (d)). Here, the power supply current changes to "0" because the pMOS transistor 8 of the differential amplifier unit 5 is turned off and the differential amplifier unit 5 is disconnected (see (h)). At this time, the output logic value at the output terminal 4 of the CMOS differential circuit remains the output logic value at the time of normal operation, the power supply current becomes 0, and the Iddq test becomes possible.
【００３１】次に、時刻ｔ3 において、テスト信号入力
端子３への入力が“Ｈ”から“Ｌ”に変化すると
（（ｃ）参照）、テスト回路部６ａのｎＭＯＳトランジ
スタゲート１５ａは、“Ｈ”から“Ｌ”に変化し
（（ｇ）参照）、差動アンプ部出力１１は、疑似的な出
力“Ｌ”から実際の出力“Ｌ´”へと変化する（（ｅ）
参照）。しかし、出力端子４からの出力は、“Ｈ”のま
まである（（ｄ）参照）。また、差動アンプ部５のｐＭ
ＯＳトランジスタ８がオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。Next, at time t 3 , when the input to the test signal input terminal 3 changes from "H" to "L" (see (c)), the nMOS transistor gate 15a of the test circuit section 6a becomes "H". From "" to "L" (see (g)), and the differential amplifier section output 11 changes from the pseudo output "L" to the actual output "L '" ((e)).
reference). However, the output from the output terminal 4 remains "H" (see (d)). In addition, pM of the differential amplifier unit 5
The OS transistor 8 is turned on, a power supply current is generated in the differential amplifier section 5 (see (h)), and the CMOS differential circuit returns to normal operation.
【００３２】次に、時刻ｔ4 において、データ入力端子
１への入力が“Ｈ”から“Ｌ”に（（ａ）参照）、デー
タ反転入力端子２への入力が“Ｌ”から“Ｈ”に
（（ｂ）参照）変化すると、差動アンプ部出力１１が
“Ｌ”から“Ｈ”に（（ｅ）参照）、出力端子４からの
出力が“Ｈ”から“Ｌ”に（（ｄ）参照）変化する。こ
の時、時刻ｔ1 と同様に、差動アンプ部５及び第１のイ
ンバータ７には電源電流が生じる（（ｈ）参照）。Next, at time t 4 , the input to the data input terminal 1 changes from "H" to "L" (see (a)), and the input to the data inversion input terminal 2 changes from "L" to "H". (See (b)), the differential amplifier section output 11 changes from "L" to "H" (see (e)), and the output from the output terminal 4 changes from "H" to "L" ((d ) See) change. At this time, a power supply current is generated in the differential amplifier section 5 and the first inverter 7 as at time t 1 (see (h)).
【００３３】次に、時刻ｔ5 において、テスト信号入力
端子３への入力が“Ｌ”から“Ｈ”へと変化すると
（（ｃ）参照）、差動アンプ部５のｐＭＯＳトランジス
タ８がオンからオフになり、テスト回路部６ａが動作
し、テスト回路部６ａのｐＭＯＳトランジスタゲート９
が“Ｈ”から“Ｌ”に変化し（（ｆ）参照）、テスト回
路部６ａのｐＭＯＳトランジスタ１４がオフからオンに
変化する。これにより、差動アンプ部出力１１は、“Ｈ
´”から疑似的な出力“Ｈ”になる（（ｅ）参照）。し
たがって、出力端子４からの出力は“Ｌ”のままとなる
（（ｄ）参照）。また、電源電流は、時刻ｔ2 と同様
に、“０”となる。この時、ＣＭＯＳ差動回路の出力端
子４における出力論理値は、通常動作時の出力論理値の
まま、電源電流は０になり、Ｉｄｄｑテストが可能とな
る。Next, at time t 5 , when the input to the test signal input terminal 3 changes from "L" to "H" (see (c)), the pMOS transistor 8 of the differential amplifier section 5 is turned on. The circuit is turned off, the test circuit section 6a operates, and the pMOS transistor gate 9 of the test circuit section 6a is turned on.
Changes from "H" to "L" (see (f)), and the pMOS transistor 14 of the test circuit section 6a changes from off to on. As a result, the output 11 of the differential amplifier unit becomes "H".
The output from the output terminal 4 remains "L" (see (d)), and the power supply current is the time t. It becomes “0” as in the case of 2. At this time, the output logic value at the output terminal 4 of the CMOS differential circuit remains the output logic value in the normal operation, the power supply current becomes 0, and the Iddq test becomes possible. Become.
【００３４】次に、時刻ｔ6 において、テスト信号入力
端子３への入力が“Ｈ”から“Ｌ”へと変化すると
（（ｃ）参照）、テスト回路部６ａのｐＭＯＳトランジ
スタゲート９は、“Ｌ”から“Ｈ”へと変化し（（ｆ）
参照）、差動アンプ部出力１１は、疑似的な出力“Ｈ”
から実際の出力“Ｈ´”へと変化する（（ｅ）参照）。
この時、出力端子４からの出力は、“Ｌ”のままである
（（ｄ）参照）。また、差動アンプ部５のｐＭＯＳトラ
ンジスタ８がオフからオンになり、差動アンプ部５に電
源電流が生じ（（ｈ）参照）、ＣＭＯＳ差動回路は、通
常動作に戻る。Next, at time t 6 , when the input to the test signal input terminal 3 changes from "H" to "L" (see (c)), the pMOS transistor gate 9 of the test circuit section 6a becomes " Change from L ”to“ H ”((f)
The output 11 of the differential amplifier section is a pseudo output “H”.
Changes to the actual output "H '" (see (e)).
At this time, the output from the output terminal 4 remains "L" (see (d)). Further, the pMOS transistor 8 of the differential amplifier section 5 is turned on from off, a power supply current is generated in the differential amplifier section 5 (see (h)), and the CMOS differential circuit returns to the normal operation.
【００３５】このようにして、第１の実施の形態のＣＭ
ＯＳ差動回路は、差動アンプ部５と電源との間を遮断
し、電源電流を０にし、ＣＭＯＳ差動回路のＩｄｄｑテ
ストを行なうと共に、差動アンプ部出力を疑似的に作り
出し、通常動作と同じ論理値を出力することを可能とし
ている。In this way, the CM of the first embodiment is
The OS differential circuit cuts off between the differential amplifier unit 5 and the power supply, sets the power supply current to 0, performs the Iddq test of the CMOS differential circuit, and artificially creates the output of the differential amplifier unit for normal operation. It is possible to output the same logical value as.
【００３６】（第２の実施の形態）本発明の第２の実施
の形態のＣＭＯＳ差動回路を図面を用いて説明する。(Second Embodiment) A CMOS differential circuit according to a second embodiment of the present invention will be described with reference to the drawings.
【００３７】第２の実施の形態のＣＭＯＳ差動回路は、
図３に示す様な回路構成をしている。図３を参照する
と、ほぼ第１の実施の形態のＣＭＯＳ差動回路とその回
路構成が同じであるが、テスト回路部６ａは、異なって
いることが分かる。The CMOS differential circuit of the second embodiment is
The circuit configuration is as shown in FIG. Referring to FIG. 3, it can be seen that the circuit configuration is substantially the same as that of the CMOS differential circuit of the first embodiment, but the test circuit section 6a is different.
【００３８】第２の実施の形態のＣＭＯＳ差動回路にお
けるテスト回路部６ａは、データ反転入力端子２及びテ
スト信号入力端子３に接続された二入力ナンド回路１７
と、二入力ナンド回路１７の出力端子に接続され二入力
ナンド回路１７の出力により駆動させられるｐＭＯＳト
ランジスタ１４と、データ入力端子１及びテスト信号入
力端子３に接続された二入力アンド回路１８と、二入力
アンド回路１８の出力端子に接続され二入力アンド回路
１８の出力により駆動させられるｎＭＯＳトランジスタ
１５ａとから構成されている。ここで、ｐＭＯＳトラン
ジスタ１４及びｎＭＯＳトランジスタ１５ａは、電源１
２とグラウンド１３との間に直列に接続されている。更
に、ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ
１５ａとの共通接続部分は第１のインバータ７に接続さ
れており、Ｉｄｄｑテスト時には、ｐＭＯＳトランジス
タ１４とｎＭＯＳトランジスタ１５ａとの共通接続部分
の電位が第１のインバータ７の入力信号、即ち、差動ア
ンプ部出力１１の疑似的出力となる。The test circuit section 6a in the CMOS differential circuit according to the second embodiment has a two-input NAND circuit 17 connected to the data inverting input terminal 2 and the test signal input terminal 3.
A pMOS transistor 14 connected to the output terminal of the two-input NAND circuit 17 and driven by the output of the two-input NAND circuit 17, and a two-input AND circuit 18 connected to the data input terminal 1 and the test signal input terminal 3, An nMOS transistor 15a connected to the output terminal of the two-input AND circuit 18 and driven by the output of the two-input AND circuit 18. Here, the pMOS transistor 14 and the nMOS transistor 15a are connected to the power source 1
It is connected in series between 2 and the ground 13. Further, the common connection portion of the pMOS transistor 14 and the nMOS transistor 15a is connected to the first inverter 7, and during the Iddq test, the potential of the common connection portion of the pMOS transistor 14 and the nMOS transistor 15a is the first inverter 7. Input signal, that is, a pseudo output of the differential amplifier section output 11.
【００３９】この第２の実施の形態のＣＭＯＳ差動回路
は、ｐＭＯＳトランジスタのゲート９の信号となる二入
力ナンド回路１７の入力において、第１の実施の形態の
ＣＭＯＳ差動回路の様に、データ入力端子１からの入力
を第２のインバータ１６に通してから二入力ナンド回路
１７に入力するのではなく、データ反転入力端子２から
の入力を直接二入力ナンド回路１７に入力することとし
ている。これにより、第１の実施の形態のＣＭＯＳ差動
回路に比べ、第２のインバータ１６が１つ減るため、回
路面積が小さくなるという利点を有している。In the CMOS differential circuit of the second embodiment, at the input of the two-input NAND circuit 17 which becomes the signal of the gate 9 of the pMOS transistor, like the CMOS differential circuit of the first embodiment, Instead of passing the input from the data input terminal 1 to the two-input NAND circuit 17 after passing through the second inverter 16, the input from the data inverting input terminal 2 is directly input to the two-input NAND circuit 17. . As a result, as compared with the CMOS differential circuit of the first embodiment, the number of the second inverter 16 is reduced by one, which has the advantage of reducing the circuit area.
【００４０】尚、回路の各節点におけるタイミングチャ
ートは、第１の実施の形態のＣＭＯＳ差動回路と同じで
ある。The timing chart at each node of the circuit is the same as that of the CMOS differential circuit of the first embodiment.
【００４１】[0041]
【発明の効果】以上説明してきた様に、本発明によれ
ば、Ｉｄｄｑテストを行なう際に、故障検出率を低下さ
せることなく、高精度のテストを行なうことを容易にす
るＣＭＯＳ半導体装置が得られた。As described above, according to the present invention, it is possible to obtain a CMOS semiconductor device that facilitates highly accurate testing without lowering the failure detection rate when performing the Iddq test. Was given.
【図１】本発明の第１の実施の形態のＣＭＯＳ差動回路
を示す回路図である。FIG. 1 is a circuit diagram showing a CMOS differential circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態のＣＭＯＳ差動回路
の各節点におけるタイミングチャートを示す図である。FIG. 2 is a diagram showing a timing chart at each node of the CMOS differential circuit according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態のＣＭＯＳ差動回路
を示す回路図である。FIG. 3 is a circuit diagram showing a CMOS differential circuit according to a second embodiment of the present invention.
【図４】従来のＣＭＯＳ差動回路を示す回路図である。FIG. 4 is a circuit diagram showing a conventional CMOS differential circuit.
１ データ入力端子 ２ データ反転入力端子 ３ テスト信号入力端子 ４ 出力端子 ５ 差動アンプ部 ６ａ テスト回路部（本発明） ６ｂ テスト回路部（従来） ７ 第１のインバータ ８ 差動アンプ部のｐＭＯＳトランジスタ ９ テスト回路部のｐＭＯＳトランジスタゲート １０ テスト回路部のｎＭＯＳトランジスタゲート １１ 差動アンプ部出力 １２ 電源 １３ グラウンド（ＧＮＤ） １４ テスト回路部のｐＭＯＳトランジスタ １５ａ テスト回路部のｎＭＯＳトランジスタ １５ｂ テスト回路部のｎＭＯＳトランジスタ １６ 第２のインバータ １７ 二入力ナンド回路 １８ 二入力アンド回路 1 data input terminal 2 data inversion input terminal 3 test signal input terminal 4 output terminal 5 differential amplifier section 6a test circuit section (present invention) 6b test circuit section (conventional) 7 first inverter 8 pMOS transistor of differential amplifier section 9 pMOS transistor gate of test circuit section 10 nMOS transistor gate of test circuit section 11 differential amplifier section output 12 power supply 13 ground (GND) 14 pMOS transistor of test circuit section 15a nMOS transistor of test circuit section 15b nMOS transistor of test circuit section 16 Second Inverter 17 Two-Input NAND Circuit 18 Two-Input AND Circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０３Ｋ 19/094 Ｂ Ｈ０３Ｋ 19/00 19/0948 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H01L 27/092 H03K 19/094 B H03K 19/00 19/0948
Claims (4)
ータ入力端子及び前記電源ラインに接続されたバッファ
回路と、該バッファ回路及び前記電源ラインに接続され
たＣＭＯＳ回路と、該ＣＭＯＳ回路に接続されたデータ
出力端子と、テスト回路と、テストを行なうことを意味
するテスト信号を入力するためのテスト信号入力端子
と、該テスト信号入力端子に接続されテスト信号入力時
に該バッファ回路と前記電源ラインとの接続を遮断する
スイッチ回路とを有し、非テスト時に、前記データ入力
端子からの入力データによって前記データ出力端子から
所定の論理値のデータを出力する一方、テスト時に、前
記データ入力端子への入力を固定している間に前記テス
ト信号入力端子へ前記テスト信号を入力して、テストを
行う様にしたＣＭＯＳ半導体装置において、 前記テスト回路は、前記データ入力端子と前記ＣＭＯＳ
回路との間に、前記バッファ回路と並列に接続されてお
り、 前記テスト回路は、さらに、前記テスト信号入力端子及
び前記電源ラインに接続され、且つ、前記テスト信号入
力端子に前記テスト信号が入力された時に、前記データ
入力端子と前記データ出力端子との間の論理を非テスト
時と同じに保つ機能を有することを特徴とするＣＭＯＳ
半導体装置。1. A power supply line, a data input terminal, a buffer circuit connected to the data input terminal and the power supply line, a CMOS circuit connected to the buffer circuit and the power supply line, and a CMOS circuit connected to the CMOS circuit. Data output terminal, a test circuit, a test signal input terminal for inputting a test signal that means to perform a test, the buffer circuit and the power supply line connected to the test signal input terminal when the test signal is input And a switch circuit for disconnecting the connection between the data input terminal and the data input terminal at the time of non-test, the data output terminal outputs data of a predetermined logical value to the data input terminal at the time of test. CMOS that is designed to perform the test by inputting the test signal to the test signal input terminal while fixing the input of In the semiconductor device, the test circuit includes the data input terminal and the CMOS.
The test circuit is connected in parallel with the buffer circuit, and the test circuit is further connected to the test signal input terminal and the power supply line, and the test signal is input to the test signal input terminal. CMOS, which has a function of keeping the logic between the data input terminal and the data output terminal the same as when not tested.
Semiconductor device.
て、 前記データ入力端子は、第１及び第２のデータ入力端子
からなり、 前記第２のデータ入力端子へ入力されるデータは、前記
第１のデータ入力端子へ入力されるデータを反転した値
を持つデータであり、 前記バッファ回路は、前記第１及び第２のデータ入力端
子に接続された差動アンプであり、 前記ＣＭＯＳ回路は、第１のインバータであることを特
徴とするＣＭＯＳ半導体装置。2. The CMOS semiconductor device according to claim 1, wherein the data input terminal includes first and second data input terminals, and the data input to the second data input terminal is the first data input terminal. The buffer circuit is a differential amplifier connected to the first and second data input terminals, and the CMOS circuit has a first value. CMOS semiconductor device characterized by being an inverter of.
おいて、 前記テスト回路は、前記第１のデータ入力端子に接続さ
れ前記第１のデータ入力端子に入力されたデータを反転
する第２のインバータと、該第２のインバータの出力端
子及び前記テスト信号入力端子に接続された二入力ナン
ド回路と、該二入力ナンド回路の出力端子に接続され該
二入力ナンド回路の出力により駆動させられるｐＭＯＳ
トランジスタと、前記第１のデータ入力端子及び前記テ
スト信号入力端子に接続された二入力アンド回路と、該
二入力アンド回路の出力端子に接続され該二入力アンド
回路の出力により駆動させられるｎＭＯＳトランジスタ
とからなり、 前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジス
タは、前記電源ラインとグラウンドとの間に直列に接続
され、更に、前記ｐＭＯＳトランジスタと前記ｎＭＯＳ
トランジスタとの共通接続部分の電位が前記第１のイン
バータの入力となることを特徴とするＣＭＯＳ半導体装
置。3. The CMOS semiconductor device according to claim 2, wherein the test circuit is a second inverter that is connected to the first data input terminal and inverts data input to the first data input terminal. A two-input NAND circuit connected to the output terminal of the second inverter and the test signal input terminal; and a pMOS connected to the output terminal of the two-input NAND circuit and driven by the output of the two-input NAND circuit.
A transistor, a two-input AND circuit connected to the first data input terminal and the test signal input terminal, and an nMOS transistor connected to the output terminal of the two-input AND circuit and driven by the output of the two-input AND circuit The pMOS transistor and the nMOS transistor are connected in series between the power line and the ground, and the pMOS transistor and the nMOS are further connected.
A CMOS semiconductor device, wherein a potential of a common connection portion with a transistor serves as an input of the first inverter.
おいて、 前記テスト回路は、前記第２のデータ入力端子及び前記
テスト信号入力端子に接続された二入力ナンド回路と、
該二入力ナンド回路の出力端子に接続され該二入力ナン
ド回路の出力により駆動させられるｐＭＯＳトランジス
タと、前記第１のデータ入力端子及び前記テスト信号入
力端子に接続された二入力アンド回路と、該二入力アン
ド回路の出力端子に接続され該二入力アンド回路の出力
により駆動させられるｎＭＯＳトランジスタとからな
り、 前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジス
タは、前記電源ラインとグラウンドとの間に直列に接続
され、更に、前記ｐＭＯＳトランジスタと前記ｎＭＯＳ
トランジスタとの共通接続部分の電位が前記第１のイン
バータの入力となることを特徴とするＣＭＯＳ半導体装
置。4. The CMOS semiconductor device according to claim 2, wherein the test circuit is a two-input NAND circuit connected to the second data input terminal and the test signal input terminal,
A pMOS transistor connected to an output terminal of the two-input NAND circuit and driven by an output of the two-input NAND circuit; a two-input AND circuit connected to the first data input terminal and the test signal input terminal; An nMOS transistor connected to the output terminal of the two-input AND circuit and driven by the output of the two-input AND circuit, wherein the pMOS transistor and the nMOS transistor are connected in series between the power supply line and the ground, Further, the pMOS transistor and the nMOS
A CMOS semiconductor device, wherein a potential of a common connection portion with a transistor serves as an input of the first inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317701A JP2848441B2 (en) | 1995-12-06 | 1995-12-06 | CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317701A JP2848441B2 (en) | 1995-12-06 | 1995-12-06 | CMOS semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09159727A true JPH09159727A (en) | 1997-06-20 |
| JP2848441B2 JP2848441B2 (en) | 1999-01-20 |
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ID=18091068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317701A Expired - Fee Related JP2848441B2 (en) | 1995-12-06 | 1995-12-06 | CMOS semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848441B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249134B1 (en) | 1997-07-30 | 2001-06-19 | Nec Corporation | Semiconductor integrated circuit device and testing method thereof |
| JP2010014589A (en) * | 2008-07-04 | 2010-01-21 | Denso Corp | Operational amplifier |
-
1995
- 1995-12-06 JP JP7317701A patent/JP2848441B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249134B1 (en) | 1997-07-30 | 2001-06-19 | Nec Corporation | Semiconductor integrated circuit device and testing method thereof |
| US6498508B2 (en) | 1997-07-30 | 2002-12-24 | Nec Corporation | Semiconductor integrated circuit device and testing method therefor |
| JP2010014589A (en) * | 2008-07-04 | 2010-01-21 | Denso Corp | Operational amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848441B2 (en) | 1999-01-20 |
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