JP3945641B2

JP3945641B2 - Semiconductor device

Info

Publication number: JP3945641B2
Application number: JP2002205270A
Authority: JP
Inventors: 正治山本; 博介光明寺; 達安田; 幹郎石川; 功弥祖父江
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-07-15
Filing date: 2002-07-15
Publication date: 2007-07-18
Anticipated expiration: 2022-07-15
Also published as: JP2004047864A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の動作試験を行うためのテスト回路に関するものである。
【０００２】
近年の半導体装置は、その入出力ピンの多ピン化がますます進んでいる。このような半導体装置の動作試験を行う際、その試験時間の短縮を図るために、ピン数の圧縮技術が採用されている。その圧縮技術は、複数のピンのうち１本のみを測定可能状態とし、他のピンを非測定状態とし、測定ピンにデータを入出力すれば非測定ピンに対する試験も同時に行われるようにした技術である。そして、このような圧縮技術を電流リーク試験にも使用して、試験コストの低減を図ることが必要となっている。
【０００３】
【従来の技術】
図１０は、入出力ピンの圧縮技術を使用したテスト回路の従来例を示す。各入出力パッド１ａ〜１ｄは、スイッチ回路２ａ〜２ｄを介して共通の試験用配線３に接続される。
【０００４】
各スイッチ回路２ａ〜２ｄには動作試験時にテストモード信号ＴＭが入力され、そのテスト信号ＴＭにより各スイッチ回路２ａ〜２ｄが同時に閉路されて導通状態となる。すると、各入出力パッド１ａ〜１ｄが試験用配線３に対し並列に接続される。
【０００５】
この状態で、例えば入出力ピンを介して入出力パッド１ａに試験用入力信号が入力され、その試験用入力信号が試験用配線３を介して内部回路に入力されて、所定の動作試験が行われる。
【０００６】
このような動作により、入出力パッド１ｂ，１ｃ，１ｄには試験用入力信号を入力することなく、内部回路の動作試験が可能である。従って、動作試験時に入出力パッドの数、すなわち入出力パッドに接続するピンの数の圧縮が可能となる。
【０００７】
通常動作時には、テストモード信号ＴＭの入力がオフされて、各スイッチ回路２ａ〜２ｄが同時に開路され、各入出力パッド１ａ〜１ｄと試験用配線３との接続が遮断される。
【０００８】
そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【０００９】
【発明が解決しようとする課題】
上記のように構成されたテスト回路では、動作試験時に各入出力パッド１ａ〜１ｄを共通の試験用配線３に接続するので、各入出力パッド１ａ〜１ｄと試験用配線３との間を接続する配線はすべて同電位となる。
【００１０】
すると、この状態では隣接するパッド間でのリーク電流の有無を検出することはできない。
各入出力パッド１ａ〜１ｄ間でのリーク電流の有無を検出する場合には、各スイッチ回路２ａ〜２ｄを不導通とした状態で、隣接するパッドに異なる電圧を印加して、両パッド間に流れる電流を検出する必要がある。
【００１１】
すると、上記のように入出力パッドの数を圧縮した状態でリーク電流を検出することはできず、隣接するすべてのパッド間に異なる電圧を順次供給する必要がある。
【００１２】
従って、リーク試験を行うための試験時間が増大するとともに、入出力パッドの数を圧縮した動作試験とは異なる試験治具が必要となるため、試験コストが増大するという問題点がある。
【００１３】
この発明の目的は、入出力パッドの数を圧縮しながら、電流リーク試験を行って、試験コストの低減を図り得る半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、入出力パッド１ａ〜１ｄは、テストモード信号ＴＭに基づいて導通するスイッチ回路１３ａ〜１３ｄを介して共通の試験用配線１４ａ，１４ｂに接続して、動作試験時に入出力パッド数を圧縮可能とする。そして、隣り合う入出力パッド１ａ〜１ｄを、前記スイッチ回路１３ａ〜１３ｄを介してそれぞれ別個の試験用配線１４ａ，１４ｂに接続する。
【００１５】
【発明の実施の形態】
（第一の実施の形態）
以下、この発明を具体化した第一の実施の形態を図２に従って説明する。入出力パッド１ａ〜１ｄには、それぞれ入力バッファ回路１１ａ〜１１ｄの入力端子が接続される。そして、外部から入出力パッド１ａ〜１ｄに入力される入力信号が入力バッファ回路１１ａ〜１１ｄを介して内部回路に入力される。
【００１６】
また、各入出力パッド１ａ〜１ｄにはそれぞれ出力バッファ回路１２ａ〜１２ｄの出力端子が接続され、内部回路から各出力バッファ回路１２ａ〜１２ｄを介して入出力パッド１ａ〜１ｄに出力信号が出力される。
【００１７】
前記入出力パッド１ａ〜１ｄのうち、１つおきの入出力パッド１ａ，１ｃは、スイッチ回路１３ａ，１３ｃを介して試験用配線１４ａに接続され、同じく１つおきの入出力パッド１ｂ，１ｄは、スイッチ回路１３ｂ，１３ｄを介して試験用配線１４ｂに接続されている。
【００１８】
前記スイッチ回路１３ａ〜１３ｄには、動作試験時にＨレベルとなるテストモード信号ＴＭと、そのテストモード信号ＴＭをインバータ回路１７ａで反転させたテストモード信号ＴＭバーとが入力される。前記テストモード信号ＴＭは、動作試験時に内部回路から出力される。
【００１９】
前記スイッチ回路１３ａ〜１３ｄは、図３に示す転送ゲート１５で構成され、その転送ゲート１５の入力端子SN1〜SN4に前記テストモード信号ＴＭが入力され、入力端子SP1〜SP4に前記テストモード信号ＴＭバーが入力される。
【００２０】
従って、テストモード信号ＴＭがＨレベルとなると、テストモード信号ＴＭバーがＬレベルとなって、転送ゲート１５がオン状態となるため、各スイッチ回路１３ａ〜１３ｄが同時に導通するようになっている。
【００２１】
上記のように構成されたテスト回路では、動作試験時にはテストモード信号ＴＭ，ＴＭバーにより入出力パッド１ａ，１ｃが短絡された状態となり、入出力パッド１ｂ，１ｄが短絡された状態となる。また、隣り合う入出力パッド１ａ，１ｃ及び同１ｂ，１ｄは、短絡されない状態となる。
【００２２】
この状態では、入出力パッド１ａ，１ｂに試験用入力信号を入力すれば、入出力パッド１ｃ，１ｄに試験用入力信号を入力することなく、入出力パッド１ｃ，１ｄに試験用入力信号を入力した状態と同等の試験を行うことができる。従って、動作試験時には４つの入出力パッド１ａ〜１ｄが２つの入出力パッド１ａ，１ｂに圧縮される。
【００２３】
また、電流リーク試験時には、各スイッチ回路１３ａ〜１３ｄを導通させた状態で、試験装置から入出力パッド１ａ，１ｂ間に異なる電圧を印加する。
すると、入出力パッド１ａ，１ｂが短絡状態にあると、入出力パッド１ａ，１ｂ間にリーク電流が流れるため、試験装置でそのリーク電流を検出することにより、入出力パッド１ａ，１ｂ間での短絡の有無が検出される。
【００２４】
同様に、入出力パッド１ｃ，１ｄが短絡状態にあると、入出力パッド１ａ，１ｂ間にリーク電流が流れるため、試験装置でそのリーク電流を検出することにより、入出力パッド１ｃ，１ｄ間での短絡の有無が検出される。
【００２５】
通常動作時には、テストモード信号ＴＭがＬレベルとなり、テストモード信号ＴＭバーがＨレベルとなるため、各スイッチ回路１３ａ〜１３ｄが不導通となる。すると、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００２６】
上記のように構成されたテスト回路では、次に示す作用効果を得ることができる。
（１）動作試験時には、入出力パッド数を圧縮することができるので、入出力パッドに接続するピンの数を圧縮することができ、同測数すなわち同時に試験し得るパッド数を増大させることができる。従って、試験時間の短縮を図ることができる。
（２）入出力パッド数を圧縮した状態で電流リーク試験を行うことができるので、その他の動作試験と共通の治具を使用して電流リーク試験を行うことができる。
（３）電流リーク試験と、その他の動作試験とを共通の治具を使用して行うことができるので、試験コストを低減することができる。
（第二の実施の形態）
図４は、第二の実施の形態を示す。この実施の形態は、動作試験時にテストモード信号ＴＭを試験装置からテストモード設定用パッド１６を介して入力する構成としたものである。
【００２７】
前記テストモード設定用パッド１６には、高抵抗値の抵抗Ｒ１を介して基板電位ＶBBが供給されている。その他の構成は、前記第一の実施の形態と同様である。
【００２８】
このように構成されたテスト回路では、動作試験時にテストモード設定用パッド１６にＨレベルのテストモード信号ＴＭが入力されると、各スイッチ回路１３ａ〜１３ｄが導通する。
【００２９】
すると、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
また、Ｈレベルのテストモード信号ＴＭが入力されない通常動作時には、テストモード設定用パッド１６は抵抗Ｒ１により基板電位ＶBBレベル、すなわちＬレベルとなる。すると、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００３０】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、テストモード信号ＴＭを試験装置から供給することができる。
（第三の実施の形態）
図５は、第三の実施の形態を示す。この実施の形態は、第二の実施の形態のテストモード設定用パッド１６が抵抗Ｒ２を介して電源Ｖccに接続される。また、テストモード信号ＴＭが各スイッチ回路１３ａ〜１３ｄの入力端子SP1〜SP4に入力され、テストモード信号ＴＭをインバータ回路１７ｂで反転させたテストモード信号ＴＭバーが各スイッチ回路１３ａ〜１３ｄの入力端子SN1〜SN4に入力される。その他の構成は、前記第二の実施の形態と同様である。
【００３１】
このようなテスト回路では、動作試験時には試験装置からテストモード設定用パッド１６にＬレベルのテストモード信号ＴＭが入力される。すると、各スイッチ回路１３ａ〜１３ｄが導通状態となり、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
【００３２】
また、Ｌレベルのテストモード信号ＴＭが入力されない通常動作時には、テストモード設定用パッド１６は抵抗Ｒ２により電源Ｖccレベル、すなわちＨレベルとなる。すると、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線（図示しない）を介して内部回路に接続され、信号の入出力が行われる。
【００３３】
上記のように構成されたテスト回路では、前記第二の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図６は、第四の実施の形態を示す。この実施の形態は、テストモード信号ＴＭをテストモード信号生成回路１８で生成する構成としたものである。
【００３４】
テストモード信号生成回路１８は、ＮチャネルＭＯＳトランジスタ１９のドレインが抵抗Ｒ３及びヒューズ２０ａを介して電源Ｖccに接続される。前記トランジスタ１９のソースは、抵抗Ｒ４を介して基板電位ＶBBに接続されるとともに、ヒューズ２０ｃを介して基板電位ＶBBに接続される。
【００３５】
前記トランジスタ１９のゲートは、同トランジスタ１９のドレインに接続されるとともに、ヒューズ２０ｂを介して同トランジスタ１９のソースに接続される。そして、前記トランジスタ１９のソースからテストモード信号ＴＭが出力される。その他の構成は、前記第一の実施の形態と同様である。
【００３６】
上記のように構成されたテスト回路では、動作試験時にヒューズ２０ｂ，２０ｃを切断する。すると、トランジスタ１９がオンされて、そのソース電位すなわちテストモード信号ＴＭの電位が上昇する。このとき、テストモード信号ＴＭがＨレベルとなるように、抵抗Ｒ３，Ｒ４の抵抗値が設定される。
【００３７】
この状態では、スイッチ回路１３ａ〜１３ｄが導通状態となり、第一の実施の形態と同様な動作試験及び電流リーク試験を行うことができる。
動作試験の終了後は、さらにヒューズ２０ａを切断する。すると、トランジスタ１９はオフされ、テストモード信号ＴＭは基板電位ＶBBレベル、すなわちＬレベルとなる。
【００３８】
この状態では、スイッチ回路１３ａ〜１３ｄが不導通となり、各入出力パッド１ａ〜１ｄと試験用配線１４ａ，１４ｂとの接続が遮断される。そして、各入出力パッド１ａ〜１ｄはそれぞれ通常配線を介して内部回路に接続され、信号の入出力が行われる。
【００３９】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、ヒューズ２０ａ〜２０ｃを選択して切断することにより、テストモードあるいは通常動作を選択することができる。
（第五の実施の形態）
図７は、第五の実施の形態を示す。この実施の形態は、前記第一の実施の形態の試験用配線１４ａに電位設定手段としてインバータ回路１７ｃの入力端子を接続し、そのインバータ回路１７ｃの出力端子を試験用配線１４ｂに接続したものである。その他の構成は、前記第一の実施の形態と同様である。
【００４０】
このような構成により、試験用配線１４ａ，１４ｂの一方をＨレベル他方をＬレベルとする場合、入出力パッド１ａにのみ試験用入力信号を入力すればよい。
従って、動作試験時の入出力パッド数を第一の実施の形態に比して、さらに圧縮することができる。
【００４１】
また、電流リーク試験時には、試験装置から入出力パッド１ａに例えばＨレベルの信号を入力することにより、試験用配線１４ａ，１４ｂ間に所定の電位差が生成される。
【００４２】
この状態で、隣り合う入出力パッド間で電流リークが発生すると、試験装置から入出力パッド１ａを介してテスト回路にリーク電流が流れ込むため、その電流を検出することにより隣り合うパッド間での短絡を検出することができる。
【００４３】
また、入出力パッド１ａにＬレベルの信号を入力したときには、隣り合う入出力パッド間で電流リークが発生すると、テスト回路から入出力パッド１ａを介して試験装置にリーク電流が流入するため、その電流を検出することにより隣り合うパッド間での短絡を検出することができる。
【００４４】
上記のように構成されたテスト回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、電流リーク試験時には一つの入出力パッドにＨレベルあるいはＬレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
（第六の実施の形態）
図８は第六の実施の形態を示す。この実施の形態は、試験用配線１４ｂを前記スイッチ回路１３ａ〜１３ｄと同様な構成のスイッチ回路１３ｅ（電位設定手段）を介してグランドＧＮＤに接続したものである。前記スイッチ回路１３ｅは、他のスイッチ回路１３ａ〜１３ｄと同様に、動作試験時にＨレベルのテストモード信号ＴＭに基づいて導通する。
【００４５】
このような構成により、動作試験時には、試験用配線１４ｂに低電位側電源であるグランドＧＮＤレベルが供給される。従って、試験用配線１４ａに接続される入出力パッドのいずれか一つに試験用入力信号を入力することにより、動作試験を行うことができるので、ピンを接続するパッド数を圧縮することができる。
【００４６】
また、電流リーク試験時には試験用配線１４ａに接続されるいずれか一つの入出力パッドにＨレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
（第七の実施の形態）
図９は、第七の実施の形態を示す。この実施の形態は、試験用配線１４ｂをスイッチ回路１３ｆ（電位設定手段）を介して高電位側電源である電源Ｖccに接続したものである。前記スイッチ回路１３ｆは、他のスイッチ回路１３ａ〜１３ｄと同様に、動作試験時にＨレベルのテストモード信号ＴＭに基づいて導通する。
【００４７】
このような構成により、動作試験時には、試験用配線１４ｂに電源Ｖccレベルが供給される。従って、試験用配線１４ａに接続される入出力パッドのいずれか一つに試験用入力信号を入力することにより、動作試験を行うことができるので、ピンを接続するパッド数を圧縮することができる。
【００４８】
また、電流リーク試験時には試験用配線１４ａに接続されるいずれか一つの入出力パッドにＬレベルの信号を入力することにより、隣り合う入出力パッド間の短絡の有無を検出することができる。
【００４９】
上記実施の形態は、次に示すように変更することもできる。
・第一〜第四の実施の形態に示すテストモード信号をテスト回路に供給する構成と、第五〜第七の実施の形態の試験用配線に電位を供給する構成とをそれぞれ組み合わせてもよい。
・入出力パッドは、直線状に配列されたもの以外についても、隣接する入出力パッドに対し、上記実施の形態を採用してもよい。
（付記１）テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
隣り合う入出力パッドを、前記スイッチ回路を介してそれぞれ別個の試験用配線に接続したことを特徴とする半導体装置。
（付記２）テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
直線状に配置された複数の入出力パッドのうち、一つおきの入出力パッドを前記スイッチ回路を介して共通の試験用配線に接続したことを特徴とする半導体装置。
（付記３）前記スイッチ回路は、前記テストモード信号に基づいて導通する転送ゲートで構成したことを特徴とする付記１または２記載の半導体装置。
（付記４）前記テストモード信号は、動作試験時に内部回路から供給することを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５）前記テストモード信号は、テストモード設定用パッドからＨレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して低電位側電源に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記６）前記テストモード信号は、テストモード設定用パッドからＬレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して高電位側電源に接続したことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記７）前記テストモード信号は、テストモード信号生成回路で生成することを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記８）前記テストモード信号生成回路は、ヒューズの切断により前記テストモード信号を生成することを特徴とする付記７記載の半導体装置。
（付記９）前記試験用配線には、電位設定手段を備えたことを特徴とする付記１乃至８のいずれかに記載の半導体装置。
（付記１０）前記電位設定手段は、一対の試験用配線をインバータ回路で接続して構成したことを特徴とする付記９記載の半導体装置。
（付記１１）前記電位設定手段は、前記テストモード信号に基づいて一対の試験用配線の一方を低電位側電源に接続するスイッチ回路で構成したことを特徴とする付記９記載の半導体装置。
（付記１２）前記電位設定手段は、前記テストモード信号に基づいて一対の試験用配線の一方を高電位側電源に接続するスイッチ回路で構成したことを特徴とする付記９記載の半導体装置。
【００５０】
【発明の効果】
以上詳述したように、この発明は入出力パッドの数を圧縮しながら、電流リーク試験を行って、試験コストの低減を図り得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図図である。
【図２】第一の実施の形態を示す回路図である。
【図３】スイッチ回路を示す回路図である。
【図４】第二の実施の形態を示す回路図である。
【図５】第三の実施の形態を示す回路図である。
【図６】第四の実施の形態を示す回路図である。
【図７】第五の実施の形態を示す回路図である。
【図８】第六の実施の形態を示す回路図である。
【図９】第七の実施の形態を示す回路図である。
【図１０】従来例を示す回路図である。
【符号の説明】
１ａ〜１ｄ入出力パッド
１３ａ〜１３ｄスイッチ回路
１４ａ，１４ｂ試験用配線
ＴＭテストモード信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test circuit for performing an operation test of a semiconductor device.
[0002]
In recent semiconductor devices, the number of input / output pins is increasing. When performing an operation test of such a semiconductor device, a pin number compression technique is employed in order to shorten the test time. The compression technology is a technology in which only one of a plurality of pins is measurable, the other pins are in a non-measuring state, and if data is input / output to / from the measuring pin, the test for the non-measuring pin is also performed simultaneously. It is. And it is necessary to reduce the test cost by using such a compression technique also for the current leak test.
[0003]
[Prior art]
FIG. 10 shows a conventional example of a test circuit using an input / output pin compression technique. The input / output pads 1a to 1d are connected to a common test wiring 3 through switch circuits 2a to 2d.
[0004]
A test mode signal TM is input to each of the switch circuits 2a to 2d during the operation test, and the switch circuits 2a to 2d are simultaneously closed by the test signal TM to be in a conductive state. Then, the input / output pads 1 a to 1 d are connected in parallel to the test wiring 3.
[0005]
In this state, for example, a test input signal is input to the input / output pad 1a via the input / output pin, and the test input signal is input to the internal circuit via the test wiring 3 to perform a predetermined operation test. Is called.
[0006]
By such an operation, the operation test of the internal circuit can be performed without inputting a test input signal to the input / output pads 1b, 1c, and 1d. Therefore, it is possible to compress the number of input / output pads, that is, the number of pins connected to the input / output pads during an operation test.
[0007]
During normal operation, the input of the test mode signal TM is turned off, the switch circuits 2a to 2d are simultaneously opened, and the connection between the input / output pads 1a to 1d and the test wiring 3 is cut off.
[0008]
Each of the input / output pads 1a to 1d is connected to an internal circuit via a normal wiring (not shown), and signals are input / output.
[0009]
[Problems to be solved by the invention]
In the test circuit configured as described above, since the input / output pads 1a to 1d are connected to the common test wiring 3 during the operation test, the input / output pads 1a to 1d and the test wiring 3 are connected. All wirings to be connected have the same potential.
[0010]
In this state, it is impossible to detect the presence or absence of leakage current between adjacent pads.
When detecting the presence or absence of leakage current between the input / output pads 1a to 1d, different voltages are applied to adjacent pads while the switch circuits 2a to 2d are in a non-conductive state. It is necessary to detect the flowing current.
[0011]
Then, the leakage current cannot be detected in a state where the number of input / output pads is compressed as described above, and it is necessary to sequentially supply different voltages between all adjacent pads.
[0012]
Therefore, there are problems that the test time for performing the leak test increases and a test jig different from the operation test in which the number of input / output pads is compressed is required, which increases the test cost.
[0013]
An object of the present invention is to provide a semiconductor device capable of reducing a test cost by performing a current leak test while compressing the number of input / output pads.
[0014]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the principle of the present invention. That is, the input / output pads 1a to 1d can be connected to the common test wirings 14a and 14b via the switch circuits 13a to 13d that are turned on based on the test mode signal TM, and the number of input / output pads can be compressed during the operation test. And The adjacent input / output pads 1a to 1d are connected to separate test wirings 14a and 14b via the switch circuits 13a to 13d, respectively.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described below with reference to FIG. Input terminals of the input buffer circuits 11a to 11d are connected to the input / output pads 1a to 1d, respectively. An input signal input from the outside to the input / output pads 1a to 1d is input to the internal circuit via the input buffer circuits 11a to 11d.
[0016]
The output terminals of the output buffer circuits 12a to 12d are connected to the input / output pads 1a to 1d, respectively, and output signals are output from the internal circuit to the input / output pads 1a to 1d via the output buffer circuits 12a to 12d. The
[0017]
Of the input / output pads 1a to 1d, every other input / output pads 1a and 1c are connected to the test wiring 14a via the switch circuits 13a and 13c, and every other input / output pads 1b and 1d are Are connected to the test wiring 14b via the switch circuits 13b and 13d.
[0018]
The switch circuits 13a to 13d are supplied with a test mode signal TM that becomes H level during an operation test and a test mode signal TM bar obtained by inverting the test mode signal TM by the inverter circuit 17a. The test mode signal TM is output from an internal circuit during an operation test.
[0019]
The switch circuits 13a to 13d are constituted by a transfer gate 15 shown in FIG. 3, and the test mode signal TM is inputted to input terminals SN1 to SN4 of the transfer gate 15, and the test mode signal TM is inputted to input terminals SP1 to SP4. A bar is entered.
[0020]
Therefore, when the test mode signal TM becomes H level, the test mode signal TM bar becomes L level and the transfer gate 15 is turned on, so that the switch circuits 13a to 13d are simultaneously turned on.
[0021]
In the test circuit configured as described above, during the operation test, the input / output pads 1a and 1c are short-circuited by the test mode signals TM and TM bars, and the input / output pads 1b and 1d are short-circuited. Adjacent input / output pads 1a and 1c and 1b and 1d are not short-circuited.
[0022]
In this state, if a test input signal is input to the input / output pads 1a and 1b, the test input signal is input to the input / output pads 1c and 1d without inputting the test input signal to the input / output pads 1c and 1d. A test equivalent to that performed can be performed. Accordingly, during the operation test, the four input / output pads 1a to 1d are compressed into the two input / output pads 1a and 1b.
[0023]
Further, during the current leak test, different voltages are applied between the input / output pads 1a and 1b from the test apparatus with the switch circuits 13a to 13d being conducted.
Then, when the input / output pads 1a and 1b are in a short circuit state, a leak current flows between the input / output pads 1a and 1b. The presence or absence of a short circuit is detected.
[0024]
Similarly, when the input / output pads 1c and 1d are in a short-circuited state, a leakage current flows between the input / output pads 1a and 1b. The presence or absence of a short circuit is detected.
[0025]
During normal operation, the test mode signal TM is at L level and the test mode signal TM bar is at H level, so that the switch circuits 13a to 13d are turned off. Then, the connection between the input / output pads 1a to 1d and the test wirings 14a and 14b is cut off. Each of the input / output pads 1a to 1d is connected to an internal circuit via a normal wiring (not shown), and signals are input / output.
[0026]
In the test circuit configured as described above, the following operational effects can be obtained.
(1) Since the number of input / output pads can be compressed during the operation test, the number of pins connected to the input / output pads can be compressed, and the number of pads that can be tested simultaneously, that is, simultaneously tested, can be increased. it can. Therefore, the test time can be shortened.
(2) Since the current leak test can be performed in a state where the number of input / output pads is compressed, the current leak test can be performed using a jig common to other operation tests.
(3) Since the current leak test and other operation tests can be performed using a common jig, the test cost can be reduced.
(Second embodiment)
FIG. 4 shows a second embodiment. In this embodiment, a test mode signal TM is input from a test apparatus via a test mode setting pad 16 during an operation test.
[0027]
A substrate potential VBB is supplied to the test mode setting pad 16 via a resistor R1 having a high resistance value. Other configurations are the same as those in the first embodiment.
[0028]
In the test circuit configured as described above, when an H level test mode signal TM is input to the test mode setting pad 16 during an operation test, the switch circuits 13a to 13d are turned on.
[0029]
Then, the same operation test and current leak test as in the first embodiment can be performed.
Further, during normal operation in which no H level test mode signal TM is input, the test mode setting pad 16 is set to the substrate potential VBB level, that is, the L level by the resistor R1. Then, the switch circuits 13a to 13d are turned off, and the connection between the input / output pads 1a to 1d and the test wirings 14a and 14b is cut off. Each of the input / output pads 1a to 1d is connected to an internal circuit via a normal wiring (not shown), and signals are input / output.
[0030]
In the test circuit configured as described above, the same operational effects as those of the first embodiment can be obtained, and the test mode signal TM can be supplied from the test apparatus.
(Third embodiment)
FIG. 5 shows a third embodiment. In this embodiment, the test mode setting pad 16 of the second embodiment is connected to the power source Vcc via the resistor R2. The test mode signal TM is input to the input terminals SP1 to SP4 of the switch circuits 13a to 13d, and the test mode signal TM bar obtained by inverting the test mode signal TM by the inverter circuit 17b is the input terminal of the switch circuits 13a to 13d. Input to SN1 to SN4. Other configurations are the same as those of the second embodiment.
[0031]
In such a test circuit, an L-level test mode signal TM is input to the test mode setting pad 16 from the test apparatus during an operation test. Then, each switch circuit 13a-13d will be in a conduction | electrical_connection state, and the operation test and current leak test similar to 1st embodiment can be performed.
[0032]
In the normal operation in which the L-level test mode signal TM is not input, the test mode setting pad 16 is set to the power supply Vcc level, that is, the H level by the resistor R2. Then, the switch circuits 13a to 13d are turned off, and the connection between the input / output pads 1a to 1d and the test wirings 14a and 14b is cut off. Each of the input / output pads 1a to 1d is connected to an internal circuit via a normal wiring (not shown), and signals are input / output.
[0033]
In the test circuit configured as described above, it is possible to obtain the same effects as those of the second embodiment.
(Fourth embodiment)
FIG. 6 shows a fourth embodiment. In this embodiment, the test mode signal TM is generated by the test mode signal generation circuit 18.
[0034]
In the test mode signal generation circuit 18, the drain of the N-channel MOS transistor 19 is connected to the power supply Vcc via the resistor R3 and the fuse 20a. The source of the transistor 19 is connected to the substrate potential VBB via the resistor R4, and is connected to the substrate potential VBB via the fuse 20c.
[0035]
The gate of the transistor 19 is connected to the drain of the transistor 19 and to the source of the transistor 19 through the fuse 20b. A test mode signal TM is output from the source of the transistor 19. Other configurations are the same as those in the first embodiment.
[0036]
In the test circuit configured as described above, the fuses 20b and 20c are cut during the operation test. Then, the transistor 19 is turned on, and its source potential, that is, the potential of the test mode signal TM rises. At this time, the resistance values of the resistors R3 and R4 are set so that the test mode signal TM becomes H level.
[0037]
In this state, the switch circuits 13a to 13d are in a conductive state, and the same operation test and current leak test as in the first embodiment can be performed.
After the operation test is completed, the fuse 20a is further cut. Then, the transistor 19 is turned off, and the test mode signal TM becomes the substrate potential VBB level, that is, the L level.
[0038]
In this state, the switch circuits 13a to 13d are turned off, and the connection between the input / output pads 1a to 1d and the test wirings 14a and 14b is cut off. Each of the input / output pads 1a to 1d is connected to an internal circuit via a normal wiring to input / output signals.
[0039]
In the test circuit configured as described above, the same operational effects as those of the first embodiment can be obtained, and the test mode or the normal operation can be selected by selecting and cutting the fuses 20a to 20c. can do.
(Fifth embodiment)
FIG. 7 shows a fifth embodiment. In this embodiment, an input terminal of an inverter circuit 17c is connected as a potential setting means to the test wiring 14a of the first embodiment, and an output terminal of the inverter circuit 17c is connected to the test wiring 14b. is there. Other configurations are the same as those in the first embodiment.
[0040]
With such a configuration, when one of the test wirings 14a and 14b is set to the H level and the other is set to the L level, the test input signal only needs to be input to the input / output pad 1a.
Therefore, the number of input / output pads at the time of the operation test can be further compressed as compared with the first embodiment.
[0041]
In the current leak test, a predetermined potential difference is generated between the test wirings 14a and 14b by inputting, for example, an H level signal from the test apparatus to the input / output pad 1a.
[0042]
In this state, if a current leak occurs between adjacent input / output pads, a leakage current flows from the test apparatus to the test circuit via the input / output pad 1a. Therefore, a short circuit between adjacent pads is detected by detecting the current. Can be detected.
[0043]
Further, when an L level signal is input to the input / output pad 1a, if a current leak occurs between adjacent input / output pads, a leak current flows from the test circuit to the test apparatus via the input / output pad 1a. A short circuit between adjacent pads can be detected by detecting the current.
[0044]
The test circuit configured as described above can obtain the same effects as those of the first embodiment, and inputs an H level or L level signal to one input / output pad during a current leak test. Thus, it is possible to detect the presence or absence of a short circuit between adjacent input / output pads.
(Sixth embodiment)
FIG. 8 shows a sixth embodiment. In this embodiment, the test wiring 14b is connected to the ground GND via the switch circuit 13e (potential setting means) having the same configuration as the switch circuits 13a to 13d. Similar to the other switch circuits 13a to 13d, the switch circuit 13e conducts based on the test mode signal TM at the H level during the operation test.
[0045]
With such a configuration, during the operation test, the ground GND level, which is the low potential side power supply, is supplied to the test wiring 14b. Therefore, since an operation test can be performed by inputting a test input signal to any one of the input / output pads connected to the test wiring 14a, the number of pads to which the pins are connected can be compressed. .
[0046]
Further, at the time of a current leak test, the presence / absence of a short circuit between adjacent input / output pads can be detected by inputting an H level signal to any one of the input / output pads connected to the test wiring 14a.
(Seventh embodiment)
FIG. 9 shows a seventh embodiment. In this embodiment, the test wiring 14b is connected to a power source Vcc which is a high potential side power source via a switch circuit 13f (potential setting means). Similar to the other switch circuits 13a to 13d, the switch circuit 13f conducts based on the test mode signal TM at the H level during the operation test.
[0047]
With such a configuration, the power supply Vcc level is supplied to the test wiring 14b during the operation test. Therefore, since an operation test can be performed by inputting a test input signal to any one of the input / output pads connected to the test wiring 14a, the number of pads to which the pins are connected can be compressed. .
[0048]
Further, when a current leak test is performed, the presence or absence of a short circuit between adjacent input / output pads can be detected by inputting an L level signal to any one of the input / output pads connected to the test wiring 14a.
[0049]
The above embodiment can be modified as follows.
The configuration for supplying the test mode signals shown in the first to fourth embodiments to the test circuit may be combined with the configuration for supplying the potential to the test wiring in the fifth to seventh embodiments. .
The input / output pads other than those arranged in a straight line may adopt the above embodiment for adjacent input / output pads.
(Supplementary note 1) A semiconductor device in which input / output pads are connected to a common test wiring via a switch circuit that conducts based on a test mode signal, and the number of input / output pads can be compressed during an operation test,
Adjacent input / output pads are connected to separate test wirings through the switch circuit, respectively.
(Appendix 2) A semiconductor device in which input / output pads are connected to a common test wiring via a switch circuit that is conducted based on a test mode signal, and the number of input / output pads can be compressed during an operation test,
A semiconductor device characterized in that every other input / output pad among a plurality of input / output pads arranged in a straight line is connected to a common test wiring through the switch circuit.
(Supplementary note 3) The semiconductor device according to Supplementary note 1 or 2, wherein the switch circuit is configured by a transfer gate that is turned on based on the test mode signal.
(Supplementary note 4) The semiconductor device according to any one of supplementary notes 1 to 3, wherein the test mode signal is supplied from an internal circuit during an operation test.
(Supplementary Note 5) The test mode signal is input as an H level signal from a test mode setting pad, and the test mode setting pad is connected to a low potential power source through a resistor. 4. The semiconductor device according to any one of 1 to 3.
(Appendix 6) The test mode signal is inputted as an L level signal from a test mode setting pad, and the test mode setting pad is connected to a high potential side power source through a resistor. 4. The semiconductor device according to any one of 1 to 3.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 1 to 3, wherein the test mode signal is generated by a test mode signal generation circuit.
(Supplementary note 8) The semiconductor device according to supplementary note 7, wherein the test mode signal generation circuit generates the test mode signal by cutting a fuse.
(Supplementary note 9) The semiconductor device according to any one of supplementary notes 1 to 8, wherein the test wiring includes a potential setting means.
(Supplementary note 10) The semiconductor device according to supplementary note 9, wherein the potential setting means is configured by connecting a pair of test wirings by an inverter circuit.
(Supplementary note 11) The semiconductor device according to supplementary note 9, wherein the potential setting means is configured by a switch circuit that connects one of a pair of test wires to a low potential side power source based on the test mode signal.
(Supplementary note 12) The semiconductor device according to supplementary note 9, wherein the potential setting means is configured by a switch circuit that connects one of a pair of test wirings to a high potential side power source based on the test mode signal.
[0050]
【The invention's effect】
As described above in detail, the present invention can provide a semiconductor device capable of reducing a test cost by performing a current leak test while compressing the number of input / output pads.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a circuit diagram showing a first embodiment.
FIG. 3 is a circuit diagram showing a switch circuit.
FIG. 4 is a circuit diagram showing a second embodiment.
FIG. 5 is a circuit diagram showing a third embodiment.
FIG. 6 is a circuit diagram showing a fourth embodiment.
FIG. 7 is a circuit diagram showing a fifth embodiment.
FIG. 8 is a circuit diagram showing a sixth embodiment.
FIG. 9 is a circuit diagram showing a seventh embodiment.
FIG. 10 is a circuit diagram showing a conventional example.
[Explanation of symbols]
1a to 1d I / O pads 13a to 13d Switch circuits 14a and 14b Test wiring TM Test mode signal

Claims

テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
隣り合う入出力パッドを、前記スイッチ回路を介してそれぞれ別個の一対の試験用配線に接続し、該一対の試験用配線をインバータ回路で接続して構成したことを特徴とする半導体装置。A semiconductor device in which an input / output pad is connected to a common test wiring through a switch circuit that conducts based on a test mode signal, and the number of input / output pads can be compressed during an operation test,
A semiconductor device characterized in that adjacent input / output pads are connected to a pair of separate test wires via the switch circuit, and the pair of test wires are connected by an inverter circuit .

テストモード信号に基づいて導通するスイッチ回路を介して入出力パッドを共通の試験用配線に接続して、動作試験時に入出力パッド数を圧縮可能とした半導体装置であって、
直線状に配置された複数の入出力パッドのうち、一つおきの入出力パッドを前記スイッチ回路を介してそれぞれに共通の一対の試験用配線に接続し、該一対の試験用配線をインバータ回路で接続して構成したことを特徴とする半導体装置。A semiconductor device in which an input / output pad is connected to a common test wiring through a switch circuit that conducts based on a test mode signal, and the number of input / output pads can be compressed during an operation test,
Among a plurality of output pads arranged linearly to connect the input and output pads of every other common pair of testing wiring to each via the switch circuit, an inverter circuit the pair of testing wiring A semiconductor device characterized in that it is connected by the above .

前記スイッチ回路は、前記テストモード信号に基づいて導通する転送ゲートで構成したことを特徴とする請求項１または２記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the switch circuit includes a transfer gate that is turned on based on the test mode signal.

前記テストモード信号は、動作試験時に内部回路から供給することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the test mode signal is supplied from an internal circuit during an operation test.

前記テストモード信号は、テストモード設定用パッドからＨレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して低電位側電源に接続したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。 4. The test mode signal according to claim 1, wherein the test mode signal is input as an H level signal from a test mode setting pad, and the test mode setting pad is connected to a low potential side power source via a resistor. The semiconductor device according to any one of the above.

前記テストモード信号は、テストモード設定用パッドからＬレベルの信号として入力し、該テストモード設定用パッドは、抵抗を介して高電位側電源に接続したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。 4. The test mode signal according to claim 1, wherein the test mode signal is input as an L level signal from a test mode setting pad, and the test mode setting pad is connected to a high potential side power source via a resistor. The semiconductor device according to any one of the above.

前記テストモード信号は、ヒューズを含むテストモード信号生成回路で生成され、前記ヒューズの切断により前記テストモード信号を生成することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, wherein the test mode signal is generated by a test mode signal generation circuit including a fuse, and the test mode signal is generated by cutting the fuse .