JPH07154354A - Method and device for fdm/tdm conversion reproducing repeating communication - Google Patents

Abstract

PURPOSE:To simplify the synchronizing means of TDM multiplex data concerning the FDM/TDM conversion reproducing repeating method for mutually performing communication while using plural miniaturized stations and a reproducing repeater station. CONSTITUTION:An FDM/TDM conversion reproducing device 83 is used for the reproducing repeater station, and an FDM signal inputted from a receiver 3 is inputted to a transmultiplexer type branching filter circuit 4 and separated for each channel. Each separated signal recognizes a demodulating operation, TDM frame signal and time difference information (Te) of a TMUX output timing signal at individually provided demodulation circuits 81 of 1-N and after the synchronizing operation is performed to a TDM frame signal, a TDM signal is provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、複数の小型局（端末
局）との間で共通の再生中継局を用いて相互に通信を行
うＦＤＭ／ＴＤＭ変換再生中継通信方法及び装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FDM / TDM conversion regeneration relay communication method and apparatus for performing mutual communication with a plurality of small stations (terminal stations) using a common regeneration relay station.

【０００２】[0002]

【従来の技術】共通の再生中継局を介して複数の小型局
相互間で通信を行なう中継通信システムにおいては、最
近ＦＤＭ／ＴＤＭ変換を用いたＦＤＭ／ＴＤＭ変換再生
中継通信方法及び装置が検討されている。2. Description of the Related Art In a relay communication system in which a plurality of small stations communicate with each other via a common regeneration relay station, an FDM / TDM conversion regeneration relay communication method and apparatus using FDM / TDM conversion has recently been studied. ing.

【０００３】すなわち、複数の小型局に於ては、装置の
小型化、所要電力の低減のためＳＣＰＣ（Ｓｉｎｇｌｅ
Ｃｈａｎｎｅｌ Ｐｅｒ Ｃａｒｒｉｅｒ）によるＦ
ＤＭ方式（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍ
ｕｌｔｉｐｌｅ Ａｃｃｅｓｓ，周波数分割多重）が有
利である。一方、ネットワーク内の複数の小型局から全
てのチャンネルが集まり、周波数変換をしてまた複数の
小型局へ送信する再生中継局においては、ＴＤＭ（Ｔｉ
ｍｅ Ｄｉｖｉｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓ
ｓ，時分割多重）方式による送信が、ＦＤＭ方式と比較
して変換動作の容易性、共通増幅での非線形歪による混
変調干渉低減のための出力バックオフ低減化等の点で非
常に有利である。That is, in a plurality of small stations, an SCPC (Single) is used in order to downsize the device and reduce the required power.
F by Channel Per Carrier
DM method (Frequency Division M)
Single access (frequency division multiplexing) is advantageous. On the other hand, TDM (Ti
me Division Multiple Acces
s, time division multiplexing) is very advantageous in comparison with the FDM system in terms of easiness of conversion operation and reduction of output backoff for reducing cross-modulation interference due to nonlinear distortion in common amplification. is there.

【０００４】このため、上り回線にＦＤＭ方式、下り回
線にＴＤＭ方式を用いたＦＤＭ／ＴＤＭ変換再生中継方
法が様々提案されている。Therefore, various FDM / TDM conversion regeneration relay methods using the FDM system for the uplink and the TDM system for the downlink have been proposed.

【０００５】例えば、特開昭６３−２９４１４４号公報
にて開示されたＣＡＴＶ網における端末間通信方法や特
願昭６２−９８５６２号公報にて開示された衛星通信へ
の応用で衛星本体にてＦＤＭ／ＴＤＭ変換を行なう衛星
再生中継方法の発明がある。For example, the FDM in the satellite body is applied by the communication method between terminals in the CATV network disclosed in Japanese Patent Laid-Open No. 63-294144 and the satellite communication disclosed in Japanese Patent Application No. 62-98562. There is an invention of a satellite regeneration relay method for performing / TDM conversion.

【０００６】本発明は、上記ＦＤＭ／ＴＤＭ変換再生中
継衛星通信方法及び装置に関して開示されたＦＤＭ／Ｔ
ＤＭ変換再生中継方法の問題点の解決を図るため発明さ
れたものである。The present invention discloses the FDM / TDM conversion regeneration relay satellite communication method and apparatus disclosed above.
It was invented to solve the problems of the DM conversion regeneration relay method.

【０００７】図９は、従来のＦＤＭ／ＴＤＭ変換再生中
継通信方法の構成を示したものである。FIG. 9 shows a configuration of a conventional FDM / TDM conversion regeneration relay communication method.

【０００８】１０は、小型局（端末局）であり、１１は
端末局の送受信アンテナ、１９は送信装置、１８は変調
器、１７は送信ベースバンド信号処理回路、１３は受信
装置、１４は復調器、１５は受信ベースバンド信号処理
回路、１６はクロック発生／同期回路とから構成されて
いる。Reference numeral 10 is a small station (terminal station), 11 is a transmitting / receiving antenna of the terminal station, 19 is a transmitting device, 18 is a modulator, 17 is a transmission baseband signal processing circuit, 13 is a receiving device, and 14 is a demodulator. , 15 is a reception baseband signal processing circuit, and 16 is a clock generation / synchronization circuit.

【０００９】９は、再生中継局であり、例えば衛星通信
の場合では通信衛星になる。ここで、１は送受信アンテ
ナ、２は分波器、３は受信装置、４はトランスマルチプ
レクサ型分波回路（ＴＭＵＸ）、５は信号内挿／復調回
路、６は時間多重回路、７は変調回路、８は送信装置で
ある。Reference numeral 9 is a regeneration relay station, which is a communication satellite in the case of satellite communication, for example. Here, 1 is a transmitting / receiving antenna, 2 is a demultiplexer, 3 is a receiving device, 4 is a transmultiplexer type demultiplexing circuit (TMUX), 5 is a signal interpolation / demodulation circuit, 6 is a time multiplexing circuit, and 7 is a modulation circuit. , 8 are transmitters.

【００１０】本図において、複数の小型局１０からは、
装置の簡単さからＳＣＰＣディジタル変調信号を周波数
分割多重（ＦＤＭ）として得られるＳＣＰＣ／ＦＤＭ信
号が送信されている。In the figure, from a plurality of small stations 10,
Due to the simplicity of the apparatus, an SCPC / FDM signal obtained by frequency division multiplexing (FDM) of an SCPC digital modulation signal is transmitted.

【００１１】また、再生中継局９では、このＳＣＰＣ／
ＦＤＭ信号が、アンテナ１及び分波器２を通った後、受
信装置３にて中間周波数帯に変換された後ＦＤＭ／ＴＤ
Ｍ変換再生装置２０へ入力される。ＦＤＭ／ＴＤＭ変換
再生装置２０は、ＦＤＭ多重化された信号を、ＦＤＭク
ロックに基づいてチャンネル単位にＦＤＭ分離を行うト
ランスマルチプレクサ型分波回路４（以下、ＴＭＵＸと
呼ぶ）と、前記ＦＤＭクロックとＴＤＭクロックとの位
相差を検出し、該検出位相差に基づいて前記ＴＭＵＸの
各出力チャンネルに対して前記ＴＤＭクロックタイミン
グでの信号内挿値（以下、識別信号と呼ぶ）を算出する
と共に、前記ＴＤＭクロックの中間タイミングでの信号
内挿値（以下、ゼロ交叉信号と呼ぶ）を算出する内挿手
段と、該内挿手段からの前記識別信号についてデータ再
生を行なって復調データとして出力する復調手段を有す
ると共に、該復調データと前記ゼロ交叉信号から各小型
局１０の送信信号の送信クロックの前記ＴＤＭクロック
に対する位相誤差を検出する手段を有する内挿／復調回
路５−１〜Ｎと、前記内挿／復調回路５−１〜Ｎからの
各チャンネルの復調信号（復調データ及びクロック位相
誤差データ）を、前記復調データについてはチャンネル
によって定まる時間位置にフレーム毎に、前記クロック
位相誤差データについては所定の時間位置に一定数フレ
ーム（超フレーム）毎にチャンネルにより定まる順番で
それぞれ時分割多重する時間多重回路６とを有する。In the regenerative repeater station 9, the SCPC /
After the FDM signal passes through the antenna 1 and the demultiplexer 2, it is converted into an intermediate frequency band by the receiving device 3 and then FDM / TD.
It is input to the M conversion reproducing apparatus 20. The FDM / TDM conversion / reproduction device 20 includes a transmultiplexer-type demultiplexing circuit 4 (hereinafter, referred to as TMUX) that performs FDM separation of an FDM-multiplexed signal on a channel basis based on an FDM clock, the FDM clock and TDM. A phase difference from the clock is detected, a signal interpolation value (hereinafter referred to as an identification signal) at the TDM clock timing is calculated for each output channel of the TMUX based on the detected phase difference, and the TDM is calculated. An interpolating means for calculating a signal interpolated value (hereinafter referred to as a zero crossing signal) at an intermediate timing of the clock, and a demodulating means for reproducing the identification signal from the interpolating means and outputting it as demodulated data. In addition, the TDM clock of the transmission clock of the transmission signal of each small station 10 is provided from the demodulated data and the zero crossing signal. The interpolating / demodulating circuits 5-1 to 5-1 having means for detecting a phase error with respect to, and the demodulated signals (demodulated data and clock phase error data) of each channel from the interpolating / demodulating circuits 5-1 to N, The demodulation data is time-division-multiplexed at a time position determined by the channel for each frame, and the clock phase error data is time-division multiplexed at a predetermined time position for every fixed number of frames (superframes) in the order determined by the channel. Have and.

【００１２】時間多重回路６からの時分割多重信号は、
変調回路７によって、共通搬送波で変調された後、送信
装置８、分波器２を通った後、アンテナ１により複数の
小型局１０へ送出される。各小型局１０では、復調器１
４にて時分割多重信号を復調した後、受信ベースバンド
信号処理回路１５にてフレーム及び超フレーム同期信号
を再生すると共に、クロック発生／同期回路１６によっ
て自局の送信クロック位相誤差データを再生し、このデ
ータに基づき、自己の送信クロック位相を制御してい
る。The time division multiplexed signal from the time multiplexing circuit 6 is
After being modulated by a common carrier wave by a modulation circuit 7, it passes through a transmission device 8 and a demultiplexer 2 and is then transmitted by an antenna 1 to a plurality of small stations 10. In each small station 10, the demodulator 1
After demodulating the time division multiplexed signal at 4, the reception baseband signal processing circuit 15 reproduces the frame and superframe synchronization signals, and the clock generation / synchronization circuit 16 reproduces the transmission clock phase error data of the own station. , It controls its own transmission clock phase based on this data.

【００１３】すなわち、小型局１０から送信される信号
内の送信クロック位相を制御することにより、再生中継
局９がその位相誤差を検出し、そのデータが再び小型局
へ送られるというループを有することでクロック同期を
確立するＦＤＭ／ＴＤＭ変換再生中継方法をとってい
た。That is, by controlling the transmission clock phase in the signal transmitted from the small station 10, the regenerative repeater station 9 detects the phase error and the data is sent to the small station again. The FDM / TDM conversion regeneration relay method for establishing clock synchronization was adopted.

【００１４】次に、図１０は再生中継局９内のＦＤＭ／
ＴＤＭ変換再生装置２０の具体的構成を示したものであ
る。Next, FIG. 10 shows the FDM / in the regeneration relay station 9.
3 shows a specific configuration of the TDM conversion / reproduction device 20.

【００１５】本図において、３６は局部発振器、２１は
π／２移相器、２２，２３はミキサ、２４，２５はサン
プラの機能を持つＡ／Ｄ変換器、２６はＴＭＵＸ用クロ
ック源発振器、２７，２８は分周器、２９はＴＭＵＸ型
分波回路、３０はラッチ回路、３１−１〜３１−Ｎは内
挿回路、３２はＴＤＭクロック源発振器、３３は分周
器、３４−１〜３４−Ｎは復調回路、３５は時間多重回
路である。In the figure, 36 is a local oscillator, 21 is a π / 2 phase shifter, 22 and 23 are mixers, 24 and 25 are A / D converters having a sampler function, 26 is a clock source oscillator for TMUX, 27 and 28 are frequency dividers, 29 is a TMUX type demultiplexing circuit, 30 is a latch circuit, 31-1 to 31-N are interpolation circuits, 32 is a TDM clock source oscillator, 33 is a frequency divider, and 34-1 to 34-1. 34-N is a demodulation circuit, and 35 is a time multiplexing circuit.

【００１６】ここで、本図のＴＭＵＸ型分波回路２９は
図９のＴＭＵＸ型分波回路４に、内挿回路３１−１〜３
１−Ｎと復調回路３４−１〜３４−Ｎは、図９の信号内
挿／復調回路５−１〜Ｎに、時間多重回路３５は図９の
時間多重回路６にそれぞれ対応している。Here, the TMUX type demultiplexing circuit 29 of this figure is the same as the TMUX type demultiplexing circuit 4 of FIG.
1-N and the demodulation circuits 34-1 to 34-N correspond to the signal interpolation / demodulation circuits 5-1 to N of FIG. 9, and the time multiplexing circuit 35 corresponds to the time multiplexing circuit 6 of FIG.

【００１７】本図において、受信された受信中間周波数
帯信号は、ＴＭＵＸ２９出力に於てチャンネル毎に分離
されＯＨｚ帯に周波数変換され、更にＦＤＭクロック
（分周器２８出力）でサンプリングされた形で出力され
る。ＴＭＵＸ２９の動作は、「ＴＤＭ−ＦＤＭ Ｔｒａ
ｎｓｍｕｌｔｉｐｌｅｘｅｒ Ｄｉｇｉｔａｌ Ｐｏｌ
ｙｐｈａｓｅ ａｎｄ ＦＦＴ」（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎ ｏｎＣｏｍｍｕｎｉｃａｔｉｏｎ，ｖ
ｏｌ，ｃｏｍ−２２，Ｎｏ．９ ＳＥＰＴＥＭＢＥＲ
１９７４）に詳細が示されている。In the figure, the received intermediate frequency band signal is separated for each channel at the TMUX 29 output, frequency-converted to the OHz band, and further sampled by the FDM clock (frequency divider 28 output). Is output. The operation of the TMUX 29 is "TDM-FDM Tra.
nsmultiplexer Digital Pol
y phase and FFT ”(IEEE Tran
action on Communication, v
ol, com-22, No. 9 SEPTEMBER
(1974) for details.

【００１８】すなわち、図１１は、図１０のＴＭＵＸ型
分波回路２９のディジタル部を示す。４０はＮチャンネ
ルのシリアル入力データをパラレル出力データに変換す
るための直並列変換回路、４１−１〜４１−Ｎは、ディ
ジタルフィルタ、４２はＦＦＴ（高速フーリエ変換）回
路である。That is, FIG. 11 shows a digital portion of the TMUX type demultiplexing circuit 29 of FIG. Reference numeral 40 is a serial-parallel conversion circuit for converting N-channel serial input data into parallel output data, 41-1 to 41-N are digital filters, and 42 is an FFT (fast Fourier transform) circuit.

【００１９】このＮ個のディジタルフィルタ４１−１〜
４１−ＮとＦＦＴ回路４２によるトランスマルチプレク
サ方式によりＦＤＭクロックを用いて受信中間周波数帯
ＦＤＭ信号を分離している。すなわち、受信中間周波数
帯ＦＤＭ信号の各ＦＤＭチャンネルは、ＦＤＭクロック
周波数単位でチャンネル化されており、トランスマルチ
プレクサ方式では、図１２で示すような△ｆ（クロック
周波数）ステップで第１〜第ＮのＦＤＭチャンネルを完
全ディジタル信号処理で分離する。ＴＭＵＸ２９は、本
質的に複素信号処理であり、各チャンネル出力は実部及
び虚部信号より成る。また、図１２より明らかなよう
に、各ＦＤＭチャネルは、周波数軸上で完全に分離され
ているので、小型局からの送信キャリアの周波数が正し
ければチャネル間干渉は発生しない。ところが、一般に
各チャンネルのデータ速度と、ＦＤＭクロックは、周波
数的にも位相的にも非同期の関係にある。The N digital filters 41-1 to 41-1 are provided.
The reception intermediate frequency band FDM signal is separated using the FDM clock by the transmultiplexer method using 41-N and the FFT circuit 42. That is, each FDM channel of the reception intermediate frequency band FDM signal is channelized in units of FDM clock frequencies, and in the transmultiplexer system, the first to Nth steps are performed in Δf (clock frequency) steps as shown in FIG. FDM channels are separated by fully digital signal processing. The TMUX 29 is essentially complex signal processing, with each channel output consisting of a real part and an imaginary part signal. Further, as is clear from FIG. 12, since the FDM channels are completely separated on the frequency axis, inter-channel interference does not occur if the frequency of the transmission carrier from the small station is correct. However, in general, the data rate of each channel and the FDM clock are in an asynchronous relationship in terms of frequency and phase.

【００２０】従って、ＦＤＭ／ＴＤＭ変換を行うために
は、データ速度に一致したＴＤＭクロックでサンプルし
直さなければならない。このために、信号内挿を行う事
が必要となる。信号内挿を行うためには、内挿すべきタ
イミング、即ち、図１０におけるＴＤＭクロック（クロ
ック発振器３２の出力）と、ＴＭＵＸ２９の出力データ
列のタイミング、即ちＦＤＭクロック（分周器２８出
力）との時間差（位相差）を知る事が必要である。この
時間差は分周器２８及び２７の内容をラッチ回路３０を
用いてＴＤＭクロックでラッチする事によって簡単に検
出できる。Therefore, in order to perform the FDM / TDM conversion, it is necessary to resample with the TDM clock that matches the data rate. Therefore, it is necessary to perform signal interpolation. In order to perform signal interpolation, the timing to be interpolated, that is, the TDM clock (output of the clock oscillator 32) and the timing of the output data string of the TMUX 29, that is, the FDM clock (output of the frequency divider 28) in FIG. It is necessary to know the time difference (phase difference). This time difference can be easily detected by latching the contents of the frequency dividers 28 and 27 with the TDM clock using the latch circuit 30.

【００２１】図１３は、図１０に示された内挿回路３１
の詳細を示したものである。５０はシフトレジスタ、５
１，５２は後述するフィルタのタップ係数を格納するＲ
ＯＭ、５３はラッチ回路、５４は乗算器、５５は加算器
である。FIG. 13 shows the interpolation circuit 31 shown in FIG.
It shows the details of. 50 is a shift register, 5
Reference numerals 1 and 52 denote Rs that store tap coefficients of filters to be described later.
OM, 53 is a latch circuit, 54 is a multiplier, and 55 is an adder.

【００２２】本図に示した内挿回路における信号内挿の
原理は、ＴＭＵＸ２９からのチャンネル毎の実部信号、
虚部信号をそれぞれ、ＦＩＲ型フィルタに通すことであ
り、図１３の中上方のシフトレジスタ５０、ラッチ回路
５３、乗算器５４の組合わせが実部信号用のＦＩＲフィ
ルタを構成し、本図中下方のシフトレジスタ５０、ラッ
チ回路５３、乗算器５４、加算器５５の組合わせが虚部
信号用ＦＩＲフィルタを構成している。簡単のため、図
１３では、３タップのＦＩＲ型フィルタを示すが、一般
にはもっとタップ数が多くとられるのが通常である。The principle of signal interpolation in the interpolation circuit shown in the figure is that the real part signal from the TMUX 29 for each channel is
The imaginary part signal is passed through each FIR filter, and the combination of the shift register 50, the latch circuit 53, and the multiplier 54 in the upper middle part of FIG. 13 constitutes an FIR filter for the real part signal. A combination of the lower shift register 50, the latch circuit 53, the multiplier 54, and the adder 55 constitutes an imaginary part signal FIR filter. For simplicity, FIG. 13 shows a 3-tap FIR filter, but generally, a larger number of taps is generally used.

【００２３】また、本図において、ＲＯＭ５１、５２は
各々ＴＤＭクロックの立ち上がりタイミング１及び立ち
下がりタイミングに於る信号内挿値を得るためのタップ
係数を格納しているＲＯＭであり、ＦＤＭクロックとＴ
ＤＭクロックとの間の時間差（Ｔｅ）情報、即ち、図１
０のラッチ回路３０の出力をアドレスとしてタップ係数
の読み出しが行なわれ、ＦＩＲ型フィルタは読み出され
たタップ係数で重み付けを行う。In the figure, ROMs 51 and 52 are ROMs for storing tap coefficients for obtaining signal interpolation values at the rising timing 1 and the falling timing of the TDM clock, respectively.
Time difference (Te) information from the DM clock, that is, FIG.
The tap coefficient is read using the output of the latch circuit 30 of 0 as an address, and the FIR filter weights the read tap coefficient.

【００２４】このようにして、実部及び虚部のＦＩＲ型
フィルタはそれぞれ、ＴＤＭクロックの立合がり点とな
るべき内挿値と、そのちょうど中間のタイミングで信号
の変化の真中、いわゆる零交叉点の内挿値を算出する。In this way, the real part and imaginary part FIR type filters respectively have an interpolated value which should be the start point of the TDM clock and a so-called zero crossing point in the middle of the change of the signal at a timing just in between. The interpolated value of is calculated.

【００２５】信号内挿の様子は図１４に示されており、
同図に於て、△印はＴＭＵＸ２９からのデータ出力、即
ちＦＤＭクロックタイミングを、○はＴＤＭクロック立
ち上がりタイミングを、×はＴＤＭクロック立ち下がり
タイミングを示す。図１４に示すように、クロック位相
誤差を正しく検出する為には、信号の変化の方向を知る
事が必要であり、これは以下に述べる方法で検出され
る。The state of signal interpolation is shown in FIG.
In the figure, the symbol Δ indicates the data output from the TMUX 29, that is, the FDM clock timing, the symbol ○ indicates the TDM clock rising timing, and the symbol × indicates the TDM clock falling timing. As shown in FIG. 14, in order to correctly detect the clock phase error, it is necessary to know the direction of the signal change, which is detected by the method described below.

【００２６】図１５は、図１０に示された復調回路３４
−１〜Ｎの詳細を示す。FIG. 15 shows the demodulation circuit 34 shown in FIG.
Details of -1 to N are shown.

【００２７】６０は、複素乗算器、６１はＶＣＯ、６２
はループフィルタ、６３はキャリア位相誤差検出部、６
４はクロック位相誤差検出部を示す。Reference numeral 60 is a complex multiplier, 61 is a VCO, and 62.
Is a loop filter, 63 is a carrier phase error detector, 6
Reference numeral 4 denotes a clock phase error detector.

【００２８】６５は乗算器、６６，６７は加算器、６
８，６９はそれぞれコサイン信号、サイン信号発生用の
ＲＯＭ、７０は１ビット遅延メモリ、７１は加算器、７
２は定数乗算器、７６はデータ識別器、７７は排他的論
理和ゲート、７８は変化点検出回路、７９はディジタル
ＬＰＦ、８０は加算器である。Reference numeral 65 is a multiplier, 66 and 67 are adders, and 6
Reference numerals 8 and 69 denote cosine signal and sine signal generating ROMs, 70 denotes a 1-bit delay memory, 71 denotes an adder, and 7
2 is a constant multiplier, 76 is a data discriminator, 77 is an exclusive OR gate, 78 is a change point detection circuit, 79 is a digital LPF, and 80 is an adder.

【００２９】本図を参照して復調回路の動作について説
明すると、この復調回路は内挿回路からの信号をもとに
データ再生を行うと共に、クロック位相誤差（タイミン
グ誤差）を検出するものであり、複素乗算器６０、ＶＣ
Ｏ６１、ループフィルタ６２、キャリア位相誤差検出部
６３から成る閉ループ回路は、通常の同期検波ＱＰＳＫ
復調回路を構成し、復調データを再生する。The operation of the demodulation circuit will be described with reference to the figure. The demodulation circuit is for reproducing data based on the signal from the interpolation circuit and detecting a clock phase error (timing error). , Complex multiplier 60, VC
The closed loop circuit composed of the O61, the loop filter 62, and the carrier phase error detection unit 63 has a normal synchronous detection QPSK.
It constitutes a demodulation circuit and reproduces the demodulated data.

【００３０】クロック位相誤差検出は、キャリア位相誤
差検出部６３からの位相誤差成分をもとに行われ、クロ
ック位相誤差検出部６４における排他的論理和ゲート７
７によって上述した変化点の有無信号を発生し、変化点
検出回路７８において、データに変化点の無い場合に
は、データによって乗算器６５に於て極性の補正を行
い、ＬＰＦ７９に於て十分平均化して加算器８０からク
ロック位相誤差εを出力する。The clock phase error detection is performed based on the phase error component from the carrier phase error detection unit 63, and the exclusive OR gate 7 in the clock phase error detection unit 64 is used.
7 generates the above-mentioned change point presence / absence signal, and in the change point detection circuit 78, when there is no change point in the data, the polarity is corrected in the multiplier 65 by the data, and the average is sufficiently calculated in the LPF 79. Then, the clock phase error ε is output from the adder 80.

【００３１】図１６は、図１０の時間多重回路３５の出
力に於ける信号のフレーム構成を示し、図１０の復調回
路３４−１〜３４−Ｎから出力される変調データとクロ
ック位相誤差データが多重化されている。１フレーム
は、フレームの始まりを示すためのＵＷ（ユニークワー
ド）と、超フレームの始まりを示すＳＦ（スーパーフレ
ーム）ビット及びクロック位相誤差を示すＴＥ部とＣＨ
１〜ＣＨＮとＮチャンネルの信号とを多重するデータ部
より成る。ＳＦは一定数のフレーム毎に変化して超フレ
ームの始まりを示し、予め定った順番で各チャンネルの
送信クロック位相誤差εをＴＥ部に時間多重する。FIG. 16 shows the frame structure of the signal at the output of the time multiplexing circuit 35 of FIG. 10, in which the modulation data and clock phase error data output from the demodulation circuits 34-1 to 34-N of FIG. It is multiplexed. One frame includes UW (unique word) for indicating the beginning of a frame, SF (superframe) bit indicating the beginning of a superframe, and TE and CH indicating a clock phase error.
1 to CHN and a data section for multiplexing N-channel signals. The SF changes every fixed number of frames to indicate the beginning of a superframe, and the transmission clock phase error ε of each channel is time-multiplexed in the TE section in a predetermined order.

【００３２】各小型局は、受信信号を復調再生して、図
１６のフレーム信号を再生し、フレーム同期及び超フレ
ーム同期を確立する。これは、図９の小型局１０におけ
る受信ベースバンド信号処理回路１５において行なわれ
る。各小型局１０は、自局が送出したチャンネルのクロ
ック位相誤差情報を選択し、それによって送信クロック
発生回路１６に於て送信クロックを位相制御する。Each small station demodulates and reproduces the received signal to reproduce the frame signal shown in FIG. 16, and establishes frame synchronization and superframe synchronization. This is performed in the reception baseband signal processing circuit 15 in the small station 10 of FIG. Each small station 10 selects the clock phase error information of the channel transmitted by itself, and controls the phase of the transmission clock in the transmission clock generation circuit 16 by this.

【００３３】以上説明したように、従来構成では、再生
中継局９にて検出されたクロック位相誤差データにもと
づいて各小型局の送信クロックの位相制御を行なってい
た。この結果、ＦＤＭ−ＴＤＭ変換に際してのチャンネ
ルのクロック位相誤差に起因するチャンネル間干渉を発
生する事がなく安定な通信が可能となる。As described above, in the conventional configuration, the phase of the transmission clock of each small station is controlled based on the clock phase error data detected by the regenerator station 9. As a result, stable communication can be performed without causing inter-channel interference due to channel clock phase error in FDM-TDM conversion.

【００３４】[0034]

【発明が解決しようとする課題】しかし、従来構成にお
けるＦＤＭ／ＴＤＭ変換再生中継通信方法では、各小型
局１０において、クロック発生／同期回路１６は、再生
中継局９から送信された位相誤差制御データを検出し、
自局の送信クロックを制御する必要があった。この制御
を行う回路は、全てディジタル信号処理で行なわれるた
めＬＳＩ化により小型化が可能であるが、各小型局はで
きる限り小型化、低価格化、低消費電力化が必要である
ため削減若しくは削除が望まれていた。However, in the FDM / TDM conversion regeneration relay communication method in the conventional configuration, in each small station 10, the clock generation / synchronization circuit 16 causes the phase error control data transmitted from the regeneration relay station 9 to be transmitted. Detect
It was necessary to control the transmission clock of the own station. The circuit that performs this control can be miniaturized by making it into an LSI because it is all performed by digital signal processing, but each small station needs to be miniaturized, priced, and consumes less power as much as possible. It was desired to be deleted.

【００３５】また、従来の位相制御方式では、再生中継
局９と各小型局１０との間の位相制御ループによって構
成されているため、無線区間の遅延時間によって位相制
御応答時間が遅延してしまう欠点をもっていた。無線区
間が衛星通信のように長い遅延時間を有する場合には応
答時間の遅延が非常に大きな問題となっていた。Further, in the conventional phase control system, the phase control loop is formed between the regenerative repeater station 9 and each small station 10, so that the phase control response time is delayed due to the delay time in the wireless section. I had a flaw. When the wireless section has a long delay time as in satellite communication, the delay in response time has been a serious problem.

【００３６】さらに、図１６に示すごとく、変調データ
の１フレーム中にクロック位相誤差ＴＥが挿入されてい
るためフレーム利用効率の劣化となる。特にデータ伝送
速度が低い場合には、このＴＥ部分が長くなるため、１
フレーム長が長くなってしまったり、あるいは情報デー
タ伝送量の低下となる問題を有していた。Further, as shown in FIG. 16, since the clock phase error TE is inserted in one frame of the modulation data, the frame utilization efficiency is deteriorated. Especially when the data transmission rate is low, this TE portion becomes long, so 1
There is a problem that the frame length becomes long or the amount of information data transmission decreases.

【００３７】[0037]

【課題を解決するための手段】本発明のＦＤＭ／ＴＤＭ
変換再生中継方法では、従来構成と同様に複数の小型局
の間で共通の再生中継局を介して相互に通信を行う通信
網に於て、再生中継局で検出されたクロック位相誤差デ
ータに基づき各小型局の送信クロックの位相制御を行な
う従来の問題を解決するため、再生中継局内の復調回路
によってＴＤＭタイミングに同期化した信号を得る手段
を提供することを目的にしている。FDM / TDM of the present invention
The conversion regeneration relay method is based on the clock phase error data detected by the regeneration relay station in a communication network in which a plurality of small stations mutually communicate with each other through a common regeneration relay station as in the conventional configuration. In order to solve the conventional problem of controlling the phase of the transmission clock of each small station, it is an object of the present invention to provide means for obtaining a signal synchronized with TDM timing by a demodulation circuit in a regenerative repeater station.

【００３８】すなわち、本発明のＦＤＭ／ＴＤＭ変換再
生中継方法においては、複数の小型局と、前記小型局か
ら複数のチャンネルのＦＤＭ信号を受信し、ＴＤＭ信号
に変換して前記小型局へ送信する再生中継局から構成さ
れる通信方式において、前記再生中継局は、ＦＤＭ信号
分波用クロック信号と、ＴＤＭ信号用クロック信号と、
前記ＦＤＭ信号を前記ＦＤＭクロックに基づき前記複数
のチャンネルに分波するトランスマルチプレクサ型分波
回路（以下、ＴＭＵＸと略す）と、前記ＦＤＭクロック
と前記ＴＤＭ信号用クロックとの時間差を検出する時間
差検出回路と、前記ＴＭＵＸの各チャンネル毎の出力信
号を入力し、該出力信号のデータ復調手段と、その復調
データと前記ＴＤＭタイミングとの同期化手段を有する
複数の復調回路と、前記複数の復調回路の出力を入力
し、前記ＴＤＭクロックに従いＴＤＭ信号に多重化変換
する時分割多重回路とから構成されるＦＤＭ／ＴＤＭ変
換再生装置を有している。That is, in the FDM / TDM conversion regeneration relay method of the present invention, a plurality of small stations and FDM signals of a plurality of channels from the small stations are received, converted into TDM signals and transmitted to the small stations. In a communication system including a regenerative relay station, the regenerative relay station includes an FDM signal demultiplexing clock signal, a TDM signal clock signal,
A transmultiplexer type demultiplexing circuit (hereinafter abbreviated as TMUX) that demultiplexes the FDM signal into the plurality of channels based on the FDM clock, and a time difference detection circuit that detects a time difference between the FDM clock and the TDM signal clock. An output signal for each channel of the TMUX is input, a plurality of demodulation circuits having data demodulation means for the output signal, a means for synchronizing the demodulation data with the TDM timing, and the plurality of demodulation circuits. It has an FDM / TDM conversion / reproduction device including a time division multiplexing circuit for inputting an output and performing multiplexing conversion to a TDM signal according to the TDM clock.

【００３９】また、前記復調回路は、ＴＭＵＸ出力に接
続された複素乗算器と、前記乗算器の出力に接続された
シフトレジスタと、前記シフトレジスタの出力と第１の
重み係数とを加算し、前記ＴＤＭフレームタイミングに
おける識別データ値を算出する識別値算出回路と、前記
シフトレジスタの出力と第２の重み係数とを加算し、前
記ＴＤＭフレームタイミングの中間でのデータ値を算出
する零交叉値算出回路と、前記識別値算出回路の出力に
てキャリア位相誤差を検出するキャリア位相誤差検出回
路と、前記キャリア位相誤差検出回路の出力に接続され
たループフィルタと、前記ループフィルタの出力により
制御されるＶＣＯと、前記ＶＣＯを前記複素乗算器に入
力することによりキャリア再生ループを構成する復調手
段と、前記零交叉値と前記識別値を入力し、前記識別値
が変化する場合には、その中間の前記零交叉値から内挿
タイミング誤差を検出する内挿タイミング誤差検出回路
と、前記内挿タイミング誤差検出回路の出力に接続され
た低減ろ波器と、低減ろ波器の出力を積分をする積分器
と、前記積分器の出力と前記時間差情報から前記識別値
検出回路と零交叉値検出回路に第１及び第２の重み係数
を発生するタップアドレス検出回路とを有し復調データ
とＴＤＭフレームタイミングとの同期化をするための内
挿ループを構成する同期化手段とを有している。The demodulation circuit adds a complex multiplier connected to the TMUX output, a shift register connected to the output of the multiplier, an output of the shift register and a first weighting factor, An identification value calculation circuit that calculates an identification data value at the TDM frame timing, and a zero crossing value calculation that adds the output of the shift register and a second weighting factor to calculate a data value at the middle of the TDM frame timing. A circuit, a carrier phase error detection circuit for detecting a carrier phase error at the output of the identification value calculation circuit, a loop filter connected to the output of the carrier phase error detection circuit, and controlled by the output of the loop filter A VCO, demodulation means for forming a carrier recovery loop by inputting the VCO to the complex multiplier, and the zero crossing And the discrimination value is input, and when the discrimination value changes, an interpolation timing error detection circuit for detecting an interpolation timing error from the zero crossing value in the middle, and an output of the interpolation timing error detection circuit. A reducing filter connected to the reducing filter, an integrator for integrating the output of the reducing filter, and a first and a second in the discriminant value detection circuit and the zero crossing value detection circuit based on the output of the integrator and the time difference information. It has a tap address detection circuit for generating a weighting factor of 2 and a synchronization means forming an interpolation loop for synchronizing the demodulated data and the TDM frame timing.

【００４０】[0040]

【実施例】図１に本発明のＦＤＭ／ＴＤＭ変換再生中継
通信方法の構成を示す。本図において、従来のＦＤＭ／
ＴＤＭ変換再生中継通信方法の構成の図９と同一の構成
部分については同一符号を付し、その説明を省略する。
図１において、再生中継局８２は、本発明によるＦＤＭ
／ＴＤＭ変換再生装置８３を除いて従来の再生中継局９
と同一の構成をしている。FIG. 1 shows the configuration of an FDM / TDM conversion regeneration relay communication method of the present invention. In this figure, the conventional FDM /
The same components as those in FIG. 9 of the configuration of the TDM conversion regeneration relay communication method are designated by the same reference numerals, and the description thereof will be omitted.
In FIG. 1, a regeneration relay station 82 is an FDM according to the present invention.
A conventional reproduction relay station 9 excluding the / TDM conversion reproduction device 83.
It has the same configuration as.

【００４１】また、端末局（小型局）８４のクロック発
生／同期回路８５は、前記ＦＤＭ／ＴＤＭ変換再生装置
８３にてクロック位相誤差が補正されているため、従来
ＴＤＭデータに挿入されていたクロック位相誤差を検出
し、自局の送信クロックを制御する回路が無い構成とな
っている。尚、それ以外は全て従来の小型局１０と等価
である。In the clock generation / synchronization circuit 85 of the terminal station (small station) 84, the clock phase error is corrected by the FDM / TDM conversion / reproduction device 83. There is no circuit that detects the phase error and controls the transmission clock of the local station. All other points are equivalent to the conventional small station 10.

【００４２】従来のＦＤＭ／ＴＤＭ変換再生中継通信シ
ステムでは、信号内挿／復調回路５−１〜Ｎで得られた
クロック位相誤差データは、時間多重回路６で時分割多
重された後、変調波として再生中継局８２より各小型局
１０へ送信され、各小型局１０では、この時分割多重信
号を再生し前述のクロック位相誤差データを再生し、こ
のデータに基づいて、自局の送信クロック位相を制御
し、再生中継局８２より小型局１０までの往復路を含む
ループでクロック同期を確立していた。In the conventional FDM / TDM conversion regeneration relay communication system, the clock phase error data obtained by the signal interpolating / demodulating circuits 5-1 to N are time-division-multiplexed by the time-multiplexing circuit 6 and then the modulated wave. Is transmitted from the reproduction relay station 82 to each small station 10, and each small station 10 reproduces this time division multiplexed signal to reproduce the clock phase error data described above, and based on this data, the transmission clock phase of its own station. , And clock synchronization is established by a loop including a round trip path from the regenerative repeater station 82 to the small station 10.

【００４３】しかし、本発明のＦＤＭ／ＴＤＭ変換再生
中継通信システムでは、上記のクロック位相誤差を再生
中継器８２内で補償してクロック同期を確立している。
すなわち、再生中継器８２内の復調回路８１−１〜Ｎに
おいて受信波形整形フィルタ動作と時分割フレームに対
する同期化機能を同時に持つことにより、小型局８４へ
は従来送信データと共に送信されていたクロック位相誤
差データを何ら送信する必要がなくなった。また、当然
に小型局８４では、クロック位相誤差に基づき自局の送
信クロックの位相制御を行なう必要もなく小型局の小
型，簡易化が図られる利点も有している。However, in the FDM / TDM conversion regenerative repeater communication system of the present invention, the clock phase error is compensated in the regenerator 82 to establish the clock synchronization.
That is, since the demodulation circuits 81-1 to N in the regenerator 82 simultaneously have the reception waveform shaping filter operation and the synchronization function for the time-division frame, the clock phase transmitted to the small station 84 together with the transmission data conventionally. You no longer need to send any error data. Naturally, the small station 84 does not need to control the phase of the transmission clock of its own station based on the clock phase error, and has the advantage that the small station can be made smaller and simpler.

【００４４】図２は、本発明のＦＤＭ／ＴＤＭ変換再生
装置８３の構成を示したものである。本図において、３
６は復調用局部発振器、２１はπ／２移相器、２２，２
３はミキサ、２４，２５はサンプラの機能を有するＡ／
Ｄ変換器、２６は、ＴＭＵＸの基本タイミングを発生す
るタイミング発生回路、２７，２８は、分周器、２９
（４）は、ＴＭＵＸ型分波回路、３２はＴＤＭクロック
源発振器、３３は分周器、３５は時間多重化回路、８１
−１〜Ｎは、各チャンネル単位の復調回路、８６は、Ｔ
ＭＵＸ型分波回路２９とＴＤＭ回路３５の間のフレーム
時間差を検出する時間差検出回路である。図３は、本発
明に用いられる時間差検出回路８６の構成を示したもの
である。本図において９１は、リセット付カウンタ、９
２，９３はＤフリップフロップである。本回路によって
ＴＭＵＸ標本化タイミングと時分割多重フレームタイミ
ングとのタイミング差がＤフリップフロップ９２の出力
に得られる。FIG. 2 shows the configuration of the FDM / TDM conversion / reproduction device 83 of the present invention. In this figure, 3
6 is a local oscillator for demodulation, 21 is a π / 2 phase shifter, 22 and 2
3 is a mixer, and 24 and 25 are A / having a sampler function.
D converter, 26 is a timing generation circuit for generating the basic timing of TMUX, 27 and 28 are frequency dividers, 29
(4) is a TMUX type demultiplexing circuit, 32 is a TDM clock source oscillator, 33 is a frequency divider, 35 is a time multiplexing circuit, 81
-1 to N are demodulation circuits for each channel, 86 is T
It is a time difference detection circuit that detects a frame time difference between the MUX type demultiplexing circuit 29 and the TDM circuit 35. FIG. 3 shows the configuration of the time difference detection circuit 86 used in the present invention. In this figure, 91 is a counter with reset, 9
Reference numerals 2, 93 are D flip-flops. This circuit obtains the timing difference between the TMUX sampling timing and the time division multiplex frame timing at the output of the D flip-flop 92.

【００４５】図４は、時間差検出回路８６のタイミング
を示した図である。本図において、（ｂ）のＴＭＵＸ出
力標本タイミング（周期Ｔｓ）の立上り時間ｔ₀ と
（ｄ）のＴＤＭフレームタイミング（周期Ｔｍ）の立上
り時間ｔ₁ との時間差Ｔｅがカウンタ９２の出力でｎ番
目に表われ、その結果、タイミング差情報ＴｅがＤフリ
ップフロップ９３に出力されることを示している。FIG. 4 is a diagram showing the timing of the time difference detection circuit 86. In the figure, the time difference Te between the rising time t ₀ of the TMUX output sampling timing (cycle Ts) in (b) and the rising time t ₁ of the TDM frame timing (cycle Tm) in (d) is the n-th time at the output of the counter 92. , And as a result, the timing difference information Te is output to the D flip-flop 93.

【００４６】図５及び図６は、両者によって本発明に用
いられる復調回路８１−１〜Ｎの構成を表わしている。5 and 6 show the structures of the demodulation circuits 81-1 to 81-N used in the present invention by both of them.

【００４７】図５は、本発明の復調回路８１−１〜Ｎの
前段の部分を表わしており、ＴＭＵＸ型分波回路２９の
出力にて、ＦＤＭチャンネル分離された信号を入力し、
情報データ及びゼロクロスデータを得る部分を表わして
いる。FIG. 5 shows the front stage part of the demodulation circuits 81-1 to N according to the present invention. At the output of the TMUX type demultiplexing circuit 29, a signal separated from the FDM channel is input.
It represents a portion for obtaining information data and zero-cross data.

【００４８】本図において８７は、高速なＴＤＭクロッ
ク信号３２をクロック入力とするＤフリップフロップ、
６５，６６，６７の組み合わせ回路は図６に示されるＶ
ＣＯ６１の出力電圧とＤフリップフロップ８７の出力信
号との複素乗算処理を行なう複素乗算回路６０、５０は
シフトレジスタ、５１，５２はＦＩＲフィルタのタップ
係数を格納するＲＯＭ、５３，５４はラッチ回路、５４
は乗算器、５５は加算器である。従来例と同様に実部信
号に対しては、本図中上方のシフトレジスタ５０、ラッ
チ回路５３、乗算器５４の組み合わせがＦＩＲフィルタ
を構成する。一方、虚部信号に対しては、本図中下方の
シフトレジスタ５０、ラッチ回路５３、乗算器５４の組
み合わせがＦＩＲフィルタを構成する。８８は、タップ
係数重み格納番地発生回路（加算回路）であり、時間差
検出回路８６の出力である時間差情報Ｔｅと図６の積分
器９０の出力の位相誤差制御値δとの加算機能を有す
る。また、本図中上方のシフトレジスタ５０、ラッチ回
路５３、乗算器５４、ＲＯＭ５１加算器５５でデータ識
別値検出回路が構成され、その出力として情報データが
得られる。In the figure, 87 is a D flip-flop which receives the high speed TDM clock signal 32 as a clock input,
The combinational circuit of 65, 66 and 67 is V shown in FIG.
Complex multiplication circuits 60 and 50 for performing complex multiplication processing between the output voltage of the CO 61 and the output signal of the D flip-flop 87 are shift registers, 51 and 52 are ROMs for storing tap coefficients of the FIR filter, 53 and 54 are latch circuits, 54
Is a multiplier and 55 is an adder. Similar to the conventional example, for the real part signal, the combination of the shift register 50, the latch circuit 53, and the multiplier 54 in the upper part of the figure constitutes an FIR filter. On the other hand, for the imaginary part signal, the combination of the shift register 50, the latch circuit 53, and the multiplier 54 in the lower part of the figure constitutes an FIR filter. Reference numeral 88 denotes a tap coefficient weight storage address generating circuit (adding circuit) having a function of adding the time difference information Te which is the output of the time difference detecting circuit 86 and the phase error control value δ of the output of the integrator 90 in FIG. Further, the shift register 50, the latch circuit 53, the multiplier 54, and the ROM 51 adder 55 in the upper part of the figure constitute a data discrimination value detection circuit, and information data is obtained as an output thereof.

【００４９】また、本図中下方のシフトレジスタ５０、
ラッチ回路５３、乗算器５４、ＲＯＭ５２、加算器５５
で零交叉値検出回路が構成され、その出力としてゼロク
ロスデータが得られる。Further, the shift register 50 in the lower part of FIG.
Latch circuit 53, multiplier 54, ROM 52, adder 55
The zero-crossing value detection circuit is constituted by, and zero-cross data is obtained as the output.

【００５０】図４は、復調回路８１−１〜Ｎの構成の後
段部分を示しており、復調データ及び前記位相誤差制御
値δを得る部分を示している。FIG. 4 shows the latter part of the structure of the demodulation circuits 81-1 to N, and shows the part for obtaining the demodulated data and the phase error control value δ.

【００５１】本図において、６１はＶＣＯ，６２はルー
プフィルタ、６３はキャリア位相誤差検出部、６４は零
交叉タイミング検出法により、内挿タイミング誤差を検
出する内挿タイミング誤差検出部、８９は、クロック位
相誤差検出部６４にて検出されたタイミング誤差に所定
の平滑化処理を行う低減ろ波器、９０は、積分器であ
る。In the figure, 61 is a VCO, 62 is a loop filter, 63 is a carrier phase error detection unit, 64 is an interpolation timing error detection unit for detecting an interpolation timing error by the zero crossing timing detection method, and 89 is A reduction filter 90 that performs a predetermined smoothing process on the timing error detected by the clock phase error detector 64, and 90 is an integrator.

【００５２】次に、本発明の復調回路８１−１〜Ｎの動
作説明を以下に示す。Next, the operation of the demodulation circuits 81-1 to N of the present invention will be described below.

【００５３】従来の内挿／復調回路５−１〜Ｎにおいて
は、図１３に示される３タップのＦＩＲ型フィルタを通
して内挿処理が行なわれた後、図１５に示される複素乗
算器６０、ＶＣＯ６１、ループフィルタ６２、キャリア
位相誤差検出部６３からなる復調ループにより復調動作
が行なわれていた。また、同図において、クロック位相
誤差検出もキャリア位相誤差検出部６３からの位相誤差
成分をもとに、クロック位相誤差検出部６４を通すこと
により得られそのデータがＴＤＭフレームに多重化され
ていた。In the conventional interpolation / demodulation circuits 5-1 to N, after the interpolation processing is performed through the 3-tap FIR type filter shown in FIG. 13, the complex multiplier 60 and VCO 61 shown in FIG. The demodulation operation is performed by the demodulation loop including the loop filter 62 and the carrier phase error detector 63. Also, in the figure, the clock phase error detection is obtained by passing the clock phase error detection unit 64 through the clock phase error detection unit 64 based on the phase error component from the carrier phase error detection unit 63, and the data is multiplexed in the TDM frame. .

【００５４】一方、本発明の復調回路８１−１〜Ｎで
は、図５及び図６に示すごとく複素乗算器６０は、３タ
ップのＦＩＲ型フィルタの前に配置されたことにより、
従来内挿回路として使用していたシフトレジスタ５０、
ラッチ回路５３、乗算器５４からなるＦＩＲフィルタを
復調ループ内に含む構成をとっている。すなわち、キャ
リア位相誤差検出部６３、ループフィルタ６２、ＶＣＯ
６１、複素乗算器６０、３タップ型ＦＩＲ型フィルタに
より復調再生ループを構成している。On the other hand, in the demodulation circuits 81-1 to N of the present invention, the complex multiplier 60 is arranged before the 3-tap FIR filter as shown in FIGS.
The shift register 50 used as an interpolation circuit in the past,
An FIR filter including a latch circuit 53 and a multiplier 54 is included in the demodulation loop. That is, the carrier phase error detection unit 63, the loop filter 62, the VCO
61, a complex multiplier 60, and a 3-tap FIR filter constitute a demodulation / reproduction loop.

【００５５】また、図５で得られた零交叉値と識別値を
入力し、前記識別値が変化する場合にはその中間の前記
零交叉値から内挿タイミング誤差を検出する内挿タイミ
ング誤差検出回路６４により位相誤差εを得る。Further, when the zero crossing value and the discriminant value obtained in FIG. 5 are input, and when the discriminant value changes, the interpolating timing error is detected from the intermediate zero crossing value. The circuit 64 obtains the phase error ε.

【００５６】この位相誤差εは、ＬＰＦ８９によって十
分平均化された後、積分器９０に入力される。積分器９
０の出力δは、タップアドレス検出回路８８に入力さ
れ、ＦＤＭクロックとＴＤＭクロックとの時間差情報Ｔ
ｅと加算処理することによりその出力をアドレスとして
ＲＯＭ５１，５２内に記憶されたタップ係数の読み出し
が行なわれ、この重み付けによって復調データとＴＤＭ
フレームタイミングとの同期化をするための内挿ループ
を構成する。The phase error ε is sufficiently averaged by the LPF 89 and then input to the integrator 90. Integrator 9
The output δ of 0 is input to the tap address detection circuit 88 and the time difference information T between the FDM clock and the TDM clock is output.
The tap coefficient stored in the ROMs 51 and 52 is read by using the output as an address by the addition processing with e, and the demodulated data and the TDM are weighted by this weighting.
An interpolation loop for synchronization with frame timing is constructed.

【００５７】この結果、本復調回路は、一般の同期検波
型復調再生ＰＬＬループによる復調機能をもちながら同
時に、ＴＭＵＸ標本化タイミングとＴＤＭフレームタイ
ミングの誤差を上記復調ループ内で吸収する機能も有す
ることができる。As a result, the demodulation circuit has a demodulation function by a general synchronous detection type demodulation / reproduction PLL loop, and at the same time, has a function of absorbing an error between the TMUX sampling timing and the TDM frame timing in the demodulation loop. You can

【００５８】図７は本発明の復調回路８１−１〜Ｎの任
意のチャンネルにおける各部の波形を示すものである。
本図において（ａ）の波形の・印は、ＴＭＵＸ２９の任
意のチャンネルにおける標本化出力データである。この
標本化タイミングは、（ｂ）に示される分周回路２８の
出力パルスにより与えられるもので、その周期はＴｓ
（ｓｅｃ）である。又、（ａ）に示される○印は、復調
回路８１−１〜Ｎが復調すべきデータ値であり、その記
号ｄｎは、（ｅ）に示されるｎｂｉｔの復調出力データ
Ｄｎに対応している。また、×印は本復調回路８１−１
〜Ｎで行なわれる内挿計算値を表わし、その記号Ｖ
（ｎ）はｎｂｉｔのデータＤｎに対応している。（ｃ）
は、ＴＤＭ多重回路６のフレームタイミングを表わして
おり、その周期はＴｍ（ｓｅｃ）である。FIG. 7 shows the waveform of each part in an arbitrary channel of the demodulation circuits 81-1 to N of the present invention.
In the figure, the mark of the waveform of (a) is sampling output data in an arbitrary channel of the TMUX 29. This sampling timing is given by the output pulse of the frequency dividing circuit 28 shown in (b), and its cycle is Ts.
(Sec). Further, the circle marks shown in (a) are data values to be demodulated by the demodulation circuits 81-1 to N, and the symbol dn corresponds to the n-bit demodulated output data Dn shown in (e). . Also, the symbol x indicates the demodulation circuit 81-1.
Represents the interpolated value calculated by ~ N, and its symbol V
(N) corresponds to n-bit data Dn. (C)
Represents the frame timing of the TDM multiplexing circuit 6, and its cycle is Tm (sec).

【００５９】今、（ａ）に示される内挿計算値によるデ
ータＶ（ｎ−１）とｄｎ−１とは位相誤差ε_n-1 を有し
ているとする。この位相誤差（ε）を本復調回路８１−
１〜Ｎの内挿ループによって零とすることによりＴＤＭ
フレームタイミングに同期化した出力データを得る機能
を持たせることが本発明の目的である。Now, it is assumed that the data V (n-1) and dn-1 by the interpolated calculation values shown in (a) have a phase error ε _n-1 . This phase error (ε) is used as the main demodulation circuit 81-
TDM by setting to 0 by the interpolation loop of 1 to N
It is an object of the present invention to have a function of obtaining output data synchronized with frame timing.

【００６０】本図の（ｄ）−によると、（ａ）のＶ
（ｎ−１）を与える時刻をＴ（Ｖ_n-1）とすると、
（ｅ）の復調データｄｎ−１を与える時刻Ｔ（Ｄｎ−
１）との間には、次式だけ遅延が発生している。According to (d)-of this figure, V of (a)
If the time at which (n-1) is given is T (Vn _-1 ),
Time T (Dn- which gives the demodulated data dn-1 of (e).
There is a delay between 1) and the following equation.

【００６１】 ＫＴｍ＋ε_n-1 …（１） ここでＫはＦＩＲフィルタのタップ数であり、本実施例
では３である。すなわち、本発明のＦＩＲ型フィルタの
遅延時間のためフレーム周期Ｔｍの３タップ分だけ遅延
しており、さらに、内挿計算ループに挿入されたＬＰＦ
８９及び積分器９０により積分器９０の出力δ_n-1 だけ
遅延しているためその合計時間だけ遅延されることを示
している。KTm + ε _n-1 (1) Here, K is the number of taps of the FIR filter, which is 3 in this embodiment. That is, due to the delay time of the FIR type filter of the present invention, it is delayed by 3 taps of the frame period Tm, and further, the LPF inserted in the interpolation calculation loop.
89 and the integrator 90 delay the output δ _n-1 of the integrator 90, so that the total time is delayed.

【００６２】このδ_n-1 は、積分器９０の出力により得
られる値であり、内挿ループに従って出力データがＴＤ
Ｍフレームタイミングに同期がとれるよう可変する位相
誤差制御値である。This δ _n-1 is a value obtained from the output of the integrator 90, and the output data is TD according to the interpolation loop.
It is a phase error control value that is variable so as to be synchronized with M frame timing.

【００６３】（ｄ）−は、（ａ）の内挿計算データに
よるＶ（ｎ）を与える時刻Ｔ（Ｖｎ）と（ｅ）の復調デ
ータＶｎを与える時刻Ｔ（Ｄｎ）との間において、 Ｋ・Ｔｍ …（２） だけ遅延していることを示している。これは、前述の位
相誤差ε_n-1 を減少させるため δｎ＝０ …（３） となっており、この結果位相誤差はεｎとなりε_n-1 よ
りも減少している。さらに、同様に（ｄ）−は、Ｖ
（ｎ＋１）を与える時刻Ｔ（Ｖ_n+1 ）と復調データＶｎ
を与える時刻Ｔ（Ｄｎ＋１）との間において、 Ｋ・Ｔｍ＋δ_n+1 …（４） の遅延時間があることを示している。(D)-is K between the time T (Vn) which gives V (n) by the interpolation calculation data of (a) and the time T (Dn) which gives the demodulated data Vn of (e). -Tm ... (2) is delayed. This is δn = 0 (3) in order to reduce the above-mentioned phase error ε _n-1, and as a result, the phase error becomes εn, which is smaller than ε _n-1 . Similarly, (d)-is V
Time T (V _{n + 1} ) giving ( _{n + 1} ) and demodulated data Vn
It is shown that there is a delay time of K · Tm + δ _{n + 1} (4) between the time T (Dn + 1) and

【００６４】この結果、Ｖ（ｎ＋１）とｄｎ＋１との位
相誤差ε_n+1 は ε_n+1 ≒０ …（５） となり出力データＤｎ＋１は、ＴＤＭフレームタイミン
グに同期化できることを示している。すなわち、ループ
フィルタ８９、積分器９０、タップアドレス検出回路８
８、３タップＦＩＲフィルタを介して内挿タイミング位
相誤差回路６４に到る閉ループからなる内挿ループは、
位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋ−Ｌｏｏｐ，Ｐ
ＬＬ）を構成し、負帰帰ループの働きによってタイミン
グ誤差εを零にするよう動作している。As a result, the phase error ε _n + 1 between V (n + 1) and dn + 1 becomes ε _{n + 1} ≈0 (5), indicating that the output data Dn + 1 can be synchronized with the TDM frame timing. That is, the loop filter 89, the integrator 90, the tap address detection circuit 8
An interpolating loop consisting of a closed loop reaching the interpolating timing phase error circuit 64 via an 8- and 3-tap FIR filter is
Phase-locked loop (Phase-Lock-Loop, P
LL) and operates to make the timing error ε zero by the action of the negative feedback loop.

【００６５】一方、キャリア位相誤差検出部６３で検出
されたキャリア位相誤差は、ループフィルタ６２、ＶＣ
Ｏ６１を介して乗算器６０に帰置される閉ループによっ
て同期検波用キャリア再生ＰＬＬとして動作している。On the other hand, the carrier phase error detected by the carrier phase error detection unit 63 is the loop filter 62, VC
The closed loop returned to the multiplier 60 via the O61 operates as a carrier detection PLL for synchronous detection.

【００６６】以上説明した内挿ループにおけるδとεと
の関係は次式によって表わされる。The relationship between δ and ε in the interpolation loop described above is expressed by the following equation.

【００６７】 δｎ＝δ_n-1 −Ｇ・ε_n-1 …（６） ここでＧは、本内挿ループのゲインを表わしている。Δn = δ _n−1 −G · ε _n−1 (6) Here, G represents the gain of this interpolation loop.

【００６８】（ｂ）式より本内挿ループが通常の１次型
ＰＬＬループであることを示している。尚、ＬＰＦ８９
を変えることにより２次型ＰＬＬで構成できることは当
然のことである。Equation (b) shows that this interpolation loop is a normal first-order type PLL loop. In addition, LPF89
It is natural that a secondary type PLL can be constructed by changing the.

【００６９】次に、本発明のタップアドレス検出回路８
８の動作について、以下に説明する。Next, the tap address detection circuit 8 of the present invention
The operation of No. 8 will be described below.

【００７０】今、時刻Ｔ（Ｄｎ）と時刻Ｔ（Ｖｎ）との
時間差は、（２）式で表わされ、その時間は、（ｂ）に
示されたようにＴＭＵＸ２９の出力タイミングとＴＤＭ
回路のフレームタイミングとの時間差情報ＴｅとＴＭＵ
Ｘ標本化パルスの整数倍及びτとの合計値に等しいこと
が示されている。その結果次式が成立する。Now, the time difference between the time T (Dn) and the time T (Vn) is expressed by the equation (2), and the time is the output timing of the TMUX 29 and the TDM as shown in (b).
Time difference information Te and TMU from the frame timing of the circuit
It has been shown to be an integer multiple of the X sampling pulses and equal to the sum of τ. As a result, the following equation is established.

【００７１】 τ＋Ｌ・Ｔｓ＋Ｔｅ＝Ｋ・Ｔｍ＋δ …（７） ただし、（ｄ）−ではδ＝０となっており、またＬは
整数値である。Τ + L · Ts + Te = K · Tm + δ (7) However, in (d)-, δ = 0, and L is an integer value.

【００７２】（７）式より τ＝ＫＴｍ＋δ−ＬＴｓ−Ｔｅ …（８） ただし、｜τ｜≦１／２Ｔｍ …（９）とする。From equation (7), τ = KTm + δ-LTs-Te (8) where | τ | ≦ 1 / 2Tm (9)

【００７３】このτは、（ｂ）のｘ（０）の標本化パス
ルからＬ番目の標本化パルスｘ（−Ｌ）におけるタイミ
ング誤差を表わす。This τ represents the timing error in the Lth sampling pulse x (-L) from the sampling pulse of x (0) in (b).

【００７４】図７の（ｄ）−の場合には、Ｌ＝８とな
っている。In the case of (d)-of FIG. 7, L = 8.

【００７５】図８は、タップアドレス検出回路８８の具
体的構成を示したものである。本図において、加算器９
４，９５，９９と、割算器９６と、小数部分切捨回路９
７と、掛算器９８により構成され、（８）式に基づきτ
が出力されることを示している。FIG. 8 shows a specific configuration of the tap address detection circuit 88. In this figure, the adder 9
4, 95, 99, a divider 96, and a fractional part truncation circuit 9
7 and a multiplier 98, and based on the equation (8), τ
Is output.

【００７６】このτが求められると、図５のＲＯＭ５
１，５２のアドレスとして入力され、ＦＩＲフィルタの
タップ選択が行われ、データ識別検出回路及び零交叉値
検出回路に各々重み係数を発生している。When this τ is obtained, the ROM 5 of FIG.
Addresses 1, 52 are input, FIR filter tap selection is performed, and weighting factors are generated in the data identification detection circuit and the zero crossing value detection circuit.

【００７７】以上説明したように、本発明は、複数の小
型局と再生中継局からなるＦＤＭ／ＴＤＭ変換再生中継
通信方法において、再生中継局にＦＤＭチャンネルの分
波をするためトランスマルチプレクサ型分波回路を使用
し、ＴＭＵＸ出力タイミングとＴＤＭフレームタイミン
グの時間差情報（Ｔｅ）を各チャンネル毎に用意された
復調器に供給し、各復調器内にて内蔵のビットタイミン
グ再生回路の位相誤差制御値（δ）と前記（Ｔｅ）とに
より、復調用波形整形フィルタのタップを指定し、前記
δの追随性を利用することにより、復調出力がＴＤＭタ
イミングに完全同期化され、従来各小型局と再生中継局
間で位相同期化ループを作る構成をしていたのに対し、
大幅にシステム構成の簡易化を図ることができる。As described above, according to the present invention, in the FDM / TDM conversion regenerative relay communication method comprising a plurality of small stations and the regenerative relay station, the transmultiplexer type demultiplexing is performed to demultiplex the FDM channel to the regenerative relay station. A circuit is used to supply the time difference information (Te) between the TMUX output timing and the TDM frame timing to the demodulator prepared for each channel, and the phase error control value () of the built-in bit timing recovery circuit within each demodulator ( By designating the tap of the demodulation waveform shaping filter with δ) and (Te), and utilizing the tracking of δ, the demodulation output is completely synchronized with the TDM timing, and the conventional small stations are regeneratively relayed. Whereas it was configured to create a phase synchronization loop between stations,
The system configuration can be greatly simplified.

【００７８】[0078]

【発明の効果】本発明により次の効果が得られる。According to the present invention, the following effects can be obtained.

【００７９】（１）本発明のＦＤＭ／ＴＤＭ変換再生中
継通信方法及び装置では、再生中継局と小型局間の無線
区間を介する位相制御ループを使用することなくＴＤＭ
多重化データの同期化を再生中継局内で独立して制御で
きるため、無線区間の遅延時間の影響を受けることな
く、安定したシステムを構築できる。(1) In the FDM / TDM conversion regeneration relay communication method and apparatus of the present invention, TDM is performed without using a phase control loop through a wireless section between the regeneration relay station and the small station.
Since the synchronization of the multiplexed data can be controlled independently in the regenerative repeater station, a stable system can be constructed without being affected by the delay time in the wireless section.

【００８０】（２）小型局には、従来のように再生中継
局から送信される位相誤差情報を検出し、また自局の送
信データに挿入する必要もないため小型局の小型・低価
格化が可能となる。(2) Since the small station does not need to detect the phase error information transmitted from the regenerative repeater station and insert it in the transmission data of the own station as in the conventional case, the small station can be made smaller and less expensive. Is possible.

【００８１】（３）小型局と再生中継局との間で伝送さ
れるフレーム信号中に位相誤差信号を挿入する必要がな
いため、フレーム利用効率が増大する。(3) Since it is not necessary to insert the phase error signal in the frame signal transmitted between the small station and the regenerative repeater station, the frame utilization efficiency is increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明実施例のＦＤＭ／ＴＤＭ変換再生中継通
信方法の構成を示す。FIG. 1 shows a configuration of an FDM / TDM conversion regeneration relay communication method according to an embodiment of the present invention.

【図２】本発明実施例のＦＤＭ／ＴＤＭ変換再生装置の
構成を示す。FIG. 2 shows a configuration of an FDM / TDM conversion / reproduction device according to an embodiment of the present invention.

【図３】本発明実施例の時間差検出回路を示す。FIG. 3 shows a time difference detection circuit according to an embodiment of the present invention.

【図４】本発明実施例の時間差検出回路のタイムチャー
トを示す。FIG. 4 is a time chart of the time difference detection circuit according to the embodiment of the present invention.

【図５】本発明実施例の復調回路の詳細図を示す。FIG. 5 is a detailed diagram of a demodulation circuit according to an embodiment of the present invention.

【図６】本発明実施例の復調回路の詳細図を示す。FIG. 6 shows a detailed diagram of a demodulation circuit according to an embodiment of the present invention.

【図７】本発明実施例の復調回路のタイムチャートを示
す。FIG. 7 shows a time chart of the demodulation circuit of the embodiment of the present invention.

【図８】本発明実施例のタップアドレス検出回路を示
す。FIG. 8 shows a tap address detection circuit according to an embodiment of the present invention.

【図９】従来発明のＦＤＭ／ＴＤＭ変換再生中継通信方
法を示す。FIG. 9 shows a conventional FDM / TDM conversion regeneration relay communication method.

【図１０】従来発明のＦＤＭ／ＴＤＭ変換再生装置の構
成を示す。FIG. 10 shows the configuration of a conventional FDM / TDM conversion / reproduction device.

【図１１】従来発明のＴＭＵＸ型分波回路のディジタル
部を示す。FIG. 11 shows a digital section of a TMUX type demultiplexing circuit of the conventional invention.

【図１２】従来発明のＦＤＭチャンネル配置を示す。FIG. 12 shows a conventional FDM channel arrangement.

【図１３】従来発明の３タップＦＩＲ型フィルタを示
す。FIG. 13 shows a conventional 3-tap FIR filter.

【図１４】従来発明の内挿処理の概念図である。FIG. 14 is a conceptual diagram of interpolation processing of the conventional invention.

【図１５】従来発明の復調回路の詳細図である。FIG. 15 is a detailed diagram of a demodulation circuit of the conventional invention.

【図１６】従来発明のＴＤＭフレームデータの構成を示
す。FIG. 16 shows a structure of TDM frame data of the conventional invention.

【符号の説明】[Explanation of symbols]

１ アンテナ ２ 分波器 ３ 受信装置 ４ ＴＭＵＸ型分波回路 ５ 信号内挿／復調回路 ６ 時間多重回路 ７ 変調回路 ８ 送信装置 ９ ＦＤＭ／ＴＤＭ変換装置 １０ 小型局 １１ アンテナ １２ 分波器 １３ 受信装置 １４ 復調器 １５ 受信ベースバンド処理回路 １６ クロック発生同期回路 １７ 送信ベースバンド処理回路 １８ 変調器 １９ 送信装置 ２０ ＦＤＭ／ＴＤＭ変換再生装置 ２１ π／２移相器 ２２，２３ ミキサ ２４，２５ Ａ／Ｄ変換器 ２６ ＴＭＵＸ用クロック源発振器 ２７，２８ 分周器 ２９ ＴＭＵＸ型分波回路 ３０ ラッチ回路 ３１ 内挿回路 ３２ ＴＤＭクロック源発振器 ３３ 分周器 ３４ 復調回路 ３５ 時間多重回路 ３６ 局部発振器 ４０ 直並列変換回路 ４１ ディジタルフィルタ ４２ ＦＦＴ回路 ５０ シフトレジスタ回路 ５１，５２ ＲＯＭ ５３ ラッチ回路 ５４ 乗算器 ５５ 加算器 ６０ 複素乗算器 ６１ ＶＣＯ ６２ ループフィルタ ６３ キャリア位相誤差検出部 ６４ 内挿タイミング誤差検出回路 ６５ 乗算器 ６６，６７ 加算器 ６８ コサイン信号のＲＯＭ ６９ サイン信号のＲＯＭ ７０ １ビット遅延メモリ ７１ 加算器 ７２ 定数乗算器 ７３ 加算器 ７４ 乗算器 ７５ 加算器 ７６ データ識別器 ７７ 排他的論理和 ７８ 変化点検出回路 ７９ ＬＰＦ ８０ 加算器 ８１ 復調回路 ８２ 再生中継局 ８３ ＦＤＭ／ＴＤＭ変換再生装置 ８４ 小型局 ８５ クロック発生／同期回路 ８６ 時間差検出回路 ８７ Ｄフリップフロップ ８８ タップアドレス検出回路 ８９ ＬＰＦ ９０ 積分器 ９１ リセット付カウンタ ９２，９３ Ｄフリップフロップ ９４，９５ 加算器 ９６ 割算器 ９７ 小数部分切捨回路 ９８ 乗算器 ９９ 加算器 DESCRIPTION OF SYMBOLS 1 antenna 2 demultiplexer 3 receiving device 4 TMUX type demultiplexing circuit 5 signal interpolation / demodulation circuit 6 time multiplexing circuit 7 modulation circuit 8 transmitting device 9 FDM / TDM converting device 10 small station 11 antenna 12 demultiplexer 13 receiving device 14 demodulator 15 reception baseband processing circuit 16 clock generation synchronization circuit 17 transmission baseband processing circuit 18 modulator 19 transmission device 20 FDM / TDM conversion / reproduction device 21 π / 2 phase shifter 22, 23 mixer 24, 25 A / D Converter 26 Clock source oscillator for TMUX 27, 28 Frequency divider 29 TMUX type demultiplexing circuit 30 Latch circuit 31 Interpolation circuit 32 TDM clock source oscillator 33 Frequency divider 34 Demodulation circuit 35 Time multiplex circuit 36 Local oscillator 40 Serial-parallel conversion Circuit 41 Digital filter 42 FFT circuit 50 Shift register circuit 51 , 52 ROM 53 Latch circuit 54 Multiplier 55 Adder 60 Complex multiplier 61 VCO 62 Loop filter 63 Carrier phase error detection unit 64 Interpolation timing error detection circuit 65 Multiplier 66, 67 Adder 68 ROM cosine signal 69 Sine signal ROM 70 1-bit delay memory 71 Adder 72 Constant multiplier 73 Adder 74 Multiplier 75 Adder 76 Data identifier 77 Exclusive OR 78 78 Change point detection circuit 79 LPF 80 Adder 81 Demodulation circuit 82 Regenerative relay station 83 FDM / TDM conversion / reproduction device 84 Small station 85 Clock generation / synchronization circuit 86 Time difference detection circuit 87 D flip-flop 88 Tap address detection circuit 89 LPF 90 Integrator 91 Reset counter 92, 93 D flip-flop 94, 95 Adder 96 60% Calculator 97 fractional truncation circuit 98 multiplier 99 adder

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 複数の端末局から送信される複数のチャ
ンネルのＦＤＭ信号を受信しデータ再生した後、端末局
へＴＤＭ信号として送信するＦＤＭ／ＴＤＭ変換再生中
継通信装置において、端末局とは独立に前記複数の端末
局から送信されるＦＤＭ信号内データ信号をＴＤＭフレ
ーム信号と同期化させることを特徴とするＦＤＭ／ＴＤ
Ｍ変換再生中継通信方法。1. An FDM / TDM conversion regeneration relay communication device that receives FDM signals of a plurality of channels transmitted from a plurality of terminal stations, reproduces data, and then transmits as a TDM signal to the terminal station, independent of the terminal station. FDM / TD, characterized in that a data signal in an FDM signal transmitted from the plurality of terminal stations is synchronized with a TDM frame signal.
M conversion regeneration relay communication method. 【請求項２】 複数の端末局から送信される複数のチャ
ンネルのＦＤＭ信号を受信し、データ再生した後端末局
へＴＤＭ信号として送信するＦＤＭ／ＴＤＭ変換再生中
継通信装置は、端末局とは独立に前記複数の端末局から
送信されるＦＤＭ信号内データ信号をＴＤＭフレーム信
号と同期化させる手段を具備することを特徴とする。2. An FDM / TDM conversion regeneration relay communication device, which receives FDM signals of a plurality of channels transmitted from a plurality of terminal stations, reproduces data, and then transmits as a TDM signal to the terminal station, independent of the terminal station. And a means for synchronizing the data signal in the FDM signal transmitted from the plurality of terminal stations with the TDM frame signal. 【請求項３】 請求項２のＦＤＭ／ＴＤＭ変換再生中継
通信装置において、前記ＦＤＭ／ＴＤＭ変換再生中継装
置は、内部のＦＤＭ信号分波用クロック信号を受けＦＤ
Ｍ信号を複数のチャンネルに分波するトランスマルチプ
レクサ型分型回路（以下、ＴＭＵＸと略す）と、ＴＭＵ
Ｘからの複数のチャンネル毎に復調データを出力する復
調手段と、前記復調手段からの復調データを受けＴＤＭ
信号と同期化させる同期化手段と、前記同期化手段から
の同期化された復調データを前記ＴＤＭフレーム信号に
応じて時分割多重する時分割多重回路から構成されるこ
とを特徴とする。3. The FDM / TDM conversion / regeneration relay communication device according to claim 2, wherein the FDM / TDM conversion / regeneration relay communication device receives an internal FDM signal demultiplexing clock signal.
A transmultiplexer type demultiplexing circuit (hereinafter abbreviated as TMUX) for demultiplexing the M signal into a plurality of channels, and TMU.
Demodulation means for outputting demodulation data for each of a plurality of channels from X, and TDM for receiving demodulation data from the demodulation means
It is characterized by comprising a synchronizing means for synchronizing with a signal and a time division multiplexing circuit for time division multiplexing the synchronized demodulated data from the synchronizing means in accordance with the TDM frame signal. 【請求項４】 請求項３のＦＤＭ／ＴＤＭ変換再生中継
通信装置において、同期化手段は、前記復調データを受
けＴＤＭフレーム信号に従って順次出力する多段のシフ
トレジスタと、シフトレジスタの各段の出力に第１の重
み係数を加算し前記ＴＤＭフレーム信号における識別デ
ータ値を算出する識別値算出回路と、シフトレジスタの
各段の出力に第２の重み係数を加算し、前記ＴＤＭフレ
ーム信号での中間でのデータ値（零交叉値）を算出する
零交叉値算出回路と、前記ＦＤＭ信号分波用クロック信
号とＴＤＭフレーム信号とのタイミング時間差を抽出す
る手段と、前記識別データ値と零交叉値から内挿タイミ
ング誤差を抽出する手段と、前記内挿タイミング誤差を
積分する積分器と、前記積分器の出力と前記タイミング
時間差に基づき前記第１及び第２の重み係数を制御する
制御手段とを具備することを特徴とする。4. The FDM / TDM conversion regenerative repeater communication device according to claim 3, wherein the synchronization means provides a multi-stage shift register for receiving the demodulated data and sequentially outputting the demodulated data according to a TDM frame signal, and an output of each stage of the shift register. An identification value calculation circuit that adds a first weighting factor to calculate an identification data value in the TDM frame signal, and a second weighting factor to the output of each stage of the shift register, and in the middle of the TDM frame signal. A zero crossing value calculating circuit for calculating the data value (zero crossing value), means for extracting the timing time difference between the FDM signal demultiplexing clock signal and the TDM frame signal, and Means for extracting an interpolation timing error; an integrator for integrating the interpolation timing error; and an output based on the output of the integrator and the timing time difference. And a control means for controlling the first and second weighting factors. 【請求項５】 請求項４のＦＤＭ／ＴＤＭ変換再生中継
通信装置において、制御手段は、前記積分器出力をδ、
前記タイミング時間差をＴｅ、ＴＤＭフレーム信号周期
をＴｍ、ＦＤＭ信号分波用クロック信号周期をＴｓ、前
記シフトレジスタの段数をＫ、前記前記同期化後の出力
データと復調データとの時間差内の前記ＦＤＭ信号分波
用クロック数をＬ（整数値）としたとき、 ＫＴｍ＋δ−Ｌ・Ｔｓ−Ｔｅ なる関係式で与えられる時間を求めることにより第１，
第２の重み係数が決定できることを特徴とする。5. The FDM / TDM conversion regenerative repeater communication device according to claim 4, wherein the control means outputs the integrator output by δ,
The timing time difference is Te, the TDM frame signal period is Tm, the FDM signal demultiplexing clock signal period is Ts, the number of stages of the shift register is K, the FDM within the time difference between the output data after demodulation and the demodulation data. When the number of signal demultiplexing clocks is L (integer value), the time given by the relational expression KTm + δ-L · Ts-Te
It is characterized in that the second weighting factor can be determined.