JP2943584B2 - FDM / TDM conversion regeneration relay communication method and apparatus - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、複数の小型局（端末
局）との間で共通の再生中継局を用いて相互に通信を行
うＦＤＭ／ＴＤＭ変換再生中継通信方法及び装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FDM / TDM conversion regeneration relay communication method and apparatus for mutually communicating with a plurality of small stations (terminal stations) using a common regeneration relay station.

【０００２】[0002]

【従来の技術】共通の再生中継局を介して複数の小型局
相互間で通信を行なう中継通信システムにおいては、最
近ＦＤＭ／ＴＤＭ変換を用いたＦＤＭ／ＴＤＭ変換再生
中継通信方法及び装置が検討されている。2. Description of the Related Art In a relay communication system for communicating between a plurality of small stations via a common regenerative relay station, recently, an FDM / TDM conversion regenerative relay communication method and apparatus using FDM / TDM conversion have been studied. ing.

【０００３】すなわち、複数の小型局に於ては、装置の
小型化、所要電力の低減のためＳＣＰＣ（Ｓｉｎｇｌｅ
Ｃｈａｎｎｅｌ Ｐｅｒ Ｃａｒｒｉｅｒ）によるＦ
ＤＭ方式（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍ
ｕｌｔｉｐｌｅ Ａｃｃｅｓｓ，周波数分割多重）が有
利である。一方、ネットワーク内の複数の小型局から全
てのチャンネルが集まり、周波数変換をしてまた複数の
小型局へ送信する再生中継局においては、ＴＤＭ（Ｔｉ
ｍｅ Ｄｉｖｉｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓ
ｓ，時分割多重）方式による送信が、ＦＤＭ方式と比較
して変換動作の容易性、共通増幅での非線形歪による混
変調干渉低減のための出力バックオフ低減化等の点で非
常に有利である。That is, in a plurality of small stations, an SCPC (Single PCC) is used in order to reduce the size of the device and the required power.
F by Channel Per Carrier
DM method (Frequency Division M
(Multiple Access, frequency division multiplexing) is advantageous. On the other hand, in a regenerative relay station in which all channels are collected from a plurality of small stations in the network, frequency-converted and transmitted to the plurality of small stations, TDM (Ti
me Division MultipleAcces
s, time division multiplexing) transmission is very advantageous compared to the FDM system in terms of ease of conversion operation, reduction of output back-off for reduction of cross-modulation interference due to nonlinear distortion in common amplification, and the like. is there.

【０００４】このため、上り回線にＦＤＭ方式、下り回
線にＴＤＭ方式を用いたＦＤＭ／ＴＤＭ変換再生中継方
法が様々提案されている。[0004] For this reason, various FDM / TDM conversion regeneration relay methods using the FDM system for the uplink and the TDM system for the downlink have been proposed.

【０００５】例えば、特開昭６３−２９４１４４号公報
にて開示されたＣＡＴＶ網における端末間通信方法や特
願昭６２−９８５６２号公報にて開示された衛星通信へ
の応用で衛星本体にてＦＤＭ／ＴＤＭ変換を行なう衛星
再生中継方法の発明がある。[0005] For example, in a communication method between terminals in a CATV network disclosed in Japanese Patent Application Laid-Open No. Sho 63-294144 and an application to a satellite communication disclosed in Japanese Patent Application No. 62-98562, FDM is applied to the satellite itself. There is an invention of a satellite regeneration relay method for performing / TDM conversion.

【０００６】本発明は、上記ＦＤＭ／ＴＤＭ変換再生中
継衛星通信方法及び装置に関して開示されたＦＤＭ／Ｔ
ＤＭ変換再生中継方法の問題点の解決を図るため発明さ
れたものである。[0006] The present invention relates to an FDM / T disclosed in relation to the above-mentioned FDM / TDM conversion reproduction relay satellite communication method and apparatus.
The present invention has been invented to solve the problem of the DM conversion reproduction relay method.

【０００７】図９は、従来のＦＤＭ／ＴＤＭ変換再生中
継通信方法の構成を示したものである。FIG. 9 shows the configuration of a conventional FDM / TDM conversion regeneration relay communication method.

【０００８】１０は、小型局（端末局）であり、１１は
端末局の送受信アンテナ、１９は送信装置、１８は変調
器、１７は送信ベースバンド信号処理回路、１３は受信
装置、１４は復調器、１５は受信ベースバンド信号処理
回路、１６はクロック発生／同期回路とから構成されて
いる。Reference numeral 10 is a small station (terminal station), 11 is a transmitting / receiving antenna of the terminal station, 19 is a transmitting device, 18 is a modulator, 17 is a transmission baseband signal processing circuit, 13 is a receiving device, and 14 is demodulation. , 15 is a reception baseband signal processing circuit, and 16 is a clock generation / synchronization circuit.

【０００９】９は、再生中継局であり、例えば衛星通信
の場合では通信衛星になる。ここで、１は送受信アンテ
ナ、２は分波器、３は受信装置、４はトランスマルチプ
レクサ型分波回路（ＴＭＵＸ）、５は信号内挿／復調回
路、６は時間多重回路、７は変調回路、８は送信装置で
ある。Reference numeral 9 denotes a regenerative relay station, which becomes a communication satellite in the case of satellite communication, for example. Here, 1 is a transmitting / receiving antenna, 2 is a demultiplexer, 3 is a receiving device, 4 is a transmultiplexer type demultiplexing circuit (TMUX), 5 is a signal interpolation / demodulation circuit, 6 is a time multiplexing circuit, and 7 is a modulation circuit. , 8 are transmission devices.

【００１０】本図において、複数の小型局１０からは、
装置の簡単さからＳＣＰＣディジタル変調信号を周波数
分割多重（ＦＤＭ）として得られるＳＣＰＣ／ＦＤＭ信
号が送信されている。In this figure, a plurality of small stations 10
Due to the simplicity of the apparatus, an SCPC / FDM signal obtained by obtaining an SCPC digital modulation signal as frequency division multiplexing (FDM) is transmitted.

【００１１】また、再生中継局９では、このＳＣＰＣ／
ＦＤＭ信号が、アンテナ１及び分波器２を通った後、受
信装置３にて中間周波数帯に変換された後ＦＤＭ／ＴＤ
Ｍ変換再生装置２０へ入力される。ＦＤＭ／ＴＤＭ変換
再生装置２０は、ＦＤＭ多重化された信号を、ＦＤＭク
ロックに基づいてチャンネル単位にＦＤＭ分離を行うト
ランスマルチプレクサ型分波回路４（以下、ＴＭＵＸと
呼ぶ）と、前記ＦＤＭクロックとＴＤＭクロックとの位
相差を検出し、該検出位相差に基づいて前記ＴＭＵＸの
各出力チャンネルに対して前記ＴＤＭクロックタイミン
グでの信号内挿値（以下、識別信号と呼ぶ）を算出する
と共に、前記ＴＤＭクロックの中間タイミングでの信号
内挿値（以下、ゼロ交叉信号と呼ぶ）を算出する内挿手
段と、該内挿手段からの前記識別信号についてデータ再
生を行なって復調データとして出力する復調手段を有す
ると共に、該復調データと前記ゼロ交叉信号から各小型
局１０の送信信号の送信クロックの前記ＴＤＭクロック
に対する位相誤差を検出する手段を有する内挿／復調回
路５−１〜Ｎと、前記内挿／復調回路５−１〜Ｎからの
各チャンネルの復調信号（復調データ及びクロック位相
誤差データ）を、前記復調データについてはチャンネル
によって定まる時間位置にフレーム毎に、前記クロック
位相誤差データについては所定の時間位置に一定数フレ
ーム（超フレーム）毎にチャンネルにより定まる順番で
それぞれ時分割多重する時間多重回路６とを有する。[0011] In addition, in the reproduction relay station 9, this SCPC /
After the FDM signal passes through the antenna 1 and the duplexer 2 and is converted into an intermediate frequency band by the receiving device 3, the FDM / TD
It is input to the M conversion / reproduction device 20. The FDM / TDM conversion / reproduction device 20 includes a transmultiplexer-type demultiplexing circuit 4 (hereinafter, referred to as TMUX) that separates the FDM-multiplexed signal into FDMs in units of channels based on the FDM clock, the FDM clock and the TDM. A phase difference from the clock is detected, a signal interpolation value (hereinafter, referred to as an identification signal) at the TDM clock timing is calculated for each output channel of the TMUX based on the detected phase difference, and the TDM is calculated. Interpolation means for calculating a signal interpolation value (hereinafter referred to as a zero-crossing signal) at an intermediate timing of a clock; and demodulation means for performing data reproduction on the identification signal from the interpolation means and outputting as demodulated data. And the TDM clock of the transmission clock of the transmission signal of each small station 10 from the demodulated data and the zero-crossing signal. Interpolation / demodulation circuits 5-1 to N having means for detecting a phase error with respect to, and demodulated signals (demodulated data and clock phase error data) of each channel from the interpolation / demodulation circuits 5-1 to N are A time multiplexing circuit 6 for time-division multiplexing the demodulated data for each frame at a time position determined by the channel and for the clock phase error data for a predetermined number of frames (superframes) at a predetermined time position in the order determined by the channel. And

【００１２】時間多重回路６からの時分割多重信号は、
変調回路７によって、共通搬送波で変調された後、送信
装置８、分波器２を通った後、アンテナ１により複数の
小型局１０へ送出される。各小型局１０では、復調器１
４にて時分割多重信号を復調した後、受信ベースバンド
信号処理回路１５にてフレーム及び超フレーム同期信号
を再生すると共に、クロック発生／同期回路１６によっ
て自局の送信クロック位相誤差データを再生し、このデ
ータに基づき、自己の送信クロック位相を制御してい
る。The time division multiplexed signal from the time multiplexing circuit 6 is
After being modulated by the common carrier by the modulation circuit 7, the signal is transmitted to a plurality of small stations 10 by the antenna 1 after passing through the transmitting device 8 and the duplexer 2. In each small station 10, the demodulator 1
After demodulating the time-division multiplexed signal in step 4, the reception baseband signal processing circuit 15 reproduces the frame and superframe synchronization signals, and the clock generation / synchronization circuit 16 reproduces the transmission clock phase error data of the own station. , Based on this data, it controls its own transmission clock phase.

【００１３】すなわち、小型局１０から送信される信号
内の送信クロック位相を制御することにより、再生中継
局９がその位相誤差を検出し、そのデータが再び小型局
へ送られるというループを有することでクロック同期を
確立するＦＤＭ／ＴＤＭ変換再生中継方法をとってい
た。That is, by controlling the transmission clock phase in the signal transmitted from the small station 10, the regenerative relay station 9 has a loop in which the phase error is detected and the data is sent to the small station again. The FDM / TDM conversion / reproduction / relay method for establishing the clock synchronization is adopted.

【００１４】次に、図１０は再生中継局９内のＦＤＭ／
ＴＤＭ変換再生装置２０の具体的構成を示したものであ
る。Next, FIG. 10 shows the FDM /
2 shows a specific configuration of the TDM conversion / reproduction device 20.

【００１５】本図において、３６は局部発振器、２１は
π／２移相器、２２，２３はミキサ、２４，２５はサン
プラの機能を持つＡ／Ｄ変換器、２６はＴＭＵＸ用クロ
ック源発振器、２７，２８は分周器、２９はＴＭＵＸ型
分波回路、３０はラッチ回路、３１−１〜３１−Ｎは内
挿回路、３２はＴＤＭクロック源発振器、３３は分周
器、３４−１〜３４−Ｎは復調回路、３５は時間多重回
路である。In this figure, 36 is a local oscillator, 21 is a π / 2 phase shifter, 22 and 23 are mixers, 24 and 25 are A / D converters having a sampler function, 26 is a TMUX clock source oscillator, 27 and 28 are frequency dividers, 29 is a TMUX type demultiplexer, 30 is a latch circuit, 31-1 to 31-N are interpolation circuits, 32 is a TDM clock source oscillator, 33 is a frequency divider, 34-1 to 34-1. 34-N is a demodulation circuit, and 35 is a time multiplexing circuit.

【００１６】ここで、本図のＴＭＵＸ型分波回路２９は
図９のＴＭＵＸ型分波回路４に、内挿回路３１−１〜３
１−Ｎと復調回路３４−１〜３４−Ｎは、図９の信号内
挿／復調回路５−１〜Ｎに、時間多重回路３５は図９の
時間多重回路６にそれぞれ対応している。Here, the TMUX type demultiplexing circuit 29 shown in FIG. 9 is replaced with the interpolation circuits 31-1 to 31-3 in the TMUX type demultiplexing circuit 4 shown in FIG.
1-N and the demodulation circuits 34-1 to 34-N correspond to the signal interpolation / demodulation circuits 5-1 to N in FIG. 9, and the time multiplexing circuit 35 corresponds to the time multiplexing circuit 6 in FIG.

【００１７】本図において、受信された受信中間周波数
帯信号は、ＴＭＵＸ２９出力に於てチャンネル毎に分離
されＯＨｚ帯に周波数変換され、更にＦＤＭクロック
（分周器２８出力）でサンプリングされた形で出力され
る。ＴＭＵＸ２９の動作は、「ＴＤＭ−ＦＤＭ Ｔｒａ
ｎｓｍｕｌｔｉｐｌｅｘｅｒ Ｄｉｇｉｔａｌ Ｐｏｌ
ｙｐｈａｓｅ ａｎｄ ＦＦＴ」（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎ ｏｎＣｏｍｍｕｎｉｃａｔｉｏｎ，ｖ
ｏｌ，ｃｏｍ−２２，Ｎｏ．９ ＳＥＰＴＥＭＢＥＲ
１９７４）に詳細が示されている。In FIG. 1, a received intermediate frequency band signal is separated for each channel at a TMUX 29 output, frequency-converted into an OHz band, and further sampled by an FDM clock (frequency divider 28 output). Is output. The operation of TMUX29 is described in “TDM-FDM Tra
nsmultiplexer Digital Pol
yphase and FFT "(IEEE Tran
action onCommunication, v
ol, com-22, No. 9 SEPTEMBER
1974).

【００１８】すなわち、図１１は、図１０のＴＭＵＸ型
分波回路２９のディジタル部を示す。４０はＮチャンネ
ルのシリアル入力データをパラレル出力データに変換す
るための直並列変換回路、４１−１〜４１−Ｎは、ディ
ジタルフィルタ、４２はＦＦＴ（高速フーリエ変換）回
路である。FIG. 11 shows a digital section of the TMUX type demultiplexing circuit 29 of FIG. 40 is a serial-parallel conversion circuit for converting N-channel serial input data into parallel output data, 41-1 to 41-N are digital filters, and 42 is an FFT (fast Fourier transform) circuit.

【００１９】このＮ個のディジタルフィルタ４１−１〜
４１−ＮとＦＦＴ回路４２によるトランスマルチプレク
サ方式によりＦＤＭクロックを用いて受信中間周波数帯
ＦＤＭ信号を分離している。すなわち、受信中間周波数
帯ＦＤＭ信号の各ＦＤＭチャンネルは、ＦＤＭクロック
周波数単位でチャンネル化されており、トランスマルチ
プレクサ方式では、図１２で示すような△ｆ（クロック
周波数）ステップで第１〜第ＮのＦＤＭチャンネルを完
全ディジタル信号処理で分離する。ＴＭＵＸ２９は、本
質的に複素信号処理であり、各チャンネル出力は実部及
び虚部信号より成る。また、図１２より明らかなよう
に、各ＦＤＭチャネルは、周波数軸上で完全に分離され
ているので、小型局からの送信キャリアの周波数が正し
ければチャネル間干渉は発生しない。ところが、一般に
各チャンネルのデータ速度と、ＦＤＭクロックは、周波
数的にも位相的にも非同期の関係にある。The N digital filters 41-1 to 41-1
A receiving intermediate frequency band FDM signal is separated using an FDM clock by a transmultiplexer method using the FFT circuit 41-N and an FFT circuit 42. That is, each FDM channel of the reception intermediate frequency band FDM signal is channelized in units of FDM clock frequency, and in the transmultiplexer system, the first to Nth steps are performed in Δf (clock frequency) steps as shown in FIG. The FDM channels are separated by full digital signal processing. TMUX 29 is essentially a complex signal process, where each channel output consists of real and imaginary signals. Also, as is clear from FIG. 12, since the FDM channels are completely separated on the frequency axis, if the frequency of the carrier transmitted from the small station is correct, no inter-channel interference occurs. However, in general, the data rate of each channel and the FDM clock have an asynchronous relationship both in frequency and phase.

【００２０】従って、ＦＤＭ／ＴＤＭ変換を行うために
は、データ速度に一致したＴＤＭクロックでサンプルし
直さなければならない。このために、信号内挿を行う事
が必要となる。信号内挿を行うためには、内挿すべきタ
イミング、即ち、図１０におけるＴＤＭクロック（クロ
ック発振器３２の出力）と、ＴＭＵＸ２９の出力データ
列のタイミング、即ちＦＤＭクロック（分周器２８出
力）との時間差（位相差）を知る事が必要である。この
時間差は分周器２８及び２７の内容をラッチ回路３０を
用いてＴＤＭクロックでラッチする事によって簡単に検
出できる。Therefore, in order to perform the FDM / TDM conversion, it is necessary to resample with a TDM clock that matches the data rate. Therefore, it is necessary to perform signal interpolation. In order to perform signal interpolation, the timing to be interpolated, that is, the TDM clock (the output of the clock oscillator 32) in FIG. 10 and the timing of the output data string of the TMUX 29, that is, the FDM clock (the output of the frequency divider 28), It is necessary to know the time difference (phase difference). This time difference can be easily detected by latching the contents of the frequency dividers 28 and 27 with the TDM clock using the latch circuit 30.

【００２１】図１３は、図１０に示された内挿回路３１
の詳細を示したものである。５０はシフトレジスタ、５
１，５２は後述するフィルタのタップ係数を格納するＲ
ＯＭ、５３はラッチ回路、５４は乗算器、５５は加算器
である。FIG. 13 shows the interpolation circuit 31 shown in FIG.
Is shown in detail. 50 is a shift register, 5
Rs 1 and 52 store tap coefficients of a filter to be described later.
OM and 53 are latch circuits, 54 is a multiplier, and 55 is an adder.

【００２２】本図に示した内挿回路における信号内挿の
原理は、ＴＭＵＸ２９からのチャンネル毎の実部信号、
虚部信号をそれぞれ、ＦＩＲ型フィルタに通すことであ
り、図１３の中上方のシフトレジスタ５０、ラッチ回路
５３、乗算器５４の組合わせが実部信号用のＦＩＲフィ
ルタを構成し、本図中下方のシフトレジスタ５０、ラッ
チ回路５３、乗算器５４、加算器５５の組合わせが虚部
信号用ＦＩＲフィルタを構成している。簡単のため、図
１３では、３タップのＦＩＲ型フィルタを示すが、一般
にはもっとタップ数が多くとられるのが通常である。The principle of signal interpolation in the interpolation circuit shown in the figure is based on the real part signal for each channel from the TMUX 29,
Each of the imaginary part signals is passed through an FIR filter. The combination of the shift register 50, the latch circuit 53, and the multiplier 54 in the middle and upper part of FIG. 13 constitutes an FIR filter for the real part signal. The combination of the lower shift register 50, the latch circuit 53, the multiplier 54, and the adder 55 constitutes an imaginary part signal FIR filter. For the sake of simplicity, FIG. 13 shows a three-tap FIR filter, but in general, the number of taps is generally larger.

【００２３】また、本図において、ＲＯＭ５１、５２は
各々ＴＤＭクロックの立ち上がりタイミング１及び立ち
下がりタイミングに於る信号内挿値を得るためのタップ
係数を格納しているＲＯＭであり、ＦＤＭクロックとＴ
ＤＭクロックとの間の時間差（Ｔｅ）情報、即ち、図１
０のラッチ回路３０の出力をアドレスとしてタップ係数
の読み出しが行なわれ、ＦＩＲ型フィルタは読み出され
たタップ係数で重み付けを行う。In the figure, ROMs 51 and 52 are ROMs storing tap coefficients for obtaining signal interpolation values at the rising timing 1 and the falling timing of the TDM clock, respectively.
Time difference (Te) information from the DM clock, ie, FIG.
The tap coefficient is read using the output of the latch circuit 30 of 0 as an address, and the FIR filter weights the read tap coefficient.

【００２４】このようにして、実部及び虚部のＦＩＲ型
フィルタはそれぞれ、ＴＤＭクロックの立合がり点とな
るべき内挿値と、そのちょうど中間のタイミングで信号
の変化の真中、いわゆる零交叉点の内挿値を算出する。In this way, the real part and the imaginary part FIR type filters each have an interpolated value to be a rising point of the TDM clock and a so-called zero-crossing point in the middle of a signal change at a timing exactly in between. Calculate the interpolated value of.

【００２５】信号内挿の様子は図１４に示されており、
同図に於て、△印はＴＭＵＸ２９からのデータ出力、即
ちＦＤＭクロックタイミングを、○はＴＤＭクロック立
ち上がりタイミングを、×はＴＤＭクロック立ち下がり
タイミングを示す。図１４に示すように、クロック位相
誤差を正しく検出する為には、信号の変化の方向を知る
事が必要であり、これは以下に述べる方法で検出され
る。The state of signal interpolation is shown in FIG.
In the same figure, the symbol △ indicates the data output from the TMUX 29, that is, the FDM clock timing, ○ indicates the TDM clock rising timing, and × indicates the TDM clock falling timing. As shown in FIG. 14, in order to correctly detect the clock phase error, it is necessary to know the direction of the signal change, which is detected by the method described below.

【００２６】図１５は、図１０に示された復調回路３４
−１〜Ｎの詳細を示す。FIG. 15 shows the demodulation circuit 34 shown in FIG.
Details of -1 to N will be described.

【００２７】６０は、複素乗算器、６１はＶＣＯ、６２
はループフィルタ、６３はキャリア位相誤差検出部、６
４はクロック位相誤差検出部を示す。Reference numeral 60 denotes a complex multiplier, 61 denotes a VCO, 62
Is a loop filter, 63 is a carrier phase error detector, 6
Reference numeral 4 denotes a clock phase error detector.

【００２８】６５は乗算器、６６，６７は加算器、６
８，６９はそれぞれコサイン信号、サイン信号発生用の
ＲＯＭ、７０は１ビット遅延メモリ、７１は加算器、７
２は定数乗算器、７６はデータ識別器、７７は排他的論
理和ゲート、７８は変化点検出回路、７９はディジタル
ＬＰＦ、８０は加算器である。65 is a multiplier, 66 and 67 are adders, 6
8 and 69 are ROMs for generating a cosine signal and a sine signal, 70 is a 1-bit delay memory, 71 is an adder, 7
2 is a constant multiplier, 76 is a data discriminator, 77 is an exclusive OR gate, 78 is a change point detection circuit, 79 is a digital LPF, and 80 is an adder.

【００２９】本図を参照して復調回路の動作について説
明すると、この復調回路は内挿回路からの信号をもとに
データ再生を行うと共に、クロック位相誤差（タイミン
グ誤差）を検出するものであり、複素乗算器６０、ＶＣ
Ｏ６１、ループフィルタ６２、キャリア位相誤差検出部
６３から成る閉ループ回路は、通常の同期検波ＱＰＳＫ
復調回路を構成し、復調データを再生する。The operation of the demodulation circuit will now be described with reference to this figure. This demodulation circuit reproduces data based on the signal from the interpolation circuit and detects a clock phase error (timing error). , Complex multiplier 60, VC
O61, a loop filter 62, and a carrier phase error detection unit 63 constitute a closed loop circuit using ordinary synchronous detection QPSK.
A demodulation circuit is configured to reproduce demodulated data.

【００３０】クロック位相誤差検出は、キャリア位相誤
差検出部６３からの位相誤差成分をもとに行われ、クロ
ック位相誤差検出部６４における排他的論理和ゲート７
７によって上述した変化点の有無信号を発生し、変化点
検出回路７８において、データに変化点の無い場合に
は、データによって乗算器６５に於て極性の補正を行
い、ＬＰＦ７９に於て十分平均化して加算器８０からク
ロック位相誤差εを出力する。The clock phase error detection is performed based on the phase error component from the carrier phase error detection section 63, and the exclusive OR gate 7 in the clock phase error detection section 64
7, a change point detection circuit 78 generates the above-mentioned change point presence / absence signal. If there is no change point in the data in the change point detection circuit 78, the polarity is corrected in the multiplier 65 with the data, and the LPF 79 outputs a sufficient average. And the adder 80 outputs a clock phase error ε.

【００３１】図１６は、図１０の時間多重回路３５の出
力に於ける信号のフレーム構成を示し、図１０の復調回
路３４−１〜３４−Ｎから出力される変調データとクロ
ック位相誤差データが多重化されている。１フレーム
は、フレームの始まりを示すためのＵＷ（ユニークワー
ド）と、超フレームの始まりを示すＳＦ（スーパーフレ
ーム）ビット及びクロック位相誤差を示すＴＥ部とＣＨ
１〜ＣＨＮとＮチャンネルの信号とを多重するデータ部
より成る。ＳＦは一定数のフレーム毎に変化して超フレ
ームの始まりを示し、予め定った順番で各チャンネルの
送信クロック位相誤差εをＴＥ部に時間多重する。FIG. 16 shows the frame structure of the signal at the output of the time multiplexing circuit 35 of FIG. 10. The modulation data and the clock phase error data output from the demodulation circuits 34-1 to 34-N of FIG. It is multiplexed. One frame includes a UW (unique word) for indicating the start of a frame, an SF (super frame) bit for indicating the start of a superframe, and a TE unit and a CH for indicating a clock phase error.
1 to CHN and a data section for multiplexing N-channel signals. The SF changes every fixed number of frames to indicate the beginning of a superframe, and time-multiplexes the transmission clock phase error ε of each channel to the TE unit in a predetermined order.

【００３２】各小型局は、受信信号を復調再生して、図
１６のフレーム信号を再生し、フレーム同期及び超フレ
ーム同期を確立する。これは、図９の小型局１０におけ
る受信ベースバンド信号処理回路１５において行なわれ
る。各小型局１０は、自局が送出したチャンネルのクロ
ック位相誤差情報を選択し、それによって送信クロック
発生回路１６に於て送信クロックを位相制御する。Each small station demodulates and reproduces the received signal, reproduces the frame signal shown in FIG. 16, and establishes frame synchronization and superframe synchronization. This is performed in the reception baseband signal processing circuit 15 in the small station 10 in FIG. Each small station 10 selects the clock phase error information of the channel transmitted by itself, and controls the phase of the transmission clock in the transmission clock generation circuit 16 accordingly.

【００３３】以上説明したように、従来構成では、再生
中継局９にて検出されたクロック位相誤差データにもと
づいて各小型局の送信クロックの位相制御を行なってい
た。この結果、ＦＤＭ−ＴＤＭ変換に際してのチャンネ
ルのクロック位相誤差に起因するチャンネル間干渉を発
生する事がなく安定な通信が可能となる。As described above, in the conventional configuration, the phase control of the transmission clock of each small station is performed based on the clock phase error data detected by the regenerative relay station 9. As a result, stable communication can be achieved without causing inter-channel interference due to clock phase errors of channels at the time of FDM-TDM conversion.

【００３４】[0034]

【発明が解決しようとする課題】しかし、従来構成にお
けるＦＤＭ／ＴＤＭ変換再生中継通信方法では、各小型
局１０において、クロック発生／同期回路１６は、再生
中継局９から送信された位相誤差制御データを検出し、
自局の送信クロックを制御する必要があった。この制御
を行う回路は、全てディジタル信号処理で行なわれるた
めＬＳＩ化により小型化が可能であるが、各小型局はで
きる限り小型化、低価格化、低消費電力化が必要である
ため削減若しくは削除が望まれていた。However, in the FDM / TDM conversion regeneration relay communication method in the conventional configuration, in each small station 10, the clock generation / synchronization circuit 16 uses the phase error control data transmitted from the regeneration relay station 9. To detect
It was necessary to control its own transmission clock. Since the circuits that perform this control are all performed by digital signal processing, they can be miniaturized by using LSIs. However, each small station needs to be made as small as possible, low in price, and low in power consumption. Deletion was desired.

【００３５】また、従来の位相制御方式では、再生中継
局９と各小型局１０との間の位相制御ループによって構
成されているため、無線区間の遅延時間によって位相制
御応答時間が遅延してしまう欠点をもっていた。無線区
間が衛星通信のように長い遅延時間を有する場合には応
答時間の遅延が非常に大きな問題となっていた。Further, in the conventional phase control system, since the phase control loop is formed between the regenerative relay station 9 and each of the small stations 10, the phase control response time is delayed by the delay time of the radio section. Had drawbacks. When a wireless section has a long delay time like satellite communication, a delay in response time has become a very serious problem.

【００３６】さらに、図１６に示すごとく、変調データ
の１フレーム中にクロック位相誤差ＴＥが挿入されてい
るためフレーム利用効率の劣化となる。特にデータ伝送
速度が低い場合には、このＴＥ部分が長くなるため、１
フレーム長が長くなってしまったり、あるいは情報デー
タ伝送量の低下となる問題を有していた。Further, as shown in FIG. 16, since the clock phase error TE is inserted in one frame of the modulated data, the frame use efficiency is deteriorated. Particularly, when the data transmission speed is low, the TE portion becomes long,
There has been a problem that the frame length becomes longer or the amount of information data transmitted decreases.

【００３７】以上説明したように、本発明のＦＤＭ／Ｔ
ＤＭ変換再生中継通信方法及び装置では、従来構成と同
様に複数の小型局の間で共通の再生中継局を介して相互
に通信を行う通信網に於て、再生中継局で検出されたク
ロック位相誤差データに基づき各小型局の送信クロック
の位相制御を行なう従来の問題を解決するため、再生中
継局内の復調回路によってＴＤＭタイミングに同期化し
た信号を得る手段を提供することを目的にしている。As described above, the FDM / T of the present invention
In the DM conversion regeneration relay communication method and apparatus , the clock phase detected by the regeneration relay station is used in a communication network in which a plurality of small stations communicate with each other via a common regeneration relay station, as in the conventional configuration. An object of the present invention is to provide a means for obtaining a signal synchronized with TDM timing by a demodulation circuit in a regenerative relay station in order to solve the conventional problem of controlling the phase of a transmission clock of each small station based on error data.

【００３８】[0038]

【課題を解決するための手段】すなわち、本発明のＦＤ
Ｍ／ＴＤＭ変換再生中継通信方法は、複数の端末局から
送信された複数のデジタル変調されたチャンネルからな
るＦＤＭ信号をトランスマルチプレクサ型分波回路（Ｔ
ＭＵＸ）で分波しデータ再生した後、端末局へＴＤＭ信
号として送信するＦＤＭ／ＴＤＭ変換再生中継通信方法
において、前記ＴＭＵＸの出力タイミングとＴＤＭフレ
ームタイミングの時間差情報を各チャンネル毎に設けら
れた復調回路に供給し、各復調回路内において内蔵のビ
ットタイミング再生回路の位相誤差制御値と前記時間差
情報により復調用波形整形フィルタのタップを指定し、
前記位相差制御値の追随性を利用して復調出力をＴＤＭ
タイミングに同期化することを特徴とする。Means for Solving the Problems That is, the FD of the present invention
The M / TDM conversion regeneration relay communication method uses a transmultiplexer type demultiplexer (TDM) for transmitting an FDM signal composed of a plurality of digitally modulated channels transmitted from a plurality of terminal stations.
MUX), and after reproducing the data, transmitting the resulting data as a TDM signal to the terminal station in a FDM / TDM conversion reproduction relay communication method, a demodulation provided for each channel by providing the time difference information between the TMUX output timing and the TDM frame timing. Supply to the circuit, in each demodulation circuit, specifies the tap of the waveform shaping filter for demodulation by the phase error control value of the built-in bit timing reproduction circuit and the time difference information,
The demodulation output is converted to a TDM signal using the followability of the phase difference control value.
It is characterized in that it is synchronized with the timing.

【００３９】また、前記復調回路は、ＴＭＵＸ出力に接
続された複素乗算器と、前記乗算器の出力に接続された
シフトレジスタと、前記シフトレジスタの出力と第１の
重み係数とを加算し、前記ＴＤＭフレームタイミングに
おける識別データ値を算出する識別値算出回路と、前記
シフトレジスタの出力と第２の重み係数とを加算し、前
記ＴＤＭフレームタイミングの中間でのデータ値を算出
する零交叉値算出回路と、前記識別値算出回路の出力に
てキャリア位相誤差を検出するキャリア位相誤差検出回
路と、前記キャリア位相誤差検出回路の出力に接続され
たループフィルタと、前記ループフィルタの出力により
制御されるＶＣＯと、前記ＶＣＯを前記複素乗算器に入
力することによりキャリア再生ループを構成する復調手
段と、前記零交叉値と前記識別値を入力し、前記識別値
が変化する場合には、その中間の前記零交叉値から内挿
タイミング誤差を検出する内挿タイミング誤差検出回路
と、前記内挿タイミング誤差検出回路の出力に接続され
た低減ろ波器と、低減ろ波器の出力を積分をする積分器
と、前記積分器の出力と前記時間差情報から前記識別値
検出回路と零交叉値検出回路に第１及び第２の重み係数
を発生するタップアドレス検出回路とを有し復調データ
とＴＤＭフレームタイミングとの同期化をするための内
挿ループを構成する同期化手段とを有している。Further, the demodulation circuit adds a complex multiplier connected to the output of the TMUX, a shift register connected to the output of the multiplier, an output of the shift register and a first weighting factor, An identification value calculation circuit for calculating an identification data value at the TDM frame timing; and a zero-crossing value calculation for adding an output of the shift register and a second weighting factor to calculate a data value at the middle of the TDM frame timing. A circuit, a carrier phase error detection circuit that detects a carrier phase error at an output of the identification value calculation circuit, a loop filter connected to an output of the carrier phase error detection circuit, and control by an output of the loop filter. A VCO; demodulating means for forming a carrier recovery loop by inputting the VCO to the complex multiplier; Inputting the discrimination value, and when the discrimination value changes, an interpolation timing error detection circuit for detecting an interpolation timing error from the intermediate zero-crossing value, and an output of the interpolation timing error detection circuit. A reduced filter connected to the integrator, an integrator for integrating the output of the reduced filter, and the first and second identification value detection circuits and the zero-crossing value detection circuit based on the output of the integrator and the time difference information. A tap address detecting circuit for generating a weighting factor of 2; and a synchronizing means forming an interpolation loop for synchronizing demodulated data with TDM frame timing.

【００４０】[0040]

【実施例】図１に本発明のＦＤＭ／ＴＤＭ変換再生中継
通信方法の構成を示す。本図において、従来のＦＤＭ／
ＴＤＭ変換再生中継通信方法の構成の図９と同一の構成
部分については同一符号を付し、その説明を省略する。
図１において、再生中継局８２は、本発明によるＦＤＭ
／ＴＤＭ変換再生装置８３を除いて従来の再生中継局９
と同一の構成をしている。FIG. 1 shows the configuration of an FDM / TDM conversion reproduction relay communication method according to the present invention. In this figure, the conventional FDM /
The same components as those in FIG. 9 of the configuration of the TDM conversion reproduction relay communication method are denoted by the same reference numerals, and description thereof will be omitted.
In FIG. 1, the regenerative relay station 82 is an FDM according to the present invention.
The conventional reproduction relay station 9 except for the / TDM conversion reproduction device 83
It has the same configuration as.

【００４１】また、端末局（小型局）８４のクロック発
生／同期回路８５は、前記ＦＤＭ／ＴＤＭ変換再生装置
８３にてクロック位相誤差が補正されているため、従来
ＴＤＭデータに挿入されていたクロック位相誤差を検出
し、自局の送信クロックを制御する回路が無い構成とな
っている。尚、それ以外は全て従来の小型局１０と等価
である。The clock generation / synchronization circuit 85 of the terminal station (small station) 84 corrects the clock phase error by the FDM / TDM converter / reproducer 83. The configuration is such that there is no circuit for detecting the phase error and controlling the transmission clock of the own station. The rest is otherwise equivalent to the conventional small station 10.

【００４２】従来のＦＤＭ／ＴＤＭ変換再生中継通信シ
ステムでは、信号内挿／復調回路５−１〜Ｎで得られた
クロック位相誤差データは、時間多重回路６で時分割多
重された後、変調波として再生中継局８２より各小型局
１０へ送信され、各小型局１０では、この時分割多重信
号を再生し前述のクロック位相誤差データを再生し、こ
のデータに基づいて、自局の送信クロック位相を制御
し、再生中継局８２より小型局１０までの往復路を含む
ループでクロック同期を確立していた。In the conventional FDM / TDM conversion regeneration relay communication system, the clock phase error data obtained by the signal interpolation / demodulation circuits 5-1 to N are time-division multiplexed by the time multiplexing circuit 6 and then modulated. Is transmitted from the regenerative relay station 82 to each of the small stations 10, and each of the small stations 10 reproduces the time-division multiplexed signal and reproduces the clock phase error data described above. , And clock synchronization is established in a loop including a reciprocating path from the reproduction relay station 82 to the small station 10.

【００４３】しかし、本発明のＦＤＭ／ＴＤＭ変換再生
中継通信システムでは、上記のクロック位相誤差を再生
中継器８２内で補償してクロック同期を確立している。
すなわち、再生中継器８２内の復調回路８１−１〜Ｎに
おいて受信波形整形フィルタ動作と時分割フレームに対
する同期化機能を同時に持つことにより、小型局８４へ
は従来送信データと共に送信されていたクロック位相誤
差データを何ら送信する必要がなくなった。また、当然
に小型局８４では、クロック位相誤差に基づき自局の送
信クロックの位相制御を行なう必要もなく小型局の小
型，簡易化が図られる利点も有している。However, in the FDM / TDM conversion regeneration relay communication system of the present invention, the clock phase error is compensated in the regeneration repeater 82 to establish clock synchronization.
That is, the demodulation circuits 81-1 to 81-N in the regenerative repeater 82 simultaneously have the reception waveform shaping filter operation and the synchronization function for the time-division frame. It is no longer necessary to send any error data. In addition, the small station 84 naturally has the advantage that it is not necessary to control the phase of its own transmission clock based on the clock phase error, and the small station can be made smaller and simpler.

【００４４】図２は、本発明のＦＤＭ／ＴＤＭ変換再生
装置８３の構成を示したものである。本図において、３
６は復調用局部発振器、２１はπ／２移相器、２２，２
３はミキサ、２４，２５はサンプラの機能を有するＡ／
Ｄ変換器、２６は、ＴＭＵＸの基本タイミングを発生す
るタイミング発生回路、２７，２８は、分周器、２９
（４）は、ＴＭＵＸ型分波回路、３２はＴＤＭクロック
源発振器、３３は分周器、３５は時間多重化回路、８１
−１〜Ｎは、各チャンネル単位の復調回路、８６は、Ｔ
ＭＵＸ型分波回路２９とＴＤＭ回路３５の間のフレーム
時間差を検出する時間差検出回路である。図３は、本発
明に用いられる時間差検出回路８６の構成を示したもの
である。本図において９１は、リセット付カウンタ、９
２，９３はＤフリップフロップである。本回路によって
ＴＭＵＸ標本化タイミングと時分割多重フレームタイミ
ングとのタイミング差がＤフリップフロップ９２の出力
に得られる。FIG. 2 shows the configuration of the FDM / TDM conversion / reproduction device 83 of the present invention. In this figure, 3
6 is a local oscillator for demodulation, 21 is a π / 2 phase shifter, 22, 2
3 is a mixer, 24 and 25 are A /
D converter, 26 is a timing generation circuit for generating the basic timing of TMUX, 27 and 28 are frequency dividers, 29
(4) is a TMUX type demultiplexing circuit, 32 is a TDM clock source oscillator, 33 is a frequency divider, 35 is a time multiplexing circuit, 81
-1 to N are demodulation circuits for each channel, and 86 is T
This is a time difference detection circuit for detecting a frame time difference between the MUX type demultiplexing circuit 29 and the TDM circuit 35. FIG. 3 shows a configuration of the time difference detection circuit 86 used in the present invention. In this figure, 91 is a counter with reset, 9
2 and 93 are D flip-flops. With this circuit, the timing difference between the TMUX sampling timing and the time division multiplex frame timing is obtained at the output of the D flip-flop 92.

【００４５】図４は、時間差検出回路８６のタイミング
を示した図である。本図において、（ｂ）のＴＭＵＸ出
力標本タイミング（周期Ｔｓ）の立上り時間ｔ₀ と
（ｄ）のＴＤＭフレームタイミング（周期Ｔｍ）の立上
り時間ｔ₁ との時間差Ｔｅがカウンタ９２の出力でｎ番
目に表われ、その結果、タイミング差情報ＴｅがＤフリ
ップフロップ９３に出力されることを示している。FIG. 4 is a diagram showing the timing of the time difference detection circuit 86. In the figure, the time difference Te between the rising time t ₀ of the TMUX output sampling timing (period Ts) of (b) and the rising time t ₁ of the TDM frame timing (period Tm) of (d) is the nth output of the counter 92. As a result, the timing difference information Te is output to the D flip-flop 93.

【００４６】図５及び図６は、両者によって本発明に用
いられる復調回路８１−１〜Ｎの構成を表わしている。FIGS. 5 and 6 show the configuration of the demodulation circuits 81-1 to 81-N used in the present invention.

【００４７】図５は、本発明の復調回路８１−１〜Ｎの
前段の部分を表わしており、ＴＭＵＸ型分波回路２９の
出力にて、ＦＤＭチャンネル分離された信号を入力し、
情報データ及びゼロクロスデータを得る部分を表わして
いる。FIG. 5 shows the former stage of the demodulation circuits 81-1 to 81-N according to the present invention. At the output of the TMUX type demultiplexing circuit 29, a signal separated into FDM channels is inputted.
It shows a part for obtaining information data and zero cross data.

【００４８】本図において８７は、高速なＴＤＭクロッ
ク信号３２をクロック入力とするＤフリップフロップ、
６５，６６，６７の組み合わせ回路は図６に示されるＶ
ＣＯ６１の出力電圧とＤフリップフロップ８７の出力信
号との複素乗算処理を行なう複素乗算回路６０、５０は
シフトレジスタ、５１，５２はＦＩＲフィルタのタップ
係数を格納するＲＯＭ、５３，５４はラッチ回路、５４
は乗算器、５５は加算器である。従来例と同様に実部信
号に対しては、本図中上方のシフトレジスタ５０、ラッ
チ回路５３、乗算器５４の組み合わせがＦＩＲフィルタ
を構成する。一方、虚部信号に対しては、本図中下方の
シフトレジスタ５０、ラッチ回路５３、乗算器５４の組
み合わせがＦＩＲフィルタを構成する。８８は、タップ
係数重み格納番地発生回路（加算回路）であり、時間差
検出回路８６の出力である時間差情報Ｔｅと図６の積分
器９０の出力の位相誤差制御値δとの加算機能を有す
る。また、本図中上方のシフトレジスタ５０、ラッチ回
路５３、乗算器５４、ＲＯＭ５１加算器５５でデータ識
別値検出回路が構成され、その出力として情報データが
得られる。In the figure, reference numeral 87 denotes a D flip-flop having a high-speed TDM clock signal 32 as a clock input;
The combination circuit of 65, 66, and 67 has the V
Complex multiplying circuits 60 and 50 for performing a complex multiplying process of the output voltage of the CO 61 and the output signal of the D flip-flop 87 are shift registers, 51 and 52 are ROMs for storing tap coefficients of FIR filters, 53 and 54 are latch circuits, 54
Is a multiplier, and 55 is an adder. As in the conventional example, the combination of the shift register 50, the latch circuit 53, and the multiplier 54 in the upper part of FIG. On the other hand, for the imaginary part signal, the combination of the lower shift register 50, the latch circuit 53 and the multiplier 54 in the figure constitutes an FIR filter. Reference numeral 88 denotes a tap coefficient weight storage address generation circuit (addition circuit) that has a function of adding the time difference information Te output from the time difference detection circuit 86 and the phase error control value δ output from the integrator 90 in FIG. A shift register 50, a latch circuit 53, a multiplier 54, and a ROM 51 adder 55 in the upper part of the figure constitute a data identification value detection circuit, and information data is obtained as an output thereof.

【００４９】また、本図中下方のシフトレジスタ５０、
ラッチ回路５３、乗算器５４、ＲＯＭ５２、加算器５５
で零交叉値検出回路が構成され、その出力としてゼロク
ロスデータが得られる。The lower shift register 50 in FIG.
Latch circuit 53, multiplier 54, ROM 52, adder 55
Constitutes a zero-crossing value detection circuit, and outputs zero-crossing data as its output.

【００５０】図４は、復調回路８１−１〜Ｎの構成の後
段部分を示しており、復調データ及び前記位相誤差制御
値δを得る部分を示している。FIG. 4 shows a latter part of the configuration of the demodulation circuits 81-1 to 81-N, and shows a part for obtaining demodulated data and the phase error control value δ.

【００５１】本図において、６１はＶＣＯ，６２はルー
プフィルタ、６３はキャリア位相誤差検出部、６４は零
交叉タイミング検出法により、内挿タイミング誤差を検
出する内挿タイミング誤差検出部、８９は、クロック位
相誤差検出部６４にて検出されたタイミング誤差に所定
の平滑化処理を行う低減ろ波器、９０は、積分器であ
る。In this figure, 61 is a VCO, 62 is a loop filter, 63 is a carrier phase error detector, 64 is an interpolation timing error detector for detecting an interpolation timing error by a zero-crossing timing detection method, and 89 is A reduction filter 90 that performs a predetermined smoothing process on the timing error detected by the clock phase error detection unit 64, and 90 is an integrator.

【００５２】次に、本発明の復調回路８１−１〜Ｎの動
作説明を以下に示す。Next, the operation of the demodulation circuits 81-1 to 81-N of the present invention will be described below.

【００５３】従来の内挿／復調回路５−１〜Ｎにおいて
は、図１３に示される３タップのＦＩＲ型フィルタを通
して内挿処理が行なわれた後、図１５に示される複素乗
算器６０、ＶＣＯ６１、ループフィルタ６２、キャリア
位相誤差検出部６３からなる復調ループにより復調動作
が行なわれていた。また、同図において、クロック位相
誤差検出もキャリア位相誤差検出部６３からの位相誤差
成分をもとに、クロック位相誤差検出部６４を通すこと
により得られそのデータがＴＤＭフレームに多重化され
ていた。In the conventional interpolation / demodulation circuits 5-1 to N, after performing an interpolation process through a 3-tap FIR type filter shown in FIG. 13, a complex multiplier 60 and a VCO 61 shown in FIG. The demodulation operation is performed by a demodulation loop including the loop filter 62 and the carrier phase error detector 63. In the same figure, the clock phase error detection is also obtained by passing through the clock phase error detection unit 64 based on the phase error component from the carrier phase error detection unit 63, and the data is multiplexed into the TDM frame. .

【００５４】一方、本発明の復調回路８１−１〜Ｎで
は、図５及び図６に示すごとく複素乗算器６０は、３タ
ップのＦＩＲ型フィルタの前に配置されたことにより、
従来内挿回路として使用していたシフトレジスタ５０、
ラッチ回路５３、乗算器５４からなるＦＩＲフィルタを
復調ループ内に含む構成をとっている。すなわち、キャ
リア位相誤差検出部６３、ループフィルタ６２、ＶＣＯ
６１、複素乗算器６０、３タップ型ＦＩＲ型フィルタに
より復調再生ループを構成している。On the other hand, in the demodulation circuits 81-1 to 81-N of the present invention, as shown in FIGS. 5 and 6, the complex multiplier 60 is arranged before the 3-tap FIR filter.
A shift register 50 conventionally used as an interpolation circuit,
The FIR filter including the latch circuit 53 and the multiplier 54 is included in the demodulation loop. That is, the carrier phase error detector 63, the loop filter 62, the VCO
A demodulation / reproduction loop is constituted by 61, a complex multiplier 60, and a 3-tap FIR filter.

【００５５】また、図５で得られた零交叉値と識別値を
入力し、前記識別値が変化する場合にはその中間の前記
零交叉値から内挿タイミング誤差を検出する内挿タイミ
ング誤差検出回路６４により位相誤差εを得る。Further, the zero-crossing value and the identification value obtained in FIG. 5 are inputted, and when the identification value changes, an interpolation timing error detection for detecting an interpolation timing error from the intermediate zero-crossing value is performed. The circuit 64 obtains the phase error ε.

【００５６】この位相誤差εは、ＬＰＦ８９によって十
分平均化された後、積分器９０に入力される。積分器９
０の出力δは、タップアドレス検出回路８８に入力さ
れ、ＦＤＭクロックとＴＤＭクロックとの時間差情報Ｔ
ｅと加算処理することによりその出力をアドレスとして
ＲＯＭ５１，５２内に記憶されたタップ係数の読み出し
が行なわれ、この重み付けによって復調データとＴＤＭ
フレームタイミングとの同期化をするための内挿ループ
を構成する。The phase error ε is sufficiently averaged by the LPF 89 and then input to the integrator 90. Integrator 9
0 is input to the tap address detection circuit 88 and the time difference information T between the FDM clock and the TDM clock is output.
e, the tap coefficients stored in the ROMs 51 and 52 are read using the output as an address, and the demodulated data and the TDM
An interpolation loop for synchronizing with frame timing is configured.

【００５７】この結果、本復調回路は、一般の同期検波
型復調再生ＰＬＬループによる復調機能をもちながら同
時に、ＴＭＵＸ標本化タイミングとＴＤＭフレームタイ
ミングの誤差を上記復調ループ内で吸収する機能も有す
ることができる。As a result, the present demodulation circuit has a function of absorbing the error between the TMUX sampling timing and the TDM frame timing in the demodulation loop while having the demodulation function by the general synchronous detection type demodulation and reproduction PLL loop. Can be.

【００５８】 図７は本発明の復調回路８１−１〜Ｎの
任意のチャンネルにおける各部の波形を示すものであ
る。本図において（ａ）の波形の・印は、ＴＭＵＸ２９
の任意のチャンネルにおける標本化出力データである。
この標本化タイミングは、（ｂ）に示される分周回路２
８の出力パルスにより与えられるもので、その周期はＴ
ｓ（ｓｅｃ）である。又、（ａ）に示される○印は、復
調回路８１−１〜Ｎが復調すべきデータ値であり、その
記号ｄｎは、（ｅ）に示される第ｎビット目の復調出力
データＤｎに対応している。また、×印は本復調回路８
１−１〜Ｎで行なわれる内挿計算値を表わし、その記号
Ｖ（ｎ）は第ｎビット目のデータＤｎに対応している。
（ｃ）は、ＴＤＭ多重回路６のフレームタイミングを表
わしており、その周期はＴｍ（ｓｅｃ）である。FIG. 7 shows the waveform of each part in an arbitrary channel of the demodulation circuits 81-1 to 81-N of the present invention. In this figure, the symbol of the waveform in FIG.
Is sampling output data in an arbitrary channel of.
This sampling timing corresponds to the frequency dividing circuit 2 shown in FIG.
8, the cycle of which is T
s (sec). The symbol ○ shown in (a) is a data value to be demodulated by the demodulation circuits 81-1 to N, and the symbol dn corresponds to the demodulated output data Dn of the n - th bit shown in (e). doing. In addition, the symbol x indicates the demodulation circuit 8
The symbol V (n) corresponds to the data Dn of the n - th bit .
(C) represents the frame timing of the TDM multiplexing circuit 6, and its cycle is Tm (sec).

【００５９】今、図７（ａ）の×印に示される内挿計算
値によるデータＶ（ｎ）のタイミングをＴ（Ｖn）と
し、○印のデータｄnのタイミングとの時間差を位相誤
差εn で表す。図７（ａ）においては、（ｎ−１）ビッ
ト目では大きな位相誤差εn-1を有していたものが、以
下に説明する内挿ループに従って小さくなり、位相誤差
εn+1では、ほぼ零に収束することが示されている。こ
の位相誤差（ε）を本復調回路８１−１〜Ｎの内挿ルー
プによって零とすることによりＴＤＭフレームタイミン
グに同期化した出力データを得る機能を持たせることが
本発明の目的である。このため、εnは変調データの極
性が変化する場合の零交差点の値を算出して推定され
る。そして、推定されたεnは雑音を含むためループフ
ィルターを通し、さらに積分器を通した後の信号が実際
のタイミング補正に使われる信号となる。この信号は、
位相誤差制御値δnで表される。そして、実際にはこの
δnに基づき内挿回路のタイミング制御が行われる。 Now, the timing of the data V (n) based on the interpolated value indicated by the mark x in FIG. 7A is represented by T (Vn).
The time difference from the timing of the data dn marked with a circle is represented by a phase error εn. In FIG. 7A, (n-1) bits
In the first case, the one having a large phase error εn-1,
The phase error decreases with the interpolation loop described below.
It is shown that εn + 1 converges to almost zero. It is an object of the present invention to provide a function of obtaining output data synchronized with the TDM frame timing by making this phase error (ε) zero by an interpolation loop of the present demodulation circuits 81-1 to 81-N. Therefore, εn is the pole of the modulation data.
Is calculated by calculating the value of the zero-crossing point when the
You. Then, since the estimated εn contains noise,
The signal after passing through the filter and through the integrator is actually
This signal is used for correcting the timing. This signal is
It is represented by a phase error control value Δn. And in fact this
Timing control of the interpolation circuit is performed based on Δn.

【００６０】このδに基づくタイミング制御動作を図７
（ｄ）のデータｎ−１，ｎ，ｎ＋１のぞれぞれのデータ
遅延時間を示した、、のタイミングチャートを用
いて説明する。本図の（ｄ）−によると、（ａ）のＶ
（ｎ−１）を与える時刻をＴ（Ｖn-1）とすると、
（ｅ）の復調データＤn-1を与える時刻Ｔ（Ｄn-1）との
間には、次式の遅延時間を有している。The timing control operation based on δ is shown in FIG.
(D) Data n-1, n, n + 1
Using the timing chart of, which shows the delay time
Will be described. According to (d)-of FIG.
If the time at which (n-1) is given is T (Vn-1),
There is a delay time between the time T (Dn-1) at which the demodulated data Dn-1 shown in FIG.

【００６１】 ＫＴｍ＋δn-1 …（１） ここでＫはＦＩＲフィルタのタップ数であり、本実施例
では簡単化するため３としてある。すなわち、（ｅ）に
示す復調出力データＤ_n-1は、本発明のＦＩＲ型フィル
タの遅延時間のためフレーム周期Ｔｍの３タップ分だけ
遅延しており、さらに、内挿計算ループに挿入されたＬ
ＰＦ８９及び積分器９０により積分器９０の出力δn-1
だけ遅延しているためその合計時間だけ遅延されること
を示している。KTm + δ n-1 (1) Here, K is the number of taps of the FIR filter, and is set to 3 in this embodiment for simplicity . That is, the demodulated output data D _n-1 shown in (e) is delayed by three taps of the frame period Tm due to the delay time of the FIR filter of the present invention, and further inserted into the interpolation calculation loop. L
The output δn-1 of the integrator 90 by the PF 89 and the integrator 90
It is shown that it is delayed by the total time because it is only delayed.

【００６２】このδ_n-1 は、積分器９０の出力により得
られる値であり、内挿ループに従って出力データがＴＤ
Ｍフレームタイミングに同期がとれるよう可変する位相
誤差制御値である。This δ _n-1 is a value obtained from the output of the integrator 90, and the output data is TD according to the interpolation loop.
This is a phase error control value that changes so as to be synchronized with the M frame timing.

【００６３】（ｄ）−は、（ａ）の内挿計算データに
よるＶ（ｎ）を与える時刻Ｔ（Ｖｎ）と（ｅ）の復調デ
ータＶｎを与える時刻Ｔ（Ｄｎ）との間において、 Ｋ・Ｔｍ＋δn …（２ ） だけ遅延していることを示している。但し、δnは、本
図においては前述した内挿ループの制御動作に従って δｎ＝０ …（３） となっている。さらに、同様に（ｄ）− は、Ｖ（ｎ
＋１）を与える時刻Ｔ（Ｖn+1）と復調データＶｎを与
える時刻Ｔ（Ｄn+1）との間において、 Ｋ・Ｔｍ＋δn+1 …（４） の遅延時間があることを示している。(D)-indicates that K is between the time T (Vn) at which V (n) based on the interpolation calculation data of (a) is given and the time T (Dn) at which the demodulated data Vn of (e) is given. Tm + δn (2) indicates that the delay has occurred. Where δn is
In the drawing, δn = 0 (3) according to the control operation of the interpolation loop described above . Further, similarly, (d) − is V (n
+1) and a time T (Dn + 1) at which the demodulated data Vn is provided, there is a delay time of K · Tm + δn + 1 (4).

【００６４】この結果、Ｖ（ｎ＋１）とｄｎ＋１との位
相誤差ε_n+1 は ε_n+1 ≒０ …（５） となり出力データＤｎ＋１は、ＴＤＭフレームタイミン
グに同期化できることを示している。すなわち、ループ
フィルタ８９、積分器９０、タップアドレス検出回路８
８、３タップＦＩＲフィルタを介して内挿タイミング位
相誤差回路６４に到る閉ループからなる内挿ループは、
位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋ−Ｌｏｏｐ，Ｐ
ＬＬ）を構成し、負帰帰ループの働きによってタイミン
グ誤差εを零にするよう動作している。As a result, the phase error ε _n + 1 between V (n + 1) and dn + 1 becomes ε _{n + 1} ≒ 0 (5), indicating that the output data Dn + 1 can be synchronized with the TDM frame timing. That is, the loop filter 89, the integrator 90, the tap address detection circuit 8
An interpolation loop consisting of a closed loop that reaches the interpolation timing phase error circuit 64 via the 8-, 3-tap FIR filter is:
Phase-Lock-Loop, P
LL), and operates such that the timing error ε becomes zero by the action of the negative return loop.

【００６５】一方、キャリア位相誤差検出部６３で検出
されたキャリア位相誤差は、ループフィルタ６２、ＶＣ
Ｏ６１を介して乗算器６０に帰置される閉ループによっ
て同期検波用キャリア再生ＰＬＬとして動作している。On the other hand, the carrier phase error detected by the carrier phase error
It operates as a carrier recovery PLL for synchronous detection by a closed loop returned to the multiplier 60 via O61.

【００６６】以上説明した内挿ループにおけるδとεと
の関係は次式によって表わされる。The relationship between δ and ε in the interpolation loop described above is expressed by the following equation.

【００６７】 δｎ＝δ_n-1 −Ｇ・ε_n-1 …（６） ここでＧは、本内挿ループのゲインを表わしている。Δn = δ _n−1 −G · ε _n−1 (6) Here, G represents the gain of the interpolation loop.

【００６８】（６）式の漸化式は、εn-1＝（δn-1−δ
n）/Ｇに変形されるためループゲインＧを大きくするこ
とによりεn-1を零となるように制御できることを示し
ている。なお、前記（６）式は本内挿ループが通常の１
次型デジタルＰＬＬループの形態であることを示してい
るが、これは図６において１次形のＬＰＦ８９を用いて
説明したからである。ＬＰＦ８９を２次フィルターとす
ることで２次型ＰＬＬも構成できる。 The recurrence equation of the equation ( 6) is expressed as follows: εn−1 = (δn−1−δ
n) Increase loop gain G because it is transformed into / G
Shows that εn-1 can be controlled to be zero.
ing. Note that the above equation (6) indicates that the interpolation loop is a normal 1
Indicates that it is in the form of a next-generation digital PLL loop.
This is shown in FIG. 6 by using a first-order LPF89.
Because it was explained. LPF89 is a secondary filter
By doing so, a secondary PLL can also be configured .

【００６９】次に、本発明のタップアドレス検出回路８
８の動作について、以下に説明する。Next, the tap address detection circuit 8 of the present invention
The operation of No. 8 will be described below.

【００７０】 次に、内挿フィルタの制御に関して説明
する。各ＦＤＭ信号の中にあるデジタル信号の予測デー
タＶnとそのタイミング誤差εnを検出するために必要な
零交差点の推定値の算出に必要な演算は内挿フィルタ５
０〜５５を有限タップ数のＦＩＲ型フィルタで処理して
いる。このＦＩＲ型フィルタのタップ係数を制御する値
をτで示す。このτは、ＴＤＭタイミングとＴＭＵＸ標
本化パルスのタイミングの関係から求めることができ
る。すなわち、ＴＤＭフレームタイミングにおいては、
時刻Ｔ（Ｄｎ）と時刻Ｔ（Ｖｎ）との遅延時間は、
（２）式で表わされる。一方、ＴＭＵＸ標本化パルスに
おいて、その遅延時間を表現すると、（ｂ）に示された
ようにＴＭＵＸ２９の出力タイミングとＴＤＭ回路のフ
レームタイミングとの時間差情報ＴｅとＴＭＵＸ標本化
パルス（Ｔs）の整数倍（Ｌ・Ｔs）及び標本化パルスの
タイミング誤差τとの合計値に等しいことが示されてい
る。その結果次式が成立する。 Next, control of the interpolation filter will be described.
I do. Predicted data of digital signal in each FDM signal
Data Vn and its timing error εn
The calculation required to calculate the estimated value of the zero-crossing point is an interpolation filter 5
Process 0-55 with a FIR filter with a finite number of taps
I have. A value that controls the tap coefficient of this FIR filter
Is denoted by τ. This τ is the TDM timing and the TMUX standard.
It can be obtained from the relationship of the timing of the main pulse.
You. That is, at the TDM frame timing,
The delay time between time T (Dn) and time T (Vn) is
(2) it expresses in formula. On the other hand, the TMUX sampling pulse
Expressing the delay time, as shown in (b), the time difference information Te between the output timing of the TMUX 29 and the frame timing of the TDM circuit and an integer multiple (L · Ts) of the TMUX sampling pulse ( Ts) And the sampling pulse
It is shown that it is equal to the total value with the timing error τ. As a result, the following equation is established.

【００７１】 τ＋Ｌ・Ｔｓ＋Ｔｅ＝Ｋ・Ｔｍ＋δ …（７） ただし、（ｄ）−ではδ＝０となっており、またＬは
整数値である。Τ + L · Ts + Te = K · Tm + δ (7) However, in (d) −, δ = 0, and L is an integer value.

【００７２】（７）式より τ＝ＫＴｍ＋δ−ＬＴｓ−Ｔｅ …（８） ただし、｜τ｜≦１／２Ｔｍ …（９）とする。From equation (7), τ = KTm + δ−LTs−Te (8) where | τ | ≦ １ ／ Tm (9)

【００７３】このτは、（ｂ）のｘ（０）の標本化パス
ルからＬ番目の標本化パルスｘ（−Ｌ）におけるタイミ
ング誤差を表わす。This τ represents the timing error in the L-th sampling pulse x (−L) from the sampling pulse of x (0) in (b).

【００７４】図７の（ｄ）−の場合には、Ｌ＝８とな
っている。In the case (d) of FIG. 7, L = 8.

【００７５】図８は、タップアドレス検出回路８８の具
体的構成を示したものである。本図において、加算器９
４，９５，９９と、割算器９６と、小数部分切捨回路９
７と、掛算器９８により構成され、（８）式に基づきτ
が出力されることを示している。FIG. 8 shows a specific configuration of the tap address detection circuit 88. In the figure, an adder 9
4, 95, 99, a divider 96, and a decimal part truncation circuit 9
7 and a multiplier 98. Based on the equation (8), τ
Is output.

【００７６】このτが求められると、図５のＲＯＭ５
１，５２のアドレスとして入力され、ＦＩＲフィルタの
タップ選択が行われ、データ識別検出回路及び零交叉値
検出回路に各々重み係数を発生している。When this τ is obtained, the ROM 5 in FIG.
Addresses 1 and 52 are input, tap selection of the FIR filter is performed, and a weight coefficient is generated in each of the data identification detection circuit and the zero-crossing value detection circuit.

【００７７】以上説明したように、本発明は、複数の小
型局と再生中継局からなるＦＤＭ／ＴＤＭ変換再生中継
通信方法において、再生中継局にＦＤＭチャンネルの分
波をするためトランスマルチプレクサ型分波回路を使用
し、ＴＭＵＸ出力タイミングとＴＤＭフレームタイミン
グの時間差情報（Ｔｅ）を各チャンネル毎に用意された
復調器に供給し、各復調器内にて内蔵のビットタイミン
グ再生回路の位相誤差制御値（δ）と前記（Ｔｅ）とに
より、復調用波形整形フィルタのタップを指定し、前記
δの追随性を利用することにより、復調出力がＴＤＭタ
イミングに完全同期化され、従来各小型局と再生中継局
間で位相同期化ループを作る構成をしていたのに対し、
大幅にシステム構成の簡易化を図ることができる。As described above, according to the present invention, in a FDM / TDM conversion regenerative relay communication method including a plurality of small stations and a regenerative relay station, a transmultiplexer type demultiplexer for demultiplexing an FDM channel to the regenerative relay station is provided. Using a circuit, time difference information (Te) between the TMUX output timing and the TDM frame timing is supplied to demodulators prepared for each channel, and the phase error control value ( δ) and the above (Te), the tap of the demodulation waveform shaping filter is specified, and the follow-up of the δ is used to completely synchronize the demodulation output with the TDM timing. While it was configured to create a phase synchronization loop between stations,
The system configuration can be greatly simplified.

【００７８】[0078]

【発明の効果】本発明により次の効果が得られる。According to the present invention, the following effects can be obtained.

【００７９】（１）本発明のＦＤＭ／ＴＤＭ変換再生中
継通信方法及び装置では、再生中継局と小型局間の無線
区間を介する位相制御ループを使用することなくＴＤＭ
多重化データの同期化を再生中継局内で独立して制御で
きるため、無線区間の遅延時間の影響を受けることな
く、安定したシステムを構築できる。(1) In the FDM / TDM conversion regeneration relay communication method and apparatus of the present invention, the TDM / TDM conversion regeneration relay communication method can be performed without using a phase control loop via a radio section between the regeneration relay station and the small station.
Since the synchronization of the multiplexed data can be controlled independently in the regenerative relay station, a stable system can be constructed without being affected by the delay time in the wireless section.

【００８０】（２）小型局には、従来のように再生中継
局から送信される位相誤差情報を検出し、また自局の送
信データに挿入する必要もないため小型局の小型・低価
格化が可能となる。(2) It is not necessary for the small station to detect the phase error information transmitted from the regenerative relay station and insert it into the transmission data of the own station as in the prior art, so that the small station can be reduced in size and cost. Becomes possible.

【００８１】（３）小型局と再生中継局との間で伝送さ
れるフレーム信号中に位相誤差信号を挿入する必要がな
いため、フレーム利用効率が増大する。(3) Since there is no need to insert a phase error signal into the frame signal transmitted between the small station and the regenerative relay station, the frame utilization efficiency increases.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明実施例のＦＤＭ／ＴＤＭ変換再生中継通
信方法の構成を示す。FIG. 1 shows a configuration of an FDM / TDM conversion reproduction relay communication method according to an embodiment of the present invention.

【図２】本発明実施例のＦＤＭ／ＴＤＭ変換再生装置の
構成を示す。FIG. 2 shows a configuration of an FDM / TDM conversion / reproduction device according to an embodiment of the present invention.

【図３】本発明実施例の時間差検出回路を示す。FIG. 3 shows a time difference detection circuit according to an embodiment of the present invention.

【図４】本発明実施例の時間差検出回路のタイムチャー
トを示す。FIG. 4 is a time chart of the time difference detection circuit according to the embodiment of the present invention.

【図５】本発明実施例の復調回路の詳細図を示す。FIG. 5 shows a detailed diagram of a demodulation circuit according to an embodiment of the present invention.

【図６】本発明実施例の復調回路の詳細図を示す。FIG. 6 shows a detailed diagram of a demodulation circuit according to an embodiment of the present invention.

【図７】本発明実施例の復調回路のタイムチャートを示
す。FIG. 7 is a time chart of the demodulation circuit according to the embodiment of the present invention.

【図８】本発明実施例のタップアドレス検出回路を示
す。FIG. 8 shows a tap address detection circuit according to an embodiment of the present invention.

【図９】従来発明のＦＤＭ／ＴＤＭ変換再生中継通信方
法を示す。FIG. 9 shows a conventional FDM / TDM conversion regeneration relay communication method.

【図１０】従来発明のＦＤＭ／ＴＤＭ変換再生装置の構
成を示す。FIG. 10 shows a configuration of a conventional FDM / TDM conversion / reproduction device.

【図１１】従来発明のＴＭＵＸ型分波回路のディジタル
部を示す。FIG. 11 shows a digital section of a TMUX type demultiplexer according to the prior art.

【図１２】従来発明のＦＤＭチャンネル配置を示す。FIG. 12 shows a conventional FDM channel arrangement.

【図１３】従来発明の３タップＦＩＲ型フィルタを示
す。FIG. 13 shows a conventional 3-tap FIR filter.

【図１４】従来発明の内挿処理の概念図である。FIG. 14 is a conceptual diagram of an interpolation process according to the related art.

【図１５】従来発明の復調回路の詳細図である。FIG. 15 is a detailed diagram of a demodulation circuit according to the related art.

【図１６】従来発明のＴＤＭフレームデータの構成を示
す。FIG. 16 shows the structure of TDM frame data according to the conventional invention.

【符号の説明】[Explanation of symbols]

１ アンテナ ２ 分波器 ３ 受信装置 ４ ＴＭＵＸ型分波回路 ５ 信号内挿／復調回路 ６ 時間多重回路 ７ 変調回路 ８ 送信装置 ９ ＦＤＭ／ＴＤＭ変換装置 １０ 小型局 １１ アンテナ １２ 分波器 １３ 受信装置 １４ 復調器 １５ 受信ベースバンド処理回路 １６ クロック発生同期回路 １７ 送信ベースバンド処理回路 １８ 変調器 １９ 送信装置 ２０ ＦＤＭ／ＴＤＭ変換再生装置 ２１ π／２移相器 ２２，２３ ミキサ ２４，２５ Ａ／Ｄ変換器 ２６ ＴＭＵＸ用クロック源発振器 ２７，２８ 分周器 ２９ ＴＭＵＸ型分波回路 ３０ ラッチ回路 ３１ 内挿回路 ３２ ＴＤＭクロック源発振器 ３３ 分周器 ３４ 復調回路 ３５ 時間多重回路 ３６ 局部発振器 ４０ 直並列変換回路 ４１ ディジタルフィルタ ４２ ＦＦＴ回路 ５０ シフトレジスタ回路 ５１，５２ ＲＯＭ ５３ ラッチ回路 ５４ 乗算器 ５５ 加算器 ６０ 複素乗算器 ６１ ＶＣＯ ６２ ループフィルタ ６３ キャリア位相誤差検出部 ６４ 内挿タイミング誤差検出回路 ６５ 乗算器 ６６，６７ 加算器 ６８ コサイン信号のＲＯＭ ６９ サイン信号のＲＯＭ ７０ １ビット遅延メモリ ７１ 加算器 ７２ 定数乗算器 ７３ 加算器 ７４ 乗算器 ７５ 加算器 ７６ データ識別器 ７７ 排他的論理和 ７８ 変化点検出回路 ７９ ＬＰＦ ８０ 加算器 ８１ 復調回路 ８２ 再生中継局 ８３ ＦＤＭ／ＴＤＭ変換再生装置 ８４ 小型局 ８５ クロック発生／同期回路 ８６ 時間差検出回路 ８７ Ｄフリップフロップ ８８ タップアドレス検出回路 ８９ ＬＰＦ ９０ 積分器 ９１ リセット付カウンタ ９２，９３ Ｄフリップフロップ ９４，９５ 加算器 ９６ 割算器 ９７ 小数部分切捨回路 ９８ 乗算器 ９９ 加算器 DESCRIPTION OF SYMBOLS 1 Antenna 2 Demultiplexer 3 Receiver 4 TMUX type demultiplexer 5 Signal interpolation / demodulation circuit 6 Time multiplexing circuit 7 Modulator 8 Transmitter 9 FDM / TDM converter 10 Small station 11 Antenna 12 Demultiplexer 13 Receiver Reference Signs List 14 demodulator 15 reception baseband processing circuit 16 clock generation synchronization circuit 17 transmission baseband processing circuit 18 modulator 19 transmission device 20 FDM / TDM conversion / reproduction device 21 π / 2 phase shifter 22, 23 mixer 24, 25 A / D Converter 26 TMUX clock source oscillator 27, 28 frequency divider 29 TMUX type demultiplexer 30 latch circuit 31 interpolation circuit 32 TDM clock source oscillator 33 frequency divider 34 demodulation circuit 35 time multiplexing circuit 36 local oscillator 40 serial-parallel conversion Circuit 41 Digital filter 42 FFT circuit 50 Shift register circuit 51 , 52 ROM 53 Latch circuit 54 Multiplier 55 Adder 60 Complex multiplier 61 VCO 62 Loop filter 63 Carrier phase error detector 64 Interpolation timing error detector 65 Multiplier 66, 67 Adder 68 Cosine signal ROM 69 ROM 70 1-bit delay memory 71 Adder 72 Constant multiplier 73 Adder 74 Multiplier 75 Adder 76 Data discriminator 77 Exclusive OR 78 Change point detection circuit 79 LPF 80 Adder 81 Demodulation circuit 82 Reproduction relay station 83 FDM / TDM conversion / reproduction device 84 Small station 85 Clock generation / synchronization circuit 86 Time difference detection circuit 87 D flip-flop 88 Tap address detection circuit 89 LPF 90 Integrator 91 Counter with reset 92,93 D flip-flop 94,95 Adder 96% Calculator 97 Decimal part truncation circuit 98 Multiplier 99 Adder

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数の端末局から送信された複数のデジ
タル変調されたチャンネルからなるＦＤＭ信号をトラン
スマルチプレクサ型分波回路（ＴＭＵＸ）で分波しデー
タ再生した後、端末局へＴＤＭ信号として送信するＦＤ
Ｍ／ＴＤＭ変換再生中継通信方法において、 前記ＴＭＵＸの出力タイミングとＴＤＭフレームタイミ
ングの時間差情報を各チャンネル毎に設けられた復調回
路に供給し、各復調回路内において内蔵のビットタイミ
ング再生回路の位相誤差制御値と前記時間差情報により
復調用波形整形フィルタのタップを指定し、前記位相差
制御値の追随性を利用して復調出力をＴＤＭタイミング
に同期化することを特徴とするＦＤＭ／ＴＤＭ変換再生
中継通信方法。1. A trunk the FDM signal comprising a plurality of digitally modulated channels transmitted from a plurality of terminal stations
FD that is demultiplexed by a multiplexing type demultiplexer (TMUX), reproduced, and then transmitted as a TDM signal to a terminal station
In the M / TDM conversion reproduction relay communication method, the output timing of the TMUX and the TDM frame timing
Demodulation times provided for each channel.
And the built-in bit timing in each demodulation circuit.
From the phase error control value of the
Specify the tap of the demodulation waveform shaping filter and set the phase difference
TDM timing of demodulated output using control value tracking
FDM / TDM conversion reproducing relay communication method, characterized in that the synchronization. 【請求項２】 複数の端末局から送信された複数のデジ
タル変調されたチャンネルからなるＦＤＭ信号をトラン
スマルチプレクサ型分波回路（ＴＭＵＸ）で分波しデー
タ再生した後、端末局へＴＤＭ信号として送信するＦＤ
Ｍ／ＴＤＭ変換再生中継通信装置において、 前記ＴＭＵＸの出力タイミングとＴＤＭフレームタイミ
ングの時間差情報を各チャンネル毎に設けられた復調回
路に供給する手段と、各復調回路内において内蔵のビッ
トタイミング再生回路の位相誤差制御値と前記時間差情
報により復調用波形整形フィルタのタップを指定する手
段と、前記位相差制御値の追随性を利用して復調出力を
ＴＤＭタイミングに同期化させる同期化手段とを具備す
ることを特徴とするＦＤＭ／ＴＤＭ変換再生中継通信装
置。Wherein Trang the FDM signal comprising a plurality of digitally modulated channels transmitted from a plurality of terminal stations
FD that is demultiplexed by a multiplexing type demultiplexer (TMUX), reproduced, and then transmitted as a TDM signal to a terminal station
In the M / TDM conversion reproduction relay communication device, the output timing of the TMUX and the TDM frame timing
Demodulation times provided for each channel.
And a built-in bit in each demodulation circuit.
The phase error control value of the timing recovery circuit and the time difference information.
To specify tap of demodulation waveform shaping filter
And a demodulation output utilizing the followability of the phase difference control value.
Synchronizing means for synchronizing with TDM timing, comprising: an FDM / TDM conversion reproduction relay communication apparatus. 【請求項３】 前記ＦＤＭ／ＴＤＭ変換再生中継通信装
置は、内部のＦＤＭ信号分波用クロック信号を受けＦＤ
Ｍ信号を複数のチャンネルに分波するＴＭＵＸと、前記
ＴＭＵＸ出力の複数のチャンネル毎に復調データを出力
する複数の復調回路と、前記ＴＭＵＸの出力タイミング
とＴＤＭフレームタイミングの時間差情報を前記復調回
路に供給する時間差検出回路と、前記復調回路内のビッ
トタイミング再生回路の位相誤差制御値と前記時間差情
報に基づき復調出力をＴＤＭ信号と同期化させる同期化
手段と、前記同期化手段からの同期化された復調データ
を前記ＴＤＭフレーム信号に応じて時分割多重する時分
割多重回路から構成されることを特徴とする請求項２記
載のＦＤＭ／ＴＤＭ変換再生中継通信装置。3. The FDM / TDM conversion regeneration relay communication device receives an internal FDM signal demultiplexing clock signal and
And TMUX for demultiplexing the M signal into a plurality of channels, and a plurality of demodulating circuits for outputting demodulated data for each of a plurality of channels of the TMUX output, the output timing of the TMUX
The time difference information between the TDM frame timing and the
And time difference detecting circuit supplying the road, bits in said demodulation circuit
The phase error control value of the timing recovery circuit and the time difference information.
And a time-division multiplexing circuit for time-division multiplexing the synchronized demodulated data from the synchronization means in accordance with the TDM frame signal. 3. The FDM / TDM conversion regeneration relay communication device according to claim 2, wherein 【請求項４】 前記同期化手段は、前記復調データを受
けＴＤＭフレーム信号に従って順次出力する多段のシフ
トレジスタと、シフトレジスタの各段の出力に第１の重
み係数を加算し前記ＴＤＭフレーム信号における識別デ
ータ値を算出する識別値算出回路と、シフトレジスタの
各段の出力に第２の重み係数を加算し、前記ＴＤＭフレ
ーム信号での中間でのデータ値（零交叉値）を算出する
零交叉値算出回路と、前記ＦＤＭ信号分波用クロック信
号とＴＤＭフレーム信号とのタイミング時間差を抽出す
る手段と、前記識別データ値と零交叉値から内挿タイミ
ング誤差を抽出する手段と、前記内挿タイミング誤差を
積分する積分器と、前記積分器の出力と前記タイミング
時間差に基づき前記第１及び第２の重み係数を制御する
制御手段とを具備することを特徴とする請求項２、３記
載のＦＤＭ／ＴＤＭ変換再生中継通信装置。 4. A multi-stage shift register for receiving the demodulated data and sequentially outputting the demodulated data in accordance with a TDM frame signal, and adding a first weighting factor to an output of each stage of the shift register, An identification value calculation circuit for calculating an identification data value; and a zero crossing for adding a second weighting factor to the output of each stage of the shift register to calculate an intermediate data value (zero crossing value) in the TDM frame signal. A value calculating circuit, a unit for extracting a timing time difference between the FDM signal demultiplexing clock signal and the TDM frame signal, a unit for extracting an interpolation timing error from the identification data value and a zero crossing value, and the interpolation timing An integrator for integrating an error; and control means for controlling the first and second weighting coefficients based on an output of the integrator and the timing time difference. Claim 2 Symbol, characterized in that
FDM / TDM conversion reproduction relay communication device described above . 【請求項５】 前記第１、第２の重み係数は、前記積分
値をδ、前記タイミング時間差をＴｅ、ＴＤＭフレーム
信号周期をＴｍ、ＦＤＭ信号分波用クロック信号周期を
Ｔｓ、前記シフトレジスタの段数をＫ、前記同期化後の
出力データと復調データとの時間差内の前記ＦＤＭ信号
分波用クロック数をＬ（整数値）としたとき、ＫＴｍ＋
δ−Ｌ・Ｔｓ−Ｔｅなる関係式に基づき与えられること
を特徴とする請求項４記載のＦＤＭ／ＴＤＭ変換再生中
継通信装置。5. The first and second weighting factors are: δ for the integral value, Te for the timing time difference, Tm for a TDM frame signal period, Ts for a clock signal period for FDM signal demultiplexing, and Ts for the shift register. When the number of stages is K and the number of FDM signal demultiplexing clocks within the time difference between the synchronized output data and demodulated data is L (integer value), KTm +
5. The FDM / TDM conversion regeneration relay communication device according to claim 4, wherein the FDM / TDM conversion regeneration relay communication device is provided based on a relational expression of δ-L · Ts-Te.