JPH0715299A

JPH0715299A - Clock circuit

Info

Publication number: JPH0715299A
Application number: JP15253993A
Authority: JP
Inventors: Hirobumi Inoue; 博文井上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-17
Anticipated expiration: 2014-12-06
Also published as: JP2985582B2

Abstract

PURPOSE:To prevent a circuit for correcting the duty of a clock signal from outputting a transmitting output. CONSTITUTION:This circuit is composed of an input signal branch circuit 10 for branching an input signal into two signals and outputting them, OR circuit 4 for receiving one of these input signals branched into two signals and outputting a reverse output and a forward output, clock correction circuit 11 provided with a feedback circuit for feeding the integrating value of the clock signal back to the input as the offset value of the threshold level while being connected to this reverse output, flip-flop 20 for receiving the other branched input signals as a clock input, reset signal generator 30 for periodically generating a signal on the reset input of the flip-flop 20, and AND circuit 12 for receiving both the output of the clock correction circuit 11 and the output of the flip-flop 20.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はクロック回路、特に、伝
送路中に設けらる論理レベルに小さいＥＣＬのクロック
入力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock circuit, and more particularly to an ECL clock input circuit provided in a transmission line and having a low logic level.

【０００２】[0002]

【従来の技術】従来、この種のクロック回路は、特開平
１−９７０１０に示される技術がある。図２は従来の一
例を示す回路図である。入力端１から入力されるクロッ
ク信号ａをコンデンサー２で切り、抵抗器３で終端さ
れ、ＯＲ回路４に入力される。終端抵抗器３はＯＲ回路
４の反転出力ｄを受ける帰還抵抗器６とコンデンサー７
に接続し、クロック信号ａの反転出力ｄの積分値ｅがＯ
Ｒ回路４の入力ｂにフィードバックされる。2. Description of the Related Art Conventionally, as a clock circuit of this type, there is a technique disclosed in Japanese Patent Laid-Open No. 1-97010. FIG. 2 is a circuit diagram showing a conventional example. The clock signal a input from the input terminal 1 is cut by the capacitor 2, terminated by the resistor 3, and input to the OR circuit 4. The terminating resistor 3 receives the inverted output d of the OR circuit 4 and the feedback resistor 6 and the capacitor 7.
And the integrated value e of the inverted output d of the clock signal a is O
It is fed back to the input b of the R circuit 4.

【０００３】図３は図２の動作を説明するための波形図
で、破線がクロックが入力された直後の波形で、実線が
時間推移してデューティ補正された定常状態での波形で
ある。この時間推移の時定数は、図２中の反転出力ｄに
つながる抵抗器６とコンデンサー７からなる積分器８に
よって決まる。図３に示した波形は、入力されるクロッ
ク信号ａのデューティが５０％よりも小さい場合で、反
転出力ｄからＯＲ回路４にフィードバックされる積分値
ｅが、入力信号ｂをデューティが５０％になるまで正電
圧側へ押上げる。FIG. 3 is a waveform diagram for explaining the operation of FIG. 2, in which the broken line is the waveform immediately after the clock is input, and the solid line is the waveform in the steady state in which the duty has been corrected over time. The time constant of this time transition is determined by the integrator 8 including the resistor 6 and the capacitor 7 connected to the inverted output d in FIG. In the waveform shown in FIG. 3, when the duty of the input clock signal a is smaller than 50%, the integral value e fed back to the OR circuit 4 from the inverted output d changes the duty of the input signal b to 50%. Push up to the positive voltage side until

【０００４】[0004]

【発明が解決しようとする課題】従来のクロック回路
は、図４の信号波形図に示すように、入力されるクロッ
ク信号ａの論理レベルがＨレベルあるいはＬレベル（図
４ではＬレベル）に固定された際に、終端抵抗器３に加
えられる帰還レベルｅが、論理回路のスレショルド・レ
ベルとなり、すなわちＯＲ回路４の入力ｂはＨレベルで
もＬレベルでもない不確定性レベルとなるため、不規則
な発信出力が出力されるという欠点があった。In the conventional clock circuit, as shown in the signal waveform diagram of FIG. 4, the logic level of the input clock signal a is fixed to H level or L level (L level in FIG. 4). At this time, the feedback level e applied to the terminating resistor 3 becomes the threshold level of the logic circuit, that is, the input b of the OR circuit 4 becomes an uncertainty level which is neither H level nor L level. However, there is a drawback in that it can output various outgoing outputs.

【０００５】[0005]

【課題を解決するための手段】本発明のクロック回路
は、入力信号を二つに分岐して出力する入力信号分岐回
路と、この２つの分岐した入力信号の１つを受けこの信
号の直流分を除くコンデンサーと、終端抵抗器と、反転
出力と正転出力を出力するＯＲ回路と、この反転出力に
接続しクロック信号の積分値をスレショルド・レベルと
して入力にフィードバックする帰還回路とを有するクロ
ック補正回路と、前記分岐したもう一つの入力信号をク
ロック入力に受けるフリップフロップと、このフリップ
フロップのリセット入力に定期的に信号を発生するリセ
ット信号発生器と、前記クロック補正回路の出力とフリ
ップフロップの出力とを受けるＡＮＤ回路とを含んで構
成される。SUMMARY OF THE INVENTION A clock circuit according to the present invention comprises an input signal branching circuit for branching an input signal into two and outputting the same, and a DC component of this signal for receiving one of the two branched input signals. A clock correction having a capacitor other than the above, a terminating resistor, an OR circuit that outputs an inverted output and a normal output, and a feedback circuit that is connected to this inverted output and that feeds back the integrated value of the clock signal as a threshold level to the input. A circuit, a flip-flop for receiving the other branched input signal at a clock input, a reset signal generator for periodically generating a signal at a reset input of the flip-flop, an output of the clock correction circuit and a flip-flop. And an AND circuit for receiving the output.

【０００６】[0006]

【実施例】次に本発明について図面を参照して詳細に説
明する。The present invention will be described in detail with reference to the drawings.

【０００７】図１は本発明の一実施例を示す回路図であ
る。入力端１から入力されるクロック信号は、入力信号
分岐回路１０で分岐された後、クロック補正回路１１と
フリップフロップ２０に出力され、ＡＮＤ回路１２を経
て出力端９につながる。クロック補正回路１１は、クロ
ック信号の直流分を除くコンデンサー２と、終端抵抗器
３と、反転出力と正転出力を出力するＯＲ回路４と、こ
の反転出力に接続しクロック信号の積分値をスレショル
ド・レベルとして入力にフィードバックする帰還回路８
とからなる。FIG. 1 is a circuit diagram showing an embodiment of the present invention. The clock signal input from the input terminal 1 is branched by the input signal branching circuit 10, then output to the clock correction circuit 11 and the flip-flop 20, and connected to the output terminal 9 via the AND circuit 12. The clock correction circuit 11 includes a capacitor 2 for removing a direct current component of a clock signal, a terminating resistor 3, an OR circuit 4 for outputting an inverted output and a normal output, and an integrated value of the clock signal connected to the inverted output for a threshold value.・ Feedback circuit 8 that feeds back to the input as a level
Consists of.

【０００８】入力端１から入力されるクロック信号は、
ＯＲ回路４で反転され、帰還回路８中の抵抗器６とコン
デンサー７とで行われるクロック信号の積分動作によっ
て、デューティが５０％になるようなオフセット値とし
てフィードバックされる。入力端１のクロック信号がＨ
レベルあるいはＬレベルに固定された場合には、上記の
クロック補正回路１１が従来例と同様に発信状態になる
が、入力分岐回路１０で分岐された出力をフリップ・フ
ロップ２０が受け、次段のＡＮＤ回路１２にＬレベルを
出力するため、クロック補正回路１１からの出力は出力
端９へは出力されない。リセット信号発生器３０は、フ
リップフロップ２０のリセット入力につながり、定期的
にリセット信号を発生する。リセット信号の発生する頻
度は、このクロック入力回路が組み込まれる装置によっ
て異なるが、通常、回線障害と判定される待ち時間より
も一桁短い値とする。なお、抵抗器２１はフリップ・フ
ロップ２０の入力を終端するためのものであり、抵抗器
２２及び２３はＡＮＤ回路１２の入力を終端するもの、
抵抗器５はＯＲ回路４がＥＣＬ回路である際の出力バイ
アス電流を流すための物である。The clock signal input from the input terminal 1 is
It is inverted by the OR circuit 4 and is fed back as an offset value such that the duty becomes 50% by the integration operation of the clock signal performed by the resistor 6 and the capacitor 7 in the feedback circuit 8. The clock signal at input terminal 1 is H
When the clock correction circuit 11 is fixed to the level or the L level, the clock correction circuit 11 is in the transmitting state as in the conventional example, but the output branched by the input branch circuit 10 is received by the flip-flop 20 and the next stage. Since the L level is output to the AND circuit 12, the output from the clock correction circuit 11 is not output to the output terminal 9. The reset signal generator 30 is connected to the reset input of the flip-flop 20 and periodically generates a reset signal. The frequency with which the reset signal is generated varies depending on the device in which the clock input circuit is incorporated, but it is usually a value that is an order of magnitude shorter than the waiting time for determining a line failure. The resistor 21 is for terminating the input of the flip-flop 20, and the resistors 22 and 23 are for terminating the input of the AND circuit 12.
The resistor 5 is for passing an output bias current when the OR circuit 4 is an ECL circuit.

【０００９】[0009]

【発明の効果】以上説明したように、本発明のクロック
回路は、クロック信号がＨレベルあるいはＬレベルに固
定されたことを、検出するフリップ・フロップを有して
いるため、リセット信号発生器が発生する時間間隔でク
ロックの状態を検出でき、クロックのデューティ補正回
路からの発振信号が出力されないという効果がある。As described above, since the clock circuit of the present invention has the flip-flop for detecting that the clock signal is fixed at the H level or the L level, the reset signal generator is The effect is that the state of the clock can be detected at the time intervals at which it occurs, and the oscillation signal from the clock duty correction circuit is not output.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】従来の一例を示す回路図である。FIG. 2 is a circuit diagram showing a conventional example.

【図３】図２の正常動作時を説明するため信号波形図で
ある。FIG. 3 is a signal waveform diagram for explaining the normal operation of FIG.

【図４】図２の誤動作時を説明するため信号波形図であ
る。FIG. 4 is a signal waveform diagram for explaining a malfunction of FIG.

【符号の説明】[Explanation of symbols]

１入力端２，７コンデンサー３，２１，２２，２３終端抵抗器４ＯＲ回路５バイアス抵抗器６帰還抵抗器８帰還回路９出力端１０入力信号分岐回路１１クロック補正回路１２ＡＮＤ回路２０フリップ・フロップ３０リセット信号発生器 1 Input Terminal 2, 7 Capacitor 3, 21, 22, 23 Termination Resistor 4 OR Circuit 5 Bias Resistor 6 Feedback Resistor 8 Feedback Circuit 9 Output Terminal 10 Input Signal Branch Circuit 11 Clock Correction Circuit 12 AND Circuit 20 Flip Flop 30 Reset signal generator

Claims

【特許請求の範囲】[Claims]

【請求項１】入力信号を二つに分岐して出力する入力
信号分岐回路と、この２つの分岐した入力信号の１つを
受けこの信号の直流分を除くコンデンサーと、終端抵抗
器と、反転出力と正転出力を出力するＯＲ回路と、この
反転出力に接続しクロック信号の積分値をスレショルド
・レベルとして入力にフィードバックする帰還回路とを
有するクロック補正回路と、前記分岐したもう一つの入
力信号をクロック入力に受けるフリップフロップと、こ
のフリップフロップのリセット入力に定期的に信号を発
生するリセット信号発生器と、前記クロック補正回路の
出力とフリップフロップの出力とを受けるＡＮＤ回路と
を備えることを特徴とするクロック回路。1. An input signal branching circuit for branching and outputting an input signal into two, a capacitor for receiving one of the two branched input signals and removing a DC component of this signal, a terminating resistor, and an inversion. A clock correction circuit having an OR circuit which outputs an output and a non-inverted output, and a feedback circuit which is connected to the inverted output and which feeds back the integrated value of the clock signal as a threshold level to the input, and the other branched input signal And a reset signal generator that periodically generates a signal at the reset input of the flip-flop, and an AND circuit that receives the output of the clock correction circuit and the output of the flip-flop. Characteristic clock circuit.

【請求項２】デユーテイレショが一定であることが保
証されないクロック入力信号を受けて前記デユーテイレ
ショを一定になるように調節されたクロック出力信号を
発生し外部回路に供給するクロック回路において、回線
障害等の原因により前記クロック入力信号のレベル変化
が無くなった場合にレベル無変化信号を出力するレベル
変化検出回路と、前記レベル無変化信号を発生した場合
前記クロック出力信号の外部回路への供給を停止する停
止回路とを含むことを特徴とするクロック回路。2. A clock circuit, which receives a clock input signal whose constant duty is not guaranteed to be constant, generates a clock output signal adjusted so that the duty is constant, and supplies the clock output signal to an external circuit. A level change detection circuit that outputs a level unchanged signal when the level change of the clock input signal disappears due to a cause, and a stop that stops the supply of the clock output signal to an external circuit when the level unchanged signal is generated And a clock circuit.

【請求項３】前記レベル変化検出回路がフリップフロ
ップ回路と前記フリップフロップ回路を定期的にリセッ
トするリセット信号発生回路からなる請求項２記載のク
ロック回路。3. The clock circuit according to claim 2, wherein the level change detection circuit includes a flip-flop circuit and a reset signal generation circuit that periodically resets the flip-flop circuit.

【請求項４】前記リセット信号発生回路のリセット信
号発生頻度を回線障害と判定される待ち時間よりも約一
桁短い値に設定した請求項２記載のクロック回路。4. The clock circuit according to claim 2, wherein the reset signal generation frequency of the reset signal generation circuit is set to a value that is approximately one digit shorter than a waiting time for determining a line fault.

【請求項５】前記調節されたクロック出力信号のデユ
ーテイレショが５０％である請求項２記載のクロック回
路。5. The clock circuit of claim 2, wherein the adjusted clock output signal has a duty ratio of 50%.

【請求項６】前記クロック入力信号をクロック調節回
路用と前記レベル変化検出回路用とに分割して供給する
分岐回路を備える請求項２記載のクロック回路。6. The clock circuit according to claim 2, further comprising a branch circuit for dividing and supplying the clock input signal for the clock adjusting circuit and for the level change detecting circuit.