JPS5941925A - Clock selecting circuit - Google Patents

Abstract

PURPOSE:To perform a correct clock switching operation when an input clock is abnormal to generate a whisker-shaped pulse, by providing a circuit which breaks a pulse when the pulse width of received clock pulse is shorter than a prescribed pulse width, to the preceding stage of a clock break detecting circuit. CONSTITUTION:Plural input clock pulses are received by a receiver 1, and received pulses (a) are applied to a selecting circuit 3 and an additional circuit 7 which is connected to a monostable multivibrator 2. This circuit 7 is provided with a monostable multivibrator 4 where the width of an output pulse is set to about 40% of the period of an input pulse, an inverter circuit 5, and a D type FF6; and the output of the circuit 7 is supplied to the selecting circuit 3 through the multivibrator 2. The pulse width is detected by the rise of received clock pulse; and if it is shorter than a prescribed pulse width, the output of the circuit 7 is set to 0, and the output of the selecting circuit 3 is broken by the output of the multivibrator 2. Thus, a correct clock switching operation is performed even if the input clock is abnormal to generate a whisker-shaped pulse.

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は被数のクロックパルスを受信シ、各々ツクロッ
クパルス受信系には単安定マルチバイブレータによ！ｌ
ｌ構成されるクロック断検出回路金持ち、クロック断が
検出されたクロックパルスは選択ピないクロック選択回
路に係り、受信クロックパルスがパルス中の狭い所謂ひ
け状に々るような異常が発生した場合でも断検出を確実
に行なって正常な側のクロックパルスを選択するクロッ
ク選択回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention uses a monostable multivibrator for receiving clock pulses in each clock pulse receiving system. l
The clock pulse that detects a clock disconnection is connected to the clock selection circuit that detects a clock disconnection, and even if an abnormality occurs such as a narrow so-called sink-shaped received clock pulse in the pulse. The present invention relates to a clock selection circuit that reliably detects interruption and selects a normal clock pulse.

ωン　従来技術と問題点 従来のクロック選択回路圧つき第１図第２図を用いて説
明する。ω-N Prior Art and Problems A conventional clock selection circuit will be explained with reference to FIGS. 1 and 2.

第１図は従来例の入力クロックパルスが２個の場合のク
ロック選択回路のブロック図、第２図は第１図の場合の
入力クロックパルス（５）と単安定マルチバイブレータ
（以下単安定ＭＭと称す）の出力ω）の波形のタイムチ
ャートを示す。Figure 1 is a block diagram of a conventional clock selection circuit in the case of two input clock pulses, and Figure 2 shows the input clock pulse (5) and monostable multivibrator (hereinafter referred to as monostable MM) in the case of Figure 1. A time chart of the waveform of the output ω) of ω) is shown.

図中１，１′はレシーバ、２，２′は単安定ＭＭ、　３
は選択回路、τは単安定ＭＭ２．２’の出力のパルス中
を示す。In the figure, 1 and 1' are receivers, 2 and 2' are monostable MMs, and 3
indicates the selection circuit, and τ indicates the output pulse of the monostable MM2.2'.

従来は、入力クロックパルスの断を検出するクロック断
検出回路には単安定ＭＭ２．２’を持ち、この単安定Ｍ
Ｍ２．２’の出力のパルス中τを入カフロックパルスの
周期のＮ倍（Ｎは４〜５）に設定している。このため、
正常なりロックパルスが入力している時は単安定ＭＭ２
．２’の出力は″′１″レベルで、入力クロックパルス
が断になると出力が″０″レベルとなる。この０”レベ
ルとなることで入力クロックパルスの断を検出している
。Conventionally, a clock interruption detection circuit for detecting interruption of an input clock pulse has a monostable MM2.2';
The pulse τ of the output of M2.2' is set to N times the period of the input cuff lock pulse (N is 4 to 5). For this reason,
Monostable MM2 when normal or lock pulse is input
．． The output of 2' is at the ``1'' level, and when the input clock pulse is cut off, the output becomes ``0'' level. By reaching this 0'' level, disconnection of the input clock pulse is detected.

しかし第２図（６）の右に示す如く、受信クロックパル
スとしてパルス中の狭いＤＴ謂ひけ秋のパルスが何等か
の原因で発生することがある。今レシーバの入力側が断
で出力側にひげ状のパルスが発生した場合に付説明する
。このひけの発生が入力クロックパルスは助になったが
単安定ＭＭ２の出力が″１″レベルになっている間に発
生すると、このひげのパルスで単安定ＩＶＩＭ２は再ト
リガされこの時点よシバルス巾τの″１″レベルを出力
する。この出力が″′１″レベルの間に次々とひげが発
生するとこの間単安定ＭＭ２の出力は第２図中フに示す
如く″′１″レベルのままであシ、選択回路３は１側の
クロックパルスを選択することがある。このクロックパ
ルスを選択すると選択回路３の後段の例えばクロック再
生回路ではクロックの再生が不可能となりクロック受信
部が正常に動作しないことＫなる。このように従来のク
ロック選択回路ではひげ状のパルスの発生によってクロ
ックパルス断の検出ができず、正常でないＩｌｌのクロ
ックパルスを誤って選択してしまう欠点がある。However, as shown on the right side of FIG. 2 (6), a narrow DT fall pulse may occur as a reception clock pulse for some reason. An additional explanation will now be given regarding the case where the input side of the receiver is disconnected and a whisker-like pulse is generated on the output side. If this sink occurs while the output of the monostable MM2 is at the "1" level, although the input clock pulse is helpful, the monostable IVIM2 will be re-triggered by this whisker pulse, and at this point The "1" level of τ is output. If whiskers occur one after another while this output is at the ``1'' level, the output of the monostable MM2 remains at the ``1'' level as shown in Figure 2, and the selection circuit 3 is switched to the 1 side. Clock pulses may be selected. If this clock pulse is selected, for example, a clock regeneration circuit at the subsequent stage of the selection circuit 3 will be unable to reproduce the clock, and the clock reception section will not operate normally. As described above, the conventional clock selection circuit has the drawback that it is unable to detect clock pulse interruption due to the generation of whisker-like pulses, and incorrectly selects an abnormal Ill clock pulse.

（ｃ）　　発明の目的 本発明の目的は上記の欠点をなくシ、入力クロックパル
スが異常となシひげ状のパルスが発生した場合でも、正
しくクロック切替動作を行なうクロック選択回路の提供
にある○ （ｄ）　　発明の構成 本発明は上記の目的を達成するために％　受イＭするク
ロックパルスの立上りで所定のパルス中のパルスを発生
させ受信したパルスのパルス中が核所定のパルス中よシ
狭い場合パルス断とする回路を従来のクロック断検出回
路の前段に設けたことを特徴とする。(c) Purpose of the Invention An object of the present invention is to eliminate the above-mentioned drawbacks and to provide a clock selection circuit that correctly performs a clock switching operation even when an abnormal whisker-like input clock pulse occurs. (d) Structure of the Invention In order to achieve the above-mentioned object, the present invention is designed to generate a pulse in a predetermined pulse at the rising edge of a clock pulse to be received, and to generate a pulse in a received pulse from a core in a predetermined pulse. The present invention is characterized in that a circuit that detects a pulse interruption when the clock is narrow is provided at a stage preceding the conventional clock interruption detection circuit.

（ｅ）　　発明の実施例 以下本発明の１実施例につき図に従って説明する。第３
Ｎ１は本発明の実施例のクロック選択回路のブロック図
、第４図は菓３図の各部の波形のタイムチャートで（５
）〜（ト）は第３１￥Ｉのａ　−ｅ点に対応する。(e) Embodiment of the Invention An embodiment of the present invention will be described below with reference to the drawings. Third
N1 is a block diagram of the clock selection circuit according to the embodiment of the present invention, and FIG.
) to (g) correspond to points a - e of the 31st ¥I.

図中第１図と同一機能のものは同一記号で示す０４は単
安定ＭＭ、５はインバータ回路、６はＤタイプフリラグ
フロップ（以下ＦＦと称す八　７は本発明にて追加した
付加回路である。In the figure, the same functions as in Figure 1 are indicated by the same symbols. 04 is a monostable MM, 5 is an inverter circuit, 6 is a D-type free lag flop (hereinafter referred to as FF), and 7 is an additional circuit added in the present invention. be.

第３図では入カクロノク／＜ルスの受信系としてはレシ
ーバ１の受信糸のみを代穴例として示してお９他の受信
糸も同様の構成である。今第４図（５）に示す如く、正
常なりロックノくルスが断になった後にデユーティが５
０％より小さいノ（ルスがレシーバｌを経て入力された
場合に付ｄ兄明する。この場合、前記説明の如〈従来の
クロック断検出回路ではクロック断の検出は出来ない。In FIG. 3, only the receiving thread of receiver 1 is shown as an example of a substitute hole as a receiving system for input/output, and the other receiving threads have the same structure. As shown in Fig. 4 (5), the duty is 5 after the normal lock loop is cut off.
An additional explanation applies when a noise signal smaller than 0% is input through the receiver I. In this case, as explained above, the conventional clock interruption detection circuit cannot detect a clock interruption.

牢安う５ＭＭ４の出力パルスの巾は人カクロツクノセル
スの周）ＩＪ」の４０％程度としであるＯ第４図（イ）
に示すクロックパルスが付加回路７に入力すると、イン
ノく一夕回路５及び単安定ＭＭ４に入力し、インノ（−
夕回路５により反転され第４図の）に示す如六ノ（パル
スとな、１９ＦＦ６のクロック端子に入力する一方、単
安定ＭＭ４では、入カバルスの立上りでトリガされ正常
な入力クロックパルスの約４０％の）くルス巾のパルス
を第４図（Ｑに示す如く出力しＦＦ６のクリア端子に入
力し、この）（ルスが頴″レベルのｒｌＪＪ　ＦＦ６を
クリアする。ＦＦ６では入カクロツクノ（パルスが正常
な場合は第４図の）に示すクロックの立上シがＦＦ６の
クリアが解除された後にくるのでＦＦ６の出力は入カク
ロツクノ（ルスとほぼ等しいクロックパルスが発生する
０しかし第４図（３）の右の如くクロックパルスのデユ
ーティが小さくなるとＦＦ６のクリアが解除する前に第
４図（Ｂ）に示すクロックパルスの立上９がくるのでＦ
Ｆ６の出力はクリア状態のままで″θ″レベル遵続とな
る。この状態を第４図ＣＤ）は示している０この第４図
（財）に示すＦＦ６の出力パルスを単安定ＭＭ２に加え
ると単安定ＭＭ２の出力は第４図（へ）に示す如く１富
なりロックパルスの間は＠１”レベル”ＣＤ　Ｉｒｆ　
状ノ／’　ノｌ／スの発生する領域では′０”レベルと
なシ人力するクロックパルスの断を正確に検出出来る。The width of the output pulse of the 5MM4 is approximately 40% of the circumference of the human body (IJ).
When the clock pulse shown in is input to the additional circuit 7, it is input to the input circuit 5 and the monostable MM4,
It is inverted by the input circuit 5 and becomes a pulse shown in Fig. 4, which is input to the clock terminal of 19FF6, while in the monostable MM4, it is triggered by the rising edge of the input pulse and is about 40% of the normal input clock pulse. A pulse with a pulse width of In this case, the rising edge of the clock shown in Figure 4 (3) comes after the clearing of FF6 is released, so the output of FF6 generates a clock pulse that is almost equal to the input clock pulse. When the duty of the clock pulse becomes small as shown on the right, the rising edge 9 of the clock pulse shown in FIG. 4(B) comes before the clearing of FF6 is released.
The output of F6 remains in the clear state and maintains the "θ" level. This state is shown in Figure 4 (CD).0 When the output pulse of FF6 shown in Figure 4 is added to monostable MM2, the output of monostable MM2 becomes 1% as shown in Figure 4 (F). During the lock pulse, @1” level” CD Irf
It is possible to accurately detect the disconnection of the clock pulse which is at the '0' level in the region where the state of /'/'/' is generated.

従って選択回路３は断になったクロックパルスを選択す
ることがなくなるので、例えば後段のクロック再往回路
では正しくクロックを再生でき、クロック受信部は正常
に動作をする。Therefore, the selection circuit 3 does not select a clock pulse that has been cut off, so that, for example, the subsequent clock recirculation circuit can correctly reproduce the clock, and the clock reception section can operate normally.

（ｆ）　　発明の効果 以上詳細に説、明せる如く、本発明によれば、入力クロ
ックパルスが断となりひげ状のパルスが発生した場合で
も正確にクロック断を検出出来るので断になったクロッ
クは選択しないクロック選択回路が得られる効果がある
。(f) Effects of the Invention As can be explained and clarified in detail above, according to the present invention, even if the input clock pulse is disconnected and a whisker-like pulse is generated, the clock disconnection can be accurately detected. This has the effect of providing a clock selection circuit that does not select.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例のクロック遺択回１路のブロック図、第
２図は第１図の場合の入力クロックパルス囚と単安定マ
ルチバイブレータの出力（Ｂ）の波形のタイムチャート
、第３図は本発明の実施例のクロック選択回路のブロッ
ク図、第４図Ｆｉ第３図の各部の波形のタイムチャート
である。 図中１，１′はレシーバ、２．２’、４は単安定マルチ
バイブレータ、３は選択−１路、５けインバータ回路、
６はＤタイプフリップフロップ、７は付加回路を示す。Fig. 1 is a block diagram of one circuit of the conventional clock selection circuit, Fig. 2 is a time chart of the waveforms of the input clock pulse and the output (B) of the monostable multivibrator in the case of Fig. 1, and Fig. 3 4 is a block diagram of a clock selection circuit according to an embodiment of the present invention, and is a time chart of waveforms of various parts of FIG. 3. In the figure, 1, 1' are receivers, 2, 2', 4 are monostable multivibrators, 3 is a selection-1 path, 5-digit inverter circuit,
6 is a D-type flip-flop, and 7 is an additional circuit.

Claims (1)

【特許請求の範囲】[Claims] 正常時、デユーティが約５０％のクロックパルスを、複
数本受信し、各々のクロックパルス受信系には単安定マ
ルチパイプレークによシ構成されるクロック断検出回路
を持ち、クロック断が検出された側のクロックパルスは
選択しない切夷動作金行なうクロック選択回路において
、受信したクロックパルスの立上りで所定のパルス中の
パルスを発生させ受信したクロックパルスのパルス中が
該１９［定のパルス中より狭い場合パルス断とする回路
を上記クロック断検出回路の前段に設けたことを特徴と
するクロック選択回路。During normal operation, multiple clock pulses with a duty of approximately 50% are received, and each clock pulse receiving system has a clock disconnection detection circuit configured with a monostable multipipe rake, and a clock disconnection is detected. In the clock selection circuit that performs the cutoff operation, the clock pulse on the side is not selected, a pulse within the predetermined pulse is generated at the rising edge of the received clock pulse, and the pulse within the received clock pulse is narrower than the within the specified pulse. A clock selection circuit characterized in that a circuit for detecting a pulse interruption is provided in a preceding stage of the clock interruption detection circuit.