JPH0714931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0714931A JPH0714931A JP5142460A JP14246093A JPH0714931A JP H0714931 A JPH0714931 A JP H0714931A JP 5142460 A JP5142460 A JP 5142460A JP 14246093 A JP14246093 A JP 14246093A JP H0714931 A JPH0714931 A JP H0714931A
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Abstract
(57)【要約】
【目的】サイドウォールを利用した多重円筒型スタック
キャパシタにおいて、サイドウォールエッチング時のマ
スクとなる窒化シリコン膜によって生じるクラックの発
生、配線間容量の増大を防ぐ。 【構成】ノード電極(11a,13a)直下のマスク用
窒化シリコン膜を廃止し、多結晶シリコン(11a,1
3a)をエッチングする際のマスクの役目を層間絶縁膜
9が果たす。ノード電極を形成後、フォトレジスト膜1
5を層間絶縁膜9表面に堆積して、断面台形状支持体1
2aは露出する様に形成した後、ウェットエッチング等
で除去する。次にフォトレジスト膜15を除去した後、
容量絶縁膜16及び多結晶シリコン膜17を堆積して、
これをエッチング加工することで、セルプレート電極を
形成する。
キャパシタにおいて、サイドウォールエッチング時のマ
スクとなる窒化シリコン膜によって生じるクラックの発
生、配線間容量の増大を防ぐ。 【構成】ノード電極(11a,13a)直下のマスク用
窒化シリコン膜を廃止し、多結晶シリコン(11a,1
3a)をエッチングする際のマスクの役目を層間絶縁膜
9が果たす。ノード電極を形成後、フォトレジスト膜1
5を層間絶縁膜9表面に堆積して、断面台形状支持体1
2aは露出する様に形成した後、ウェットエッチング等
で除去する。次にフォトレジスト膜15を除去した後、
容量絶縁膜16及び多結晶シリコン膜17を堆積して、
これをエッチング加工することで、セルプレート電極を
形成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に筒状から成るノード電極をスタックキャパ
シタとして有するダイナミックランダムアクセスメモリ
(DRAM)の製造方法に関する。
に関し、特に筒状から成るノード電極をスタックキャパ
シタとして有するダイナミックランダムアクセスメモリ
(DRAM)の製造方法に関する。
【0002】
【従来の技術】従来、高集積のダイナミックランダムア
クセスメモリ(DRAM)のメモリセルとして微細化さ
れたセル面積でのキャパシタの表面積を増大させる手法
に筒状スタックキャパシタが提案されている。
クセスメモリ(DRAM)のメモリセルとして微細化さ
れたセル面積でのキャパシタの表面積を増大させる手法
に筒状スタックキャパシタが提案されている。
【0003】次にその製造方法について説明する。図5
(a)〜(d)、図6(a)〜(c)は、従来例の筒状
スタックキャパシタセルの製造工程の説明のための工程
順断面図である。
(a)〜(d)、図6(a)〜(c)は、従来例の筒状
スタックキャパシタセルの製造工程の説明のための工程
順断面図である。
【0004】まず図5(a)に示すように、P型シリコ
ン基板1表面に、素子分離絶縁膜2を形成し、ゲート絶
縁膜3、ゲート電極5、n型のノード拡散層4−1、n
型のビット拡散層4−2から成るトランジスタを形成す
る。n型のビット拡散層4−2にはビット線8が接続さ
れており、ビット線8は、ゲート電極5及びn型のノー
ド拡散層4−1と、層間絶縁膜6によって絶縁されてい
る。次に全面に層間絶縁膜9aを堆積した後、窒化シリ
コン膜9bを堆積する。
ン基板1表面に、素子分離絶縁膜2を形成し、ゲート絶
縁膜3、ゲート電極5、n型のノード拡散層4−1、n
型のビット拡散層4−2から成るトランジスタを形成す
る。n型のビット拡散層4−2にはビット線8が接続さ
れており、ビット線8は、ゲート電極5及びn型のノー
ド拡散層4−1と、層間絶縁膜6によって絶縁されてい
る。次に全面に層間絶縁膜9aを堆積した後、窒化シリ
コン膜9bを堆積する。
【0005】次に、ノード拡散層4−1に達するコンタ
クト孔10を開口し、下地のn型多結晶シリコン膜11
及び下地の酸化シリコン膜12を順次堆積する。続い
て、フォトレジスト膜(図示せず)をマスクにした反応
性イオンエッチング等の異方性エッチングにより、図5
(b)に示すように、酸化シリコン膜12及び下地のn
型多結晶シリコン膜11を順次エッチングし、フォトレ
ジスト膜を除去することにより、断面台形状支持体12
bおよび底部電極11bを形成する。次に、図5(c)
に示すように、第1のn型多結晶シリコン膜13及び第
1の酸化シリコン膜を順次堆積し、続いて、反応性イオ
ンエッチング等の異方性エッチングにより、第1の酸化
シリコン膜をエッチングして、第1の多結晶シリコン膜
13の側壁に第1の酸化シリコン膜18を残すように形
成する。
クト孔10を開口し、下地のn型多結晶シリコン膜11
及び下地の酸化シリコン膜12を順次堆積する。続い
て、フォトレジスト膜(図示せず)をマスクにした反応
性イオンエッチング等の異方性エッチングにより、図5
(b)に示すように、酸化シリコン膜12及び下地のn
型多結晶シリコン膜11を順次エッチングし、フォトレ
ジスト膜を除去することにより、断面台形状支持体12
bおよび底部電極11bを形成する。次に、図5(c)
に示すように、第1のn型多結晶シリコン膜13及び第
1の酸化シリコン膜を順次堆積し、続いて、反応性イオ
ンエッチング等の異方性エッチングにより、第1の酸化
シリコン膜をエッチングして、第1の多結晶シリコン膜
13の側壁に第1の酸化シリコン膜18を残すように形
成する。
【0006】続いて、図5(d)に示すように、第2の
n型多結晶シリコン膜19を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図6(a)に
示すように、第2のn型多結晶シリコン膜19及び第1
のn型多結晶シリコン膜13をエッチングする。
n型多結晶シリコン膜19を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図6(a)に
示すように、第2のn型多結晶シリコン膜19及び第1
のn型多結晶シリコン膜13をエッチングする。
【0007】次に、弗酸系のウェットエッチングによ
り、図6(b)に示すように、断面台形状支持体12
b、及び第1の酸化シリコン膜18を除去し、底部電極
11b,筒状電極13b,19bから成るノード電極を
形成する。
り、図6(b)に示すように、断面台形状支持体12
b、及び第1の酸化シリコン膜18を除去し、底部電極
11b,筒状電極13b,19bから成るノード電極を
形成する。
【0008】次に、図6(c)に示すように、容量絶縁
膜16及びn型多結晶シリコン膜17を全面に堆積した
後、これをエッチング加工して、セルプレート電極とし
てDRAMが完成する。
膜16及びn型多結晶シリコン膜17を全面に堆積した
後、これをエッチング加工して、セルプレート電極とし
てDRAMが完成する。
【0009】
【発明が解決しようとする課題】この従来の筒型スタッ
クキャパシタセルの形成方法では、窒化シリコン膜9b
が、n型の多結晶シリコン膜11,13,19を反応性
イオンエッチング等で異方性エッチングする際、及び酸
化シリコン膜(12b,18)をウェットエッチング等
の等方性エッチングする際の計3回に対してエッチング
耐性がなくてはならず、最低でも120nm程度の膜厚
が必要になる。
クキャパシタセルの形成方法では、窒化シリコン膜9b
が、n型の多結晶シリコン膜11,13,19を反応性
イオンエッチング等で異方性エッチングする際、及び酸
化シリコン膜(12b,18)をウェットエッチング等
の等方性エッチングする際の計3回に対してエッチング
耐性がなくてはならず、最低でも120nm程度の膜厚
が必要になる。
【0010】しかし、この窒化シリコン膜(断面台形状
支持体等の除去時のエッチング阻止層)が半導体基板全
面に厚く成膜されていることで、 (1)下地絶縁膜(9a)との膜応力の違いにより、酸
化シリコン膜に亀裂が生じる。
支持体等の除去時のエッチング阻止層)が半導体基板全
面に厚く成膜されていることで、 (1)下地絶縁膜(9a)との膜応力の違いにより、酸
化シリコン膜に亀裂が生じる。
【0011】(2)下地絶縁膜(9a)より高い比誘電
率の膜であるためワード線、ビット線とスタックキャパ
シタより上層部に形成される配線との間の配線間容量が
増加し、電気信号伝達の遅れが生じる。
率の膜であるためワード線、ビット線とスタックキャパ
シタより上層部に形成される配線との間の配線間容量が
増加し、電気信号伝達の遅れが生じる。
【0012】(3)あるいはこの電気信号伝達の遅れを
避けるため下地絶縁膜(9a)の厚さを大きくすると、
スタックキャパシタより上層部に形成される配線のコン
タクト孔が深くなるため、コンタクト抵抗が増大するな
どの問題点があった。
避けるため下地絶縁膜(9a)の厚さを大きくすると、
スタックキャパシタより上層部に形成される配線のコン
タクト孔が深くなるため、コンタクト抵抗が増大するな
どの問題点があった。
【0013】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体チップの所定の層間絶縁膜を導電膜を
介して選択的に被覆する断面台形状支持体を形成する工
程と、前記断面台形状支持体の側面を覆い前記導電膜と
連結する筒状電極を形成する工程と、前記断面台形状支
持体の表面の少なくとも一部上に開口を有しかつ前記筒
状電極で覆われていない前記層間絶縁膜表面を覆うレジ
スト膜を形成する工程と、前記レジスト膜をマスクにし
て前記断面台形状支持体を除去する工程とを有するスタ
ックキャパシタ形成工程を含むというものである。
造方法は、半導体チップの所定の層間絶縁膜を導電膜を
介して選択的に被覆する断面台形状支持体を形成する工
程と、前記断面台形状支持体の側面を覆い前記導電膜と
連結する筒状電極を形成する工程と、前記断面台形状支
持体の表面の少なくとも一部上に開口を有しかつ前記筒
状電極で覆われていない前記層間絶縁膜表面を覆うレジ
スト膜を形成する工程と、前記レジスト膜をマスクにし
て前記断面台形状支持体を除去する工程とを有するスタ
ックキャパシタ形成工程を含むというものである。
【0014】
【作用】断面台形状支持体の除去時に層間絶縁膜はレジ
スト膜で覆われているのでエッチング阻止層として窒化
シリコン膜を設ける必要がない。
スト膜で覆われているのでエッチング阻止層として窒化
シリコン膜を設ける必要がない。
【0015】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0016】図1(a)〜(d)、図2(a)〜(c)
は本発明の第1の実施例の説明のための工程順断面図で
ある。
は本発明の第1の実施例の説明のための工程順断面図で
ある。
【0017】まず、図1(a)に示すように、P型シリ
コン基板1表面に素子分離絶縁膜2を形成し、ゲート絶
縁膜3,ゲート電極5,n型のノード拡散層4−1,n
型のビット拡散層4−2から成るトランジスタを形成す
る。n型のビット拡散層4−2にはビット線8が接続さ
れており、ビット線8は、ゲート電極5及びn型のノー
ド拡散層4−1と層間絶縁膜6によって絶縁されてい
る。次に全面に層間絶縁膜9を堆積する。
コン基板1表面に素子分離絶縁膜2を形成し、ゲート絶
縁膜3,ゲート電極5,n型のノード拡散層4−1,n
型のビット拡散層4−2から成るトランジスタを形成す
る。n型のビット拡散層4−2にはビット線8が接続さ
れており、ビット線8は、ゲート電極5及びn型のノー
ド拡散層4−1と層間絶縁膜6によって絶縁されてい
る。次に全面に層間絶縁膜9を堆積する。
【0018】次に、このように準備された半導体チップ
の層間絶縁膜9,6に、ノード拡散層4−1に達するコ
ンタクト孔10を開口し、下地のn型多結晶シリコン膜
11を厚さ160nm程度、酸化シリコン膜12を例え
ば500nm程度、順次堆積する。続いて、フォトレジ
スト膜(図示せず)をマスクにしたCHF3 などによる
反応性イオンエッチング等の異方性エッチングにより、
下地のシリコン酸化膜12をエッチングし、フォトレジ
スト膜を除去して図1(b)に示すように、断面台形状
支持体12aを形成する。このときn型多結晶シリコン
膜11の表面部が若干エッチングされる。次に、図1
(c)に示すように、第1のn型多結晶シリコン膜13
を例えば100nm程度堆積し、続いて、HBrなどに
よる反応性イオンエッチング等の異方エッチングにより
図1(d)に示すように、下地のn型多結晶シリコン膜
11、及び第1のn型結晶シリコン膜13をエッチング
して底部電極11a,筒状電極13aを形成する。
の層間絶縁膜9,6に、ノード拡散層4−1に達するコ
ンタクト孔10を開口し、下地のn型多結晶シリコン膜
11を厚さ160nm程度、酸化シリコン膜12を例え
ば500nm程度、順次堆積する。続いて、フォトレジ
スト膜(図示せず)をマスクにしたCHF3 などによる
反応性イオンエッチング等の異方性エッチングにより、
下地のシリコン酸化膜12をエッチングし、フォトレジ
スト膜を除去して図1(b)に示すように、断面台形状
支持体12aを形成する。このときn型多結晶シリコン
膜11の表面部が若干エッチングされる。次に、図1
(c)に示すように、第1のn型多結晶シリコン膜13
を例えば100nm程度堆積し、続いて、HBrなどに
よる反応性イオンエッチング等の異方エッチングにより
図1(d)に示すように、下地のn型多結晶シリコン膜
11、及び第1のn型結晶シリコン膜13をエッチング
して底部電極11a,筒状電極13aを形成する。
【0019】次に、フォトレジスト膜を全面に堆積した
後、フォトリソグラフィ技術を用いて、図2(a)に示
すように、断面台形状支持体12a表面の少なくとも一
部が露出する開口14を有し、かつ、層間絶縁膜9の表
面は全て覆うフォトレジスト膜15を形成する。続い
て、フォトレジスト膜15をマスクにして、例えば弗酸
系のウェットエッチングにより、図2(b)に示すよう
に、断面台形状支持体12aを除去し、次にフォトレジ
スト膜15を除去することで、底部電極11aおよび筒
状電極13aから成るノード電極を形成する。
後、フォトリソグラフィ技術を用いて、図2(a)に示
すように、断面台形状支持体12a表面の少なくとも一
部が露出する開口14を有し、かつ、層間絶縁膜9の表
面は全て覆うフォトレジスト膜15を形成する。続い
て、フォトレジスト膜15をマスクにして、例えば弗酸
系のウェットエッチングにより、図2(b)に示すよう
に、断面台形状支持体12aを除去し、次にフォトレジ
スト膜15を除去することで、底部電極11aおよび筒
状電極13aから成るノード電極を形成する。
【0020】次に、図2(c)に示すように、容量絶縁
膜16を例えば5nm程度及びn型多結晶シリコン膜1
7を例えば150nm程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、DRA
Mが完成する。この実施例では、層間絶縁膜9がエッチ
ングされるのは図1(d)を参照して説明した工程の1
回だけである。
膜16を例えば5nm程度及びn型多結晶シリコン膜1
7を例えば150nm程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、DRA
Mが完成する。この実施例では、層間絶縁膜9がエッチ
ングされるのは図1(d)を参照して説明した工程の1
回だけである。
【0021】図3(a)〜(e)、図4(a),(b)
は本発明の第2の実施例の説明のための工程順断面図で
ある。
は本発明の第2の実施例の説明のための工程順断面図で
ある。
【0022】第1の実施例で図1(a)を参照して説明
した工程の次に、図3(a)に示すように、断面台形状
支持体12bを形成する。12bは12aより小さくす
る。続いて、n型多結晶シリコン膜を断面台形状支持体
12b,12aをマスクにして、反応性イオンエッチン
グ等の異方性エッチングにより、エッチングして底部電
極11bを形成する。
した工程の次に、図3(a)に示すように、断面台形状
支持体12bを形成する。12bは12aより小さくす
る。続いて、n型多結晶シリコン膜を断面台形状支持体
12b,12aをマスクにして、反応性イオンエッチン
グ等の異方性エッチングにより、エッチングして底部電
極11bを形成する。
【0023】次に、図3(b)に示すように、第1のn
型多結晶シリコン膜13を例えば100nm及び第1の
酸化シリコン膜を例えば100nm順次堆積した後、反
応性イオンエッチング等の異方性エッチングにより、第
1のシリコン酸化膜をエッチングして、第1のn型多結
晶シリコン膜13の側壁に第1のシリコン酸化膜18を
残すようにする。
型多結晶シリコン膜13を例えば100nm及び第1の
酸化シリコン膜を例えば100nm順次堆積した後、反
応性イオンエッチング等の異方性エッチングにより、第
1のシリコン酸化膜をエッチングして、第1のn型多結
晶シリコン膜13の側壁に第1のシリコン酸化膜18を
残すようにする。
【0024】続いて、図3(c)に示すように、第2の
n型多結晶シリコン膜19を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図3(d)に
示すように、第1のn型多結晶シリコン膜13及び第2
のn型多結晶シリコン膜19をエッチングして筒状電極
13b,19aを形成する。
n型多結晶シリコン膜19を堆積した後、反応性イオン
エッチング等の異方性エッチングにより、図3(d)に
示すように、第1のn型多結晶シリコン膜13及び第2
のn型多結晶シリコン膜19をエッチングして筒状電極
13b,19aを形成する。
【0025】次に、フォトレジスト膜を全面に例えば1
000nm堆積した後、図3(d)に示すように、断面
台形状支持体12b及び第1の酸化シリコン膜18の表
面が露出し、かつ、層間絶縁膜9の表面は全て厚さ10
0〜300nm程度のフォトレジスト膜15aで覆われ
ている様にするため、例えばアルカリ系の水溶液を用い
て、フォトレジスト膜を選択的にエッチングする。
000nm堆積した後、図3(d)に示すように、断面
台形状支持体12b及び第1の酸化シリコン膜18の表
面が露出し、かつ、層間絶縁膜9の表面は全て厚さ10
0〜300nm程度のフォトレジスト膜15aで覆われ
ている様にするため、例えばアルカリ系の水溶液を用い
て、フォトレジスト膜を選択的にエッチングする。
【0026】続いてフォトレジスト膜15aをマスクに
して、例えば、弗酸系のウェットエッチングにより、断
面台形状支持体12b及び第1の酸化シリコン膜18を
除去し、次にフォトレジスト膜15aを除去すること
で、図4(a)に示すように、底部電極11b,筒状電
極13b,19aから成るノード電極の形成を完了す
る。
して、例えば、弗酸系のウェットエッチングにより、断
面台形状支持体12b及び第1の酸化シリコン膜18を
除去し、次にフォトレジスト膜15aを除去すること
で、図4(a)に示すように、底部電極11b,筒状電
極13b,19aから成るノード電極の形成を完了す
る。
【0027】次に、図4(b)に示すように、容量絶縁
膜16を例えば5nm程度及びn型多結晶シリコン膜1
7を例えば150nm程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、DRA
Mが完成する。この第2の実施例は、第1の実施例に比
べ、フォトレジスト膜形成時のフォトリソグラフィにお
ける目合せ、露光が不要であり、また、自己整合でフォ
トレジスト膜を加工できることから、微細なパターン形
成に適しており、多重の円筒状ノード電極を形成するこ
とが容易である。なお、本実施例において、底部電極1
1bを断面台形状支持体12b形成の直後に行なった
が、第1の実施例と同様に、この段階ではn型多結晶シ
リコン膜11のパターニングは行なわず、第2のn型多
結晶シリコン膜19のパターニング時に同時にパターニ
ングしてもよい。
膜16を例えば5nm程度及びn型多結晶シリコン膜1
7を例えば150nm程度全面に堆積した後、これをエ
ッチング加工して、セルプレート電極に形成し、DRA
Mが完成する。この第2の実施例は、第1の実施例に比
べ、フォトレジスト膜形成時のフォトリソグラフィにお
ける目合せ、露光が不要であり、また、自己整合でフォ
トレジスト膜を加工できることから、微細なパターン形
成に適しており、多重の円筒状ノード電極を形成するこ
とが容易である。なお、本実施例において、底部電極1
1bを断面台形状支持体12b形成の直後に行なった
が、第1の実施例と同様に、この段階ではn型多結晶シ
リコン膜11のパターニングは行なわず、第2のn型多
結晶シリコン膜19のパターニング時に同時にパターニ
ングしてもよい。
【0028】
【発明の効果】以上説明したように、本発明は筒状のノ
ード電極を有するスタックキャパシタDRAMセルの形
成時に筒状電極の形成に必要な断面台形状支持体等を除
去する際に、フォトレジストを全面に塗布した後、断面
台形状支持体表面の少なくとも一部上に開口を有し、か
つ、下地の層間絶縁膜表面を全て覆うようにフォトレジ
スト膜を加工して、このフォトレジスト膜をマスクに、
断面台形状支持体等を除去するので、従来技術では、エ
ッチング阻止層として必要であった窒化シリコン膜を使
用しなくて済み、これにより、 (1)窒化シリコン膜の亀裂 (2)スタックキャパシタ上層の配線と下層の配線との
配線間容量の増大 (3)あるいはスタックキャパシタ上層の配線のコンタ
クト深さ増大によるコンタクト抵抗の増大 などの問題を解消できるので、信頼性および電気的特性
の一層改善された半導体装置の実現が可能となる効果が
ある。
ード電極を有するスタックキャパシタDRAMセルの形
成時に筒状電極の形成に必要な断面台形状支持体等を除
去する際に、フォトレジストを全面に塗布した後、断面
台形状支持体表面の少なくとも一部上に開口を有し、か
つ、下地の層間絶縁膜表面を全て覆うようにフォトレジ
スト膜を加工して、このフォトレジスト膜をマスクに、
断面台形状支持体等を除去するので、従来技術では、エ
ッチング阻止層として必要であった窒化シリコン膜を使
用しなくて済み、これにより、 (1)窒化シリコン膜の亀裂 (2)スタックキャパシタ上層の配線と下層の配線との
配線間容量の増大 (3)あるいはスタックキャパシタ上層の配線のコンタ
クト深さ増大によるコンタクト抵抗の増大 などの問題を解消できるので、信頼性および電気的特性
の一層改善された半導体装置の実現が可能となる効果が
ある。
【図1】本発明の第1の実施例の説明のため(a)〜
(d)に分図して示す工程順断面図である。
(d)に分図して示す工程順断面図である。
【図2】図1に対応する工程の次工程の説明のため
(a)〜(c)に分図して示す工程断面図である。
(a)〜(c)に分図して示す工程断面図である。
【図3】本発明の第2の実施例の説明のため(a)〜
(e)に分図して示す工程順断面図である。
(e)に分図して示す工程順断面図である。
【図4】図3に対応する工程の次工程の説明のため
(a),(b)に分図して示す工程順断面図である。
(a),(b)に分図して示す工程順断面図である。
【図5】従来例の説明のため(a)〜(d)に分図して
示す工程断面図である。
示す工程断面図である。
【図6】図5に対応する工程の次工程の説明のため
(a)〜(c)に分図して示す工程順断面図である。
(a)〜(c)に分図して示す工程順断面図である。
1 P型シリコン基板 2 素子分離絶縁膜 3 ゲート絶縁膜 4−1 ノード拡散層 4−2 ビット拡散層 5 ゲート電極(ワード線) 6 層間絶縁膜 7 コンタクト孔 8 ビット線 9,9a 層間絶縁膜 9b 窒化シリコン膜 10 コンタクト孔 11 n型多結晶シリコン膜 11a,11b 底部電極 12 酸化シリコン膜 12a,12b 断面台形状支持体 13 多結晶シリコン膜 13a,13b 筒状電極 14 開口 15,15a フォトレジスト膜 16 容量絶縁膜 17 n型多結晶シリコン膜(セルプレート) 18 酸化シリコン膜 19 n型多結晶シリコン膜 19a 筒状電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/108
Claims (2)
- 【請求項1】 半導体チップの所定の層間絶縁膜を導電
膜を介して選択的に被覆する断面台形状支持体を形成す
る工程と、前記断面台形状支持体の側面を覆い前記導電
膜と連結する筒状電極を形成する工程と、前記断面台形
状支持体の表面の少なくとも一部上に開口を有しかつ前
記筒状電極で覆われていない前記層間絶縁膜表面を覆う
レジスト膜を形成する工程と、前記レジスト膜をマスク
にして前記断面台形状支持体を除去する工程とを有する
スタックキャパシタ形成工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項2】 レジスト膜を塗布した後選択エッチング
を行ない断面台形状支持体の表面を露出させる請求項1
記載の半導体装置の製造方法。
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---|---|---|---|
JP05142460A JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
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JP05142460A JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
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Family
ID=15315837
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JP05142460A Expired - Lifetime JP3077454B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1993-06-15 JP JP05142460A patent/JP3077454B2/ja not_active Expired - Lifetime
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JP3077454B2 (ja) | 2000-08-14 |
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