JPH0714888A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0714888A
JPH0714888A JP6103825A JP10382594A JPH0714888A JP H0714888 A JPH0714888 A JP H0714888A JP 6103825 A JP6103825 A JP 6103825A JP 10382594 A JP10382594 A JP 10382594A JP H0714888 A JPH0714888 A JP H0714888A
Authority
JP
Japan
Prior art keywords
semiconductor device
active surface
base plate
circuit
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6103825A
Other languages
English (en)
Other versions
JP3487639B2 (ja
Inventor
Patrice Gamand
ガマン パトリス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH0714888A publication Critical patent/JPH0714888A/ja
Application granted granted Critical
Publication of JP3487639B2 publication Critical patent/JP3487639B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Waveguides (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 チップの形成に必要とする基板の表面積を増
大させずに、チップの能動表面上に形成するマイクロ波
レンジに対する集積回路に加えてマイクロ波伝送ライン
の回路を設ける。 【構成】 半導体基板１の能動表面1aに少なくとも１つ
の集積回路と複数の金属入力−出力パッドとが設けられ
たフリップチップ型半導体素子が、能動表面上の導体細
条及び接地金属化体M11 を有するコプレーナ型伝送ライ
ン回路と、能動表面とは反対側の表面1b上に配置した導
体細条及び能動表面の接地金属化体より成る接地金属化
体M11 を有するマイクロストリップ型伝送ライン回路11
3 とえ具え、前記基部プレートが更に、半導体素子を基
部プレート２上に固着した際に半導体素子の能動表面の
接地金属化体と電気接触するようにパターン化した接地
金属化体M13 を具える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板を有し、そ
の能動表面に少なくとも１つの集積回路と複数の金属入
力−出力パッドとが設けられているフリップチップ型の
半導体素子と、絶縁基板を有し、その前面に複数の金属
入力−出力パッドが設けられている基部プレートと、対
応する入力−出力パッドを互いに電気的に接触させて半
導体素子の能動表面を基部プレートの前面上に固定する
手段とを具えるマイクロ波レンジ用の半導体装置に関す
るものである。
【０００２】“フリップチップ型の半導体素子”とは、
半導体基板を有し、その能動表面が集積回路と入力−出
力パッドとを有し、この能動表面が、対応する入力−出
力パッドを有する基部プレートと称する絶縁支持体の前
面に固着されている素子を意味する。
【０００３】フリップチップ装置では、半導体基板をそ
の固着の為に基部プレート上で裏返し、その能動表面を
基部プレートの前面に対面させる為、能動表面とは反対
側の半導体基板の表面が半導体装置の上側面となる。こ
の場合、半導体素子の入力−出力パッドが基部プレート
の入力−出力パッドと直接一致し、はんだ接続ワイヤを
省略しうるという利点が得られる。
【０００４】本発明は例えば、１０〜１２０ＧＨｚのレ
ンジ（周波数範囲）におけるマイクロ波回路に対するハ
ウジングを実現するのに適用しうる。
【０００５】
【従来の技術】上述した半導体装置は欧州特許出願公開
第０４６９６１４号明細書から既知である。
【０００６】既知の半導体装置は集積回路（又はチッ
プ）を設けた能動性の前面（能動表面）を有する基板よ
り成る半導体素子を有している。この能動表面には集積
回路の入力−出力に対する複数の接点パッドも設けられ
ている。この既知の半導体装置は更に、この半導体素子
を支持する作用をするともとにこの目的の為に複数の接
点パッドが設けられている前面を有する基板より成る基
部プレートをも有する。前記の欧州特許出願公開明細書
によれば、この半導体素子を裏返してその能動表面を基
部プレートの前面に向け、半導体素子を基部プレートに
電気的に接触させており、且つ２つの互いに対向する表
面の接点パッドのパターンが一致するように設けられて
いる。裏返された半導体素子の能動表面のパッドが基部
プレートの前面のパッドと一致すると、封じ手段が設け
られ、半導体素子及び基部プレートのそれぞれの接点パ
ッド間を電気的に接続している。
【０００７】マイクロ波レンジの分野では、まず第１に
すべての接続ラインを伝送ラインとする必要がある。従
って、能動素子（トランジスタ及びダイオード）及び受
動素子（抵抗、キャパシタ、自己インダクタンス及びマ
イクロ波伝送ライン）を同じ１つのチップにいかに集積
化するかの問題が所定の回路で生じる。一方この周波数
レンジでは、技術的な理由及び経済的な理由で、伝送ラ
インより成る１つ又は複数個の純粋な受動回路と能動回
路とを同じチップに集積化する必要があることが確かめ
られている。これらの受動回路の寸法は可成り大きい。
１２ＧＨｚでは例えば、９０°又は１８０°の移相器型
の回路が有する伝送ライン素子の寸法は被きょう導波の
波長の４分の１、すなわち９ｍｍ又は２．２５ｍｍより
も長い。従って、このような受動素子を能動素子と関連
して用いると、集積回路の表面積は製造に得られる基板
の表面積に適合できず、産業上競争力のある低価格を達
成できない。
【０００８】同じ１つのチップに集積化された複数のサ
ブアセンブリを有するマイクロ波回路はモノリシック回
路又はモノリシックマイクロ波集積回路（ＭＭＩＣ）と
称されている。このモノリシック集積は前述した種々の
理由でしばしば困難となる。
【０００９】マイクロ波レンジでは、上述した表面問題
に加えて、モノリシック集積に関する他の種々の問題が
ある。
【００１０】これらの問題の１つは、伝送ラインが不所
望な素子の影響を受けた際に周波数が制限されることに
関するものである。この伝送ラインにおけるミリメート
ルレンジの波に対する伝搬条件に妨害を及ぼすこれらの
不所望な素子は特に、半導体素子を基部プレートの前面
上に固着する際の基部プレートの前面の誘電体材料の平
面の近接効果により、或いは伝送ラインの回路をこの前
面に対向するように配置するという事実の為に固着材料
の近接効果により、或いはモノリシック回路の他のサブ
アセンブリの近接効果により形成されるおそれがある。
この状態での伝送ラインの構造或いは放射素子と相反す
る誘電体に近接するこれら伝送ラインの配置は信号が伝
送ラインの寸法及び構造に極めて感応しやすいあらゆる
回路に対しては回避する必要がある。これは特に前述し
た９０°移相回路又は１８０°移相回路に対する場合で
ある。
【００１１】他の問題は接地接続に不連続がある場合に
生じる周波数制限に関するものである。更に他の問題
は、マイクロ波導体間の接続が不完全である場合に寄生
キャパシタンスが生じることに関するものである。
【００１２】
【発明が解決しようとする課題】本発明の目的は、チッ
プを実現するのに必要な基板の表面積を増大させること
なく、チップの能動表面上に形成されたマイクロ波レン
ジに対する集積回路以外にマイクロ波伝送ラインの少な
くとも１つの受動回路をも有するマイクロ波装置を提供
せんとすにある。
【００１３】本発明の他の目的は、回路の接地接続に不
連続が生じないマイクロ波装置を提供せんとするにあ
る。
【００１４】
【課題を解決するための手段】本発明は、半導体基板を
有し、その能動表面に少なくとも１つの集積回路と複数
の金属入力−出力パッドとが設けられているフリップチ
ップ型の半導体素子と、絶縁基板を有し、その前面に複
数の金属入力−出力パッドが設けられている基部プレー
トと、対応する入力−出力パッドを互いに電気的に接触
させて半導体素子の能動表面を基部プレートの前面上に
固定する手段とを具えるマイクロ波レンジ用の半導体装
置において、前記の半導体素子が、能動表面上に配置さ
れた導体細条及び接地金属化体を有するコプレーナ型の
伝送ラインの回路と、能動表面とは反対側の表面上に配
置した導体細条及び能動表面の接地金属化体より成る接
地金属化体を有するマイクロストリップ型の伝送ライン
の回路とを具え、前記の基部プレートが更に、半導体素
子を基部プレート上に固着した際に半導体素子の能動表
面の接地金属化体と電気的に接触するようにパターン化
した接地金属化体を具えていることを特徴とする。
【００１５】本発明の装置によれば、能動回路領域と大
きな表面層の受動回路領域とを有するマイクロ波モノリ
シック回路を実現するのに必要な基板の寸法を、従来の
方法を用いた場合に必要とする寸法に比べて半分にしう
るという利点が得られる。従って、モノリシック集積回
路の形成が容易となる。
【００１６】伝搬の大部分が行なわれ、半導体素子を基
部プレート上に固着することにより発生される妨害に感
応する受動回路の領域を能動表面とは反対側の表面上に
形成でき、これらの妨害を回避でき、モノリシック回路
の動作を改善しうるという他の利点も得られる。
【００１７】接地平面に不連続が生ぜず、すなわち半導
体素子において双方の表面が同じ接地平面を共有し、半
導体素子を基部プレート上に固着する際半導体素子の接
地平面がこれとは反対側の基部プレートの接地平面に対
向して配置され電気的に接続されるという更に他の利点
が得られる。
【００１８】本発明の他の目的は、超高周波接続の不完
全性により生じる寄生キャパシタンスを減少させた装置
を提供することにある。
【００１９】この目的の為に、本発明の半導体装置の例
では、半導体素子が、能動表面の回路及び接点パッドの
双方又はいずれか一方を反対側の表面の回路に接続する
為の金属化された孔を有するようにする。
【００２０】この例の他の利点は、マイクロ波周波数接
続を達成する為に当業者にとって一般に知られている細
いはんだ付金属ワイヤを用いる必要がないということで
ある。これらの細いワイヤは寄生キャパシタンスを生じ
る。従って、本発明によれば、“フリップチップ”技術
の利点を失うことなく、固着表面とは反対側の表面上に
回路を形成しうる。これによってもモノリシック回路の
動作を改善する。
【００２１】
【実施例】集積回路を高い周波数で動作させるには、こ
れら回路をカプセル封じするのに関連する問題を解決す
る必要がある。動作周波数が２ＧＨｚであった前述した
従来技術では生じない問題が、１０〜１２０ＧＨｚの動
作周波数をあるサブアセンブリが有している集積化モノ
リシック回路に生じる。
【００２２】一般に、高周波数を目的としている分野で
の問題は、接地の不連続すなわち波の伝搬モードの不連
続を生じ、従って動作周波数を予期した周波数よりも低
い値に制限する接続の不完全さに関するものである。
【００２３】これらの接続問題をできるだけ少なくする
為に、回路の数個のサブアセンブリを１つの同一回路に
モノリシック的に集積化する必要があるということを確
かめた。これらのサブアセンブリはしばしば異なる直流
電源を有して異なる周波数で動作するもので、異なる技
術で形成される。
【００２４】本発明は、マイクロ波分野における特定の
問題、すなわち接続による周波数制限、サブアセンブリ
を実現するための技術の差に関連する困難性及びカプセ
ル封じ問題を考慮して基板上の表面積を節約しうるよう
にするモノリシック回路を実現する手段を提供するもの
である。
【００２５】本発明によれば、マイクロ波半導体装置
が、− 少なくとも１つの能動素子Ｔと複数の金属が入
力−出力パッド１０１ａ，１０２ａ，３０１ａ，２０２
ａとを有する集積回路２００が能動表面１ａに設けられ
た半導体基板を有する“フリップチップ”型の半導体素
子１と、− 複数の金属が入力−出力パッド１０１ｃ，
１０２ｃ，３０１ｃ，２０２ｃが前面２ａに設けられた
絶縁基板を有する基部プレート２と、− 互いに電気的
に接触する入力−出力パッド、すなわち１０１ａ−１０
１ｃ；１０２ａ−１０２ｃ；３０１ａ−３０１ｃ；２０
２ａ−２０２ｃを対応させて基部プレートの前面２ａ上
に半導体素子の能動表面１ａを固定する手段とを有し更
に、− 半導体素子１はコプレーナ（共平面）型の伝送
ラインＬ１，Ｌ２，Ｌ３，ｌの回路２００，３００を有
し、その導体細条及び接地金属化体Ｍ１１，Ｍ１２が能
動素子と一緒に能動表面１ａ上に配置され、半導体素子
１は更にマイクロストリップ型の伝送ライン１１０，１
１１，１１２，１１３の回路１００を有し、その導体細
条が能動表面とは反対側の表面上に配置され且つ接地金
属化体Ｍ１１，Ｍ１２は能動表面１ａの接地金属化体に
より形成されており、− 基部プレートは更にその前面
２ａ上に接地金属化体Ｍ１３を有し、この接地金属化体
Ｍ１３は半導体素子１を基部プレート２上に固着する際
に半導体素子１の能動表面１ａの接地金属化体Ｍ１１，
Ｍ１２と電気接触するようにパターン化させる。
【００２６】１１．７〜１２．２ＧＨｚ帯域で動作する
人工衛星からの放射を受けるアンテナ受信モジュールで
は、図３に示すような型の回路を実現しうる。この回路
は無線周波信号ＲＦに対する入力端子１０１及び局部発
振器ＯＬの信号に対する入力端子１０２の２つの入力端
子と、中間周波ＦＩ＝ＲＦ−ＯＬに対する１つの出力端
子３０１とを有する簡単なミクサである。この回路は第
１サブアセンブリ１００を有し、この第１サブアセンブ
リ１００は純粋に受動的であり、混合すべき２つの交流
信号ＲＦ及びＯＬに対する２つの入力端子１０１，１０
２と、混合信号ＦＩ′に対する出力端子１０４とが設け
られた分岐カップラ０〜９０°を構成する。このサブア
センブリ１００は完全に伝送ライン１１０，１１１，１
１２，１１３より成っている。図３の回路であるミクサ
は能動性の第２サブアセンブリ２００をも有しており、
この第２サブアセンブリ２００は少なくとも１つのトラ
ンジスタＴと、抵抗素子Ｒ２，Ｒ３，Ｒ４と、キャパシ
タＣ１，Ｃ３と、インダクタＬ２とから成っており、分
岐カップラ１００の出力端子１０４から得られる信号を
最適化する。
【００２７】分岐カップラの動作周波数、すなわち９ｍ
ｍの被きょう導波の波長に相当する１２ＧＨｚでカップ
ラの分岐１１０，１１１，１１２，１１３の長さは２．
５ｍｍ程度となる。従って、受動性のサブアセンブリ１
００は極めて大きな表面空間を占める。更に、サブアセ
ンブリ１００は能動性の第２サブアセンブリ２００の場
合よりも構造上の欠陥による妨害に一層感応する。従っ
て今日まで、異なるマイクロ波サブアセンブリを異なる
チップ上に形成するのが一般的であった。従って、完全
なアンテナ受信ヘッドは５個又は６個までの異なるチッ
プを有しうるようになっていた。その為、これらの種々
のチップ間のマイクロ波接続及び接地接続から問題が生
じた。このことが、回路のできるだけ多くのサブアセン
ブリ、特に最大周波数で動作するサブアセンブリを１つ
の同じチップ上に集積化する必要性が生じた理由であ
る。
【００２８】この場合、市販のマイクロ波レンジの半導
体基板の寸法及びその価格に問題がある。消費者分野の
製品の価格は低くする必要があり、従って基板の単位面
積当たりの素子数を最大に、すなわち標準表面積のチッ
プ当たりのサブアセンブリの個数を最大にする必要があ
る。
【００２９】図３の能動回路２００では、出力信号Ｆ
Ｉ′がトランジスタＴのゲートＧに供給され、このトラ
ンジスタが出力端子３０１に中間周波ＲＦ−ＯＬを有す
る信号ＦＩを生じるようにバイアスされる。これらのバ
イアス手段は、− 例えばラインＬ１及び抵抗Ｒ４でゲ
ートＧを大地に対してバイアスし、− 例えば抵抗Ｒ３
及びキャパシタＣ３でソースＳを大地に対しバイアス
し、− 例えば抵抗Ｒ２及びラインＬ２でドレインＤを
連続電源ＶＤに対しバイアスする。
【００３０】図３のミクサ回路は更に受動フィルタ３０
０を具えており、この受動フィルタは例えば自己インダ
クタンスｌと、キャパシタＣ２と、ラインＬ３とを有す
る。
【００３１】これらの種々のサブアセンブリ１００，２
００，３００は結合キャパシタＣ１，Ｃ４を介して相互
接続されている。
【００３２】これらの種々のサブアセンブリは半導体基
板上にモノリシック的に形成する必要があり、この半導
体基板にカプセル封じ手段を設ける必要がある。
【００３３】図４，５と、図６〜１１のアセンブリとを
参照するに、モノリシック的に集積化されたサブアセン
ブリより成るこのような回路を有する半導体装置は以下
の主な素子、すなわち、− 複数のマイクロ波金属入力
−出力パッド１０１ａ，１０２ａ，３０１ａと、接地金
属化体Ｍ１１，Ｍ１２と、直流電源パッド２０２ａとを
有し、集積化されたマイクロ波回路２００，３００を具
える能動表面１ａを有する基板より成る半導体素子１
と、− この半導体素子１を支持する前面２ａを有する
基板であって、この前面に集積回路のマイクロ波入力パ
ット１０１ａ，１０２ａ，３０１ａに対応する複数のマ
イクロ波金属パッド１０１ｃ，１０２ｃ，３０１ｃと直
流電源接続パッド２０２ｃとが設けられている当該基板
より成る基部プレート２と、半導体素子１をその能動表
面１ａを以って、対応する導体の電気接続体を有する基
部プレート２の支持表面２ａ上に封じる封じ手段とを具
えている。
【００３４】本発明によれば、マイクロ波レンジで図３
の回路２００，３００のような集積回路に伝送ラインＬ
１，Ｌ２，Ｌ３及び自己インダクタンスｌを設ける必要
があり、一般にこの周波数レンジにおける交流信号に対
するすべての導体が伝送ラインの構造を有するようにす
る必要があるということを考慮する。
【００３５】本発明によれば、能動回路と関連する伝送
ラインＬ１，Ｌ２，Ｌ３及び自己インダクタンスｌを前
記の半導体素子の能動表面１ａ上にコプレーナ技術で形
成する。
【００３６】図２Ａ及び２Ｂでは、コプレーナ技術で形
成した回路が誘電体又は半絶縁体の基板５０を有し、伝
送ラインは、接地金属化体Ｍ５１，Ｍ５２からの距離ｅ
で配置された幅Ｗの導体細条Ｌにより、前面と称するこ
の基板の表面上に形成されている。各ラインは距離ｅで
１つの接地金属化体を有するようにするか或いは中央の
導体Ｌの両側に距離ｅで２つの接地金属化体を有するよ
うにしうる。このように形成されたラインのマイクロ波
伝搬モードはこのコプレーナアセンブリの関数である。
すなわち、ラインの特性インピーダンスは中央の導体の
幅Ｗと、距離ｅと、導体Ｌ及び接地金属化体Ｍ５１，Ｍ
５２間の基板５０の透過性（μ）及び誘電率（ε）とに
よって決定される。
【００３７】図４では、半導体素子の能動表面１ａ上
に、図３の回路のトランジスタＴ、抵抗性バイアス素子
Ｒ２，Ｒ３，Ｒ４、ライン素子のキャパシタＣ１，Ｃ
２，Ｃ３，Ｃ４、素子Ｌ１，Ｌ２，Ｌ３及びｌのような
自己インダクタンスを形成するのに上述したコプレーナ
技術を適用する。
【００３８】図４は図３の回路に相当する集積回路２０
０及びフィルタ３００のサブアセンブリが設けられた半
導体素子１の能動表面１ａを平面図で実線で示してい
る。
【００３９】図４に示す素子の配置は図３に示す回路の
ように単に一例にすぎないものである。能動素子、抵
抗、キャパシタ及び自己インダクタンスのこの配置は、
伝送ラインＬ１，Ｌ２，Ｌ３及び自己インダクタンスｌ
の接地金属化体Ｍ１１，Ｍ１２がこれらの素子が占めて
いない能動表面１ａのほぼ全面積を覆っており、マイク
ロ波導体及び接地金属化体Ｍ１１，Ｍ１２間の距離ｅ２
がマイクロ波レンジに対する伝搬規則に合致していると
いうことを表わしているものである。
【００４０】図３の回路のサブアセンブリ２００，３０
０の素子を図４に示してある。すなわち、サブアセンブ
リ２００に対しては、ソースＳ、ドレインＤ、ゲートＧ
を有するトランジスタＴと、ラインＬ１，Ｌ２と、抵抗
Ｒ２，Ｒ３及びＲ４と、キャパシタＣ１及びＣ３とを示
しあり、サブアセンブリ３００に対しては、キャパシタ
Ｃ２及びＣ４と、自己インダクタンスｌと、ラインＬ３
とを示してある。
【００４１】能動表面１ａには更に、ミクサの出力ＦＩ
に対する金属パッド３０１ａと、カップラ１００の出力
及びサブアセンブリ２００の入力に対応する入力ＦＩ′
に対する金属パッド１０４ａと、直流電源電圧を能動回
路２００に印加する金属パッド２０２ａとが設けられて
いる。
【００４２】本発明によれば、モノリシック集積装置を
実現するに際し基板表面積を可成り節約する手段は、能
動表面１ａとは反対側の基板１の表面１ｂ上に、主とし
て１１０，１１１，１１２，１１３のような伝送ライン
より成る１００のような受動サブアセンブリを形成する
ことにある。非能動表面１ｂのこれらのサブアセンブリ
はマイクロストリップ技術で形成し、能動側のコプレー
ナラインの接地平面Ｍ１１，Ｍ１２をこれらの接地平面
として用いる。
【００４３】一例として説明する図４のミクサ回路で
は、サブアセンブリ１００を基板１の表面１ｂすなわち
非能動表面上に形成する。この目的の為に、ライン区分
１１０，１１１，１１２，１１３をいわゆるマイクロス
トリップ技術で形成する。
【００４４】従って、この非能動表面１ｂ上には金属化
細条のみがあり、能動表面上ではエピタキシアル成長又
はイオン注入により基板中に形成した能動領域ＡＺ中に
設けた能動素子Ｔと、エアーブリッジＡＢと、ラインを
形成する為の金属化細条とがあり、これらラインに数種
類の堆積レベルのキャパシタ及び抵抗が加えられてい
る。
【００４５】図１Ａ及び１Ｂを参照するに、マイクロス
トリップ技術で実現する回路は所定の厚さｅの誘電体又
は半絶縁体の基板６０を有し、マイクロ波伝送ラインは
基板６０の前面６０ａ上の幅Ｗの細条の形態の導体Ｌ
と、基板６０の後面６０ｂ上の接地平面Ｍ６０とを有す
る。これらのマイクロストリップラインにおける伝搬モ
ードは上側導体の寸法Ｗ、幅ｅ及び導体Ｌと接地金属化
体Ｍ６０との間に存在する基板６０の透過性μ及び誘電
率εの関数となる。
【００４６】図４は非能動表面１ｂ上に設けたカップラ
１００の一実施例を破線で示している。本例では、カッ
プラが４つのマイクロストリップ導体１１０，１１１，
１１２，１１３と、信号ＲＦの入力端子に対する金属パ
ッド１０１ｂと、信号ＯＬの入力端子に対する金属パッ
ド１０２ｂと、信号ＦＩ′の出力端子に対する金属パッ
ド１０４ｂと、金属パッド１０３ｂを大地に接続する抵
抗Ｒ３に接続するこの金属パッド１０３ｂとを有する。
【００４７】ライン１１０，１１１，１１２，１１３は
四角形を形成する４つの分岐に分割されている。入力は
２つの並列ライン１１１及び１１３のそれぞれの端部１
０１ｂ及び１０２ｂに供給され、交流出力ＦＩ′はこれ
らのラインの１つ、例えばライン１１１の端部１０４ｂ
に得られる（他の端部１０１ｂにＲＦ信号が供給される
場合）。信号ＯＬ側とは反対側のライン１１３の端部は
金属パッド１０３ｂ及び抵抗Ｒ１を経て接地されてい
る。複数の堆積レベルを有する抵抗Ｒ１自体は能動表面
１ａ上に形成されている。
【００４８】能動表面とは反対側の表面１ｂ上の、マイ
クロストリップ型のライン１１０，１１１，１１２，１
１３は能動表面１ａ上に形成された接地平面Ｍ１１，Ｍ
１２を利用しており、これら接地平面は同時に能動表面
のコプレーナラインＬ１，Ｌ２，Ｌ３及びｌの接地平面
となる。
【００４９】従って、受動性のマイクロ波サブアセンブ
リ１００のような大表面積のサブアセンブリがサブアセ
ンブリ２００，３００とモノリシックに形成され、従来
の技術を用いた場合に必要とした基板の表面積の半分が
節約される。更に、すべてのサブアセンブリが同じ接地
を有する為に、接地相互接続に関する問題が回避され
る。能動表面１ａとは反対側の表面１ｂ上にサブアセン
ブリ１００を形成する技術はいかなる問題も生じない。
その理由は、構成ラインが簡単な金属細条である為であ
る。一層複雑な技術を必要とするすべての素子（能動素
子、抵抗、キャパシタ、エアーブリッジ）は通常の方法
で能動表面１ａ上に形成される。
【００５０】寄生キャパシタンスが生じることなくマイ
クロ波信号を非能動表面１ｂから能動表面１ａに伝達す
る為に、金属化した孔又は金属柱の技術を用いる。
【００５１】図４及び５を種々の一点鎖線Ｉ−Ｉ，Ｊ−
Ｊ，Ｋ−Ｋ，Ｈ−Ｈで断面として示す図６，７，８，
９，１０において、マイクロ波信号は金属化された孔又
は金属柱を経て伝達される。金属化された孔１１，１
２，１３，１４は半導体素子の基板を貫通してマイクロ
波パッド１０１ａ−１０１ｂ；１０２ａ−１０２ｂ；１
０３ａ−１０３ｂ；１０４ａ−１０４ｂにそれぞれ接続
されている。
【００５２】更に本発明によれば、基部プレート及び半
導体素子の対応する導体間を電気接続するとともに目的
とするマイクロ波レンジ（１０〜１２０ＧＨｚ）で動作
するのに適した状態の下で基部プレートの支持表面上の
半導体素子の封じを達成する手段は、− 図４に示すよ
うに、半導体素子１はその基板の能動表面１ａ上に形成
されたマイクロ波接点パッド１０１ａ，１０２ａ，３０
１ａ及び接地平面Ｍ１１，Ｍ１２を有し、基板は好まし
くは能動素子Ｔを適切に形成する為に半絶縁性であり、
この能動表面１ａは直流電源電圧を受ける為のパッド２
０２ａをも有し、− 図５に示すように、基部プレート
２はその支持表面２ａ上に配置された接地平面Ｍ１３を
有し、マイクロ波パッド１０１ｃ，１０２ｃ，３０１ｃ
及び直流電源電圧入力端子２０２ｃは、半導体素子を裏
返して基部プレート上に配置した際にこれらパッド及び
接地平面が能動表面１ａのそれぞれのパッド及び接地平
面と一致し且つ電気接触されるようなパターンで設けら
れているという特徴を有している。
【００５３】従って、基部プレートの表面２ａの接地平
面Ｍ１３は半導体素子の能動表面１ａの接地平面Ｍ１
１，Ｍ１２と一致し、完全な接地接続を可能にし、マイ
クロ波パッド１０１ａと１０１ｃとが、又１０２ａと１
０２ｃとが、又３０１ａと３０１ｃとがそれぞれ一致
し、直流電圧パッド２０２ａと２０２ｃとも一致する。
【００５４】半導体素子の能動表面１ａを基部プレート
の前面２ａ上に固着する接続手段は、マイクロ波集積回
路の分野で当業者に知られた導電性はんだその他のいか
なる接着手段とすることもできる。半導体素子１はこの
一致位置でこれらの接着手段の１つにより基部プレート
上で封じられ、これにより直接の電気接続が容易とな
る。
【００５５】図６は図４をＩ−Ｉ線上で断面とした断面
図である。この図６は半導体素子１の上側面としての能
動表面１ａを示している。この能動表面１ａ上に接地平
面Ｍ１１及びマイクロ波パッド１０３ａ，１０４ａが見
えており、下側の非能動表面１ｂ上に接地平面としてＭ
１１を用いているマイクロ波マイクロストリップライン
１１３，１１４と、金属化された孔１３及び１４を経て
能動表面のパッド１０３ａ，１０４ａにそれぞれ接続さ
れているマイクロ波パッド１０３ｂ，１０４ｂとが見え
ている。
【００５６】図７は図４及び図５をＩ−Ｉ線上で断面と
して示す断面図である。この図７では、半導体素子１が
裏返されて、その能動表面１ａが基部プレート２の前面
２ａに対向して位置している。この場合、非能動表面１
ｂは、半導体素子１を基部プレート２上に封じることに
より形成した半導体装置の上側面となる。その結果、マ
イクロ波伝搬の大部分が行なわれるライン１１０，１１
１，１１２，１１３が悪影響を受けない。この図７で
は、能動表面１ａの接地平面Ｍ１１及び前面２ａの接地
平面Ｍ１３が一致して見える。これとは相違して、入力
−出力パッドではないマイクロ波パッド１０３ａ及び１
０４ａは誘電体を介して空気層に面するようにするのが
好ましい。
【００５７】図８，９，１０も半導体素子１を基部プレ
ート２上に裏返した状態の断面図である。Ｊ−Ｊ線上の
断面図である図８では、幅Ｗ１を有するマイクロストリ
ップライン１１３及び１１４が半導体装置の上側面とな
る表面１ｂ上に見え、対応する接地平面Ｍ１１が半導体
素子の基板の厚さに相当する距離ｅ１で能動表面１ａ上
に位置する。半導体素子１と基部プレート２との組合せ
に際し接地平面Ｍ１１及びＭ１３が一致する。又、半導
体基板の能動領域ＡＺ中に形成されたトランジスタＴが
見えており、この能動領域は基部プレートの前面２ａ中
に形成された空所ＯＣＩに対向して配置することができ
る。このような空所はＬ１、ｌ又は１０３ａ，１０４ａ
のような接続されない各マイクロ波ライン又はパッドに
対向して基部プレートの前面中に形成することもでき
る。図８も基部プレートのマイクロ波パッド３０１ｃと
一致する能動表面１ａのマイクロ波パッド３０１ａを示
している。
【００５８】基部プレートを上側から見た図５では、マ
イクロ波出力パッド又はライン３０１ｃがマイクロ波入
力パッド又はライン１０１ｃ，１０２ｃのようにコプレ
ーナ技術（図２Ａ，２Ｂ参照）で形成されている。この
目的の為に、これらのラインを形成する細条を接地平面
Ｍ１１，Ｍ１２，Ｍ１３から距離ｅ２だけ離間させる。
【００５９】図８では、基部プレート２の直流電圧パッ
ド又はライン２０２ｃと一致する能動表面１ａの直流電
源パッド２０２ａも見えている。Ｋ−Ｋ線上の断面図で
ある図９では、前面２ａの接地平面Ｍ１３と一致する能
動表面１ａの接地平面Ｍ１２が見えている。又、非能動
表面１ｂ上に形成され、金属化された孔１１及び１２を
経て能動表面１ａのマイクロ波入力パッド１０１ａ，１
０２ａに接続されているマイクロ波入力パッド１０１
ｂ，１０２ｂも見えている。マイクロ波入力パッド１０
１ａ，１０２ａは基部プレートの前面のライン１０１
ｃ，１０２ｃのＨＦパッドと一致している。
【００６０】図１０では、非能動表面１ｂ上にマイクロ
ストリップ技術で幅Ｗ２で形成したマイクロ波ライン１
１０，１１２が示されており、これらの接地平面Ｍ１
１，Ｍ１２は能動表面１上に形成されている。又、能動
表面１ａ上にコプレーナ技術で形成したライン１及びｌ
も見えており、これらの接地平面Ｍ１１，Ｍ１２も同じ
能動表面に形成されている。ラインＬ１又はｌはコプレ
ーナ接地平面から距離ｅ２だけ離れている。図１０で
は、基部プレートの接地平面Ｍ１３と一致する接地平面
Ｍ１１，Ｍ１２が見えている。ラインＬ１及びｌは空気
層に対向している。
【００６１】大きな寸法の受動素子、例えば減結合キャ
パシタは基部プレート上に固定することができ、この基
部プレートは更に図５の場合よりも複雑なコプレーナラ
インの回路を有することもできる。
【００６２】特に、図３の回路の接続点２０３と大地と
の間に減結合キャパシタを設けることができる。
【００６３】上述した図３の回路の実施例では、12ＧＨ
ｚで動作させる為の寸法は以下の通りとすることができ
る。 基板の厚さｅ１＝１００μｍ ライン１１１，１１３の幅Ｗ１＝１５０μｍ ライン１１１，１１３の長さ＝２１２０μｍ ライン１１０，１１２の幅Ｗ２＝７５μｍ ライン１１０，１１２の長さ＝２１７０μｍ ラインからその下側の接地平面Ｍ１１，Ｍ１２までの距
離 Ｙ＞当該ラインの幅 非能動表面１ｂ上の金属化孔１１，１２，１３又は１４
の寸法＝約１００μｍ
【００６４】又、回路素子の値は以下の通りとすること
ができる。 Ｒ１＝５０Ω Ｒ２＝１００Ω（バイアス抵抗） Ｒ３＝３００Ω（バイアス抵抗） Ｒ４＝１０００Ω（バイアス抵抗） Ｃ１＝５ｐＦ（入力接続キャパシタンス） Ｃ２＝１ｐＦ（信号ＯＬのフィルタキャパシタンス） Ｃ３＝１０ｐＦ（抵抗Ｒ３のマイクロ波減結合キャパシ
タンス） Ｃ４＝５ｐＦ（出力接続キャパシタンス） Ｌ１，Ｌ２，Ｌ３＝高特性インピーダンスのマイクロ波
ライン Ｚｃ＝９０Ω
【００６５】これらのマイクロ波ラインＬ１，Ｌ２，Ｌ
３のインピーダンスは比Ｗ／Ｗ＋２（ｅ２）で表わされ
る。ここにＷは、これらのラインを形成する細条の幅で
あり、ｅ２は隣接の接地平面Ｍ１１，Ｍ１２までの距離
である。選択した例では、ｅ２＝１００μｍである。
【００６６】この比を基板の厚さｅ１＝１０００μｍ及
び基板を砒化カリウム（ＧａＡｓ）から造った場合のこ
の基板に対する誘電率εr ＝１２．８と組合せると、コ
プレーナ型のマイクロ波ラインの特性インピーダンスを
得ることができる。その結果、 ラインＬ１の長さ＝１．５ｍｍ ラインＬ２の長さ＝０．５ｍｍ ラインＬ３の長さ＝０．５ｍｍ となる。
【００６７】図３に示す回路例では、エアーブリッジＡ
Ｂによりレベル変化がもたらされるコイル型の自己イン
ダクタンスｌより成る“局部”素子もある。このコイル
インダクタンスは５μｍの幅を有し、そのコイル間間隔
は１０μｍである。このインダクタンスを４ｎＨの値の
キャパシタＣ２と関連させることにより、入力ＦＩを５
０Ωに適合させることができる。
【図面の簡単な説明】
【図１】マイクロストリップ技術で形成した集積回路の
伝送ラインを示す平面図（図１Ａ）及びそのＢ−Ｂ線上
を断面とする断面図（図１Ｂ）である。
【図２】コプレーナ技術で形成した集積回路の伝送ライ
ンを示す平面図（図２Ａ）及びそのＢ−Ｂ線上を断面と
する断面図（図２Ｂ）である。
【図３】本発明によりモノリシックに形成しうるマイク
波回路の一例を示す回路図である。
【図４】半導体素子の能動表面上に配置した能動サブア
センブリ及び第１受動サブアセンブリと、その反対側の
面上に形成した第２受動サブアセンブリとを有する図３
の回路の具体例を示す平面図である。
【図５】図４の半導体素子を配置する基部プレートの前
面上に実現しうる回路の一例を示す平面図である。
【図６】図４の装置の半導体素子をＩ−Ｉ線上を断面と
して示す断面図である。
【図７】図６の半導体素子を、その能動表面を裏返して
基部プレートの前面に対向させて基部プレート上に装着
した図４の装置をＩ−Ｉ線上を断面として示す断面図で
ある。
【図８】半導体素子を、その能動表面を基部プレートの
前面に向けて裏返して基部プレート上に装着した図４の
装置をＪ−Ｊ線上を断面として示す断面図である。
【図９】半導体素子を、その能動表面を基部プレートの
前面に向けて裏返して基部プレート上に装着した図４の
装置をＫ−Ｋ線上を断面として示す断面図である。
【図１０】図８及び９に類似し、図４の装置をＨ−Ｈ線
上を断面として示す断面図である。
【符号の説明】
１ 半導体素子 ２ 基部プレート ６０ 基板 １００ 第１サブアセンブリ（分岐カップラ） １１０〜１１３ 伝送ライン ２００ 第２サブアセンブリ（能動回路） ３００ 受動フィルタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を有し、その能動表面に少な
    くとも１つの集積回路と複数の金属入力−出力パッドと
    が設けられているフリップチップ型の半導体素子と、 絶縁基板を有し、その前面に複数の金属入力−出力パッ
    ドが設けられている基部プレートと、 対応する入力−出力パッドを互いに電気的に接触させて
    半導体素子の能動表面を基部プレートの前面上に固定す
    る手段とを具えるマイクロ波レンジ用の半導体装置にお
    いて、 前記の半導体素子が、能動表面上に配置された導体細条
    及び接地金属化体を有するコプレーナ型の伝送ラインの
    回路と、能動表面とは反対側の表面上に配置した導体細
    条及び能動表面の接地金属化体より成る接地金属化体を
    有するマイクロストリップ型の伝送ラインの回路とを具
    え、 前記の基部プレートが更に、半導体素子を基部プレート
    上に固着した際に半導体素子の能動表面の接地金属化体
    と電気的に接触するようにパターン化した接地金属化体
    を具えていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、
    前記の半導体素子が更に、能動表面の回路及び接点パッ
    ドの双方又はいずれか一方を反対側の表面の回路に接続
    する金属化された孔を有していることを特徴とする半導
    体装置。
  3. 【請求項３】 請求項１又は２に記載の半導体装置にお
    いて、半導体素子の能動表面の一部を構成する集積回路
    が能動素子を有していることを特徴とする半導体装置。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載の半
    導体装置において、半導体素子の能動表面の一部を構成
    する集積回路が抵抗及びキャパシタ素子の双方又はいず
    れか一方と、インダクタとを具えていることを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の半
    導体装置において、半導体素子の能動表面上の接地金属
    化体が導体と、能動素子と、抵抗及びキャパシタの双方
    又はいずれか一方と、インダクタとの外部の自由表面領
    域の全体を占めており、基部プレートの前面上の接地金
    属化体は回路技術に関する法則に応じた範囲で前記の能
    動表面上の接地金属化体に対向して少なくとも同じ表面
    領域を占めていることを特徴とする半導体装置。
  6. 【請求項６】 請求項１〜５のいずれか一項に記載の半
    導体装置において、基部プレートの前面が金属入力−出
    力パッドに接続された金属化細条の回路を有することを
    特徴とする半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、
    基部プレートの金属化細条の回路に個別の素子が接続さ
    れていることを特徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置において、
    前記の個別の素子の幾つかが更に半導体素子の能動表面
    とは反対側の表面の回路素子に接続されていることを特
    徴とする半導体装置。
  9. 【請求項９】 請求項１〜８のいずれか一項に記載の半
    導体装置において、基部プレートが半導体素子の能動表
    面上の集積回路の領域の能動素子に対向する空所を有
    し、この空所は接地金属化体と入力−出力パッドとの間
    に形成されていることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１〜９のいずれか一項に記載の
    半導体装置において、半導体素子の能動表面とは反対側
    の表面上に配置したマイクロストリップラインの回路が
    ９０°又は１８０°だけ移相される信号を発生する移相
    回路であることを特徴とする半導体装置。
JP10382594A 1993-05-18 1994-05-18 半導体装置 Expired - Fee Related JP3487639B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9305996 1993-05-18
FR9305996 1993-05-18

Publications (2)

Publication Number Publication Date
JPH0714888A true JPH0714888A (ja) 1995-01-17
JP3487639B2 JP3487639B2 (ja) 2004-01-19

Family

ID=9447257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10382594A Expired - Fee Related JP3487639B2 (ja) 1993-05-18 1994-05-18 半導体装置

Country Status (4)

Country Link
US (1) US5635762A (ja)
EP (1) EP0627765B1 (ja)
JP (1) JP3487639B2 (ja)
DE (1) DE69413601T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010536117A (ja) * 2007-07-23 2010-11-25 ヒュッティンガー エレクトローニク ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフト プラズマ給電装置
TWI640228B (zh) * 2011-01-18 2018-11-01 日立化成股份有限公司 預浸體及使用此的層合板以及印刷配線板

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4432727C1 (de) * 1994-09-14 1996-03-14 Siemens Ag Integrierte Schaltungsstruktur mit einem aktiven Mikrowellenbauelement und mindestens einem passiven Bauelement
US6094114A (en) * 1994-09-26 2000-07-25 Endgate Corporation Slotline-to-slotline mounted flip chip
US5978666A (en) * 1994-09-26 1999-11-02 Endgate Corporation Slotline-mounted flip chip structures
US6265937B1 (en) 1994-09-26 2001-07-24 Endgate Corporation Push-pull amplifier with dual coplanar transmission line
US5983089A (en) * 1994-09-26 1999-11-09 Endgate Corporation Slotline-mounted flip chip
US6150716A (en) * 1995-01-25 2000-11-21 International Business Machines Corporation Metal substrate having an IC chip and carrier mounting
US5550518A (en) * 1995-06-12 1996-08-27 Endgate Corporation Miniature active conversion between microstrip and coplanar wave guide
DE69712562T2 (de) * 1996-02-28 2002-12-19 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem auf einen Träger gelöteten Chip mit Durchgangsleitungen und Herstellungsverfahren dafür
JPH09321175A (ja) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
US5821815A (en) * 1996-09-25 1998-10-13 Endgate Corporation Miniature active conversion between slotline and coplanar waveguide
HUP9701377A3 (en) * 1997-01-15 2000-01-28 Ibm Case and method for mouting an ic chip onto a carrier board or similar
US6175287B1 (en) * 1997-05-28 2001-01-16 Raytheon Company Direct backside interconnect for multiple chip assemblies
JP3496752B2 (ja) 1998-02-19 2004-02-16 シャープ株式会社 マイクロ波・ミリ波装置
EP0948049A1 (en) * 1998-03-03 1999-10-06 Ching-Kuang Tzuang Dual-mode microwave/millimeter wave integrated circuit package
US6033489A (en) * 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same
JP2000216343A (ja) * 1999-01-27 2000-08-04 Nec Corp 半導体集積回路
US6118357A (en) * 1999-02-15 2000-09-12 Trw Inc. Wireless MMIC chip packaging for microwave and millimeterwave frequencies
KR100513709B1 (ko) * 1999-03-31 2005-09-07 삼성전자주식회사 전압제어발진기의 위상 잡음 감소용 공동공진기 및 그 제작방법
US6184570B1 (en) * 1999-10-28 2001-02-06 Ericsson Inc. Integrated circuit dies including thermal stress reducing grooves and microelectronic packages utilizing the same
US6507110B1 (en) 2000-03-08 2003-01-14 Teledyne Technologies Incorporated Microwave device and method for making same
JP2002026012A (ja) * 2000-07-05 2002-01-25 Murata Mfg Co Ltd 半導体装置及びその製造方法
JP3462166B2 (ja) * 2000-09-08 2003-11-05 富士通カンタムデバイス株式会社 化合物半導体装置
US6671948B2 (en) 2000-12-18 2004-01-06 General Electric Company Interconnection method using an etch stop
JP3674780B2 (ja) * 2001-11-29 2005-07-20 ユーディナデバイス株式会社 高周波半導体装置
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
AU2003214524A1 (en) * 2002-04-11 2003-10-20 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
US6933603B2 (en) * 2002-07-11 2005-08-23 Teledyne Technologies Incorporated Multi-substrate layer semiconductor packages and method for making same
FR2847726B1 (fr) * 2002-11-27 2005-03-04 St Microelectronics Sa Module radiofrequence
US6774482B2 (en) * 2002-12-27 2004-08-10 International Business Machines Corporation Chip cooling
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
US7656236B2 (en) 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US8179045B2 (en) 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
WO2011066863A1 (en) * 2009-12-03 2011-06-09 Epcos Ag Semiconductor chip with backside metallization and arrangement of said chip on a carrier
US8623699B2 (en) * 2010-07-26 2014-01-07 General Electric Company Method of chip package build-up
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes
CN104141491B (zh) * 2014-07-10 2017-04-05 长江大学 一种基于共面微带传输线法井下原油含水率检测装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3377960D1 (en) * 1982-06-30 1988-10-13 Fujitsu Ltd A field-effect semiconductor device
US4992764A (en) * 1989-02-21 1991-02-12 Hittite Microwave Corporation High-power FET circuit
US5027189A (en) * 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
JP2843658B2 (ja) * 1990-08-02 1999-01-06 東レ・ダウコーニング・シリコーン株式会社 フリップチップ型半導体装置
FR2665574B1 (fr) * 1990-08-03 1997-05-30 Thomson Composants Microondes Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede.
JP3130575B2 (ja) * 1991-07-25 2001-01-31 日本電気株式会社 マイクロ波ミリ波送受信モジュール
US5156998A (en) * 1991-09-30 1992-10-20 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal barrier layer to block migration of tin through via holes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010536117A (ja) * 2007-07-23 2010-11-25 ヒュッティンガー エレクトローニク ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディートゲゼルシャフト プラズマ給電装置
TWI640228B (zh) * 2011-01-18 2018-11-01 日立化成股份有限公司 預浸體及使用此的層合板以及印刷配線板

Also Published As

Publication number Publication date
EP0627765A1 (fr) 1994-12-07
US5635762A (en) 1997-06-03
DE69413601D1 (de) 1998-11-05
JP3487639B2 (ja) 2004-01-19
EP0627765B1 (fr) 1998-09-30
DE69413601T2 (de) 1999-05-12

Similar Documents

Publication Publication Date Title
JP3487639B2 (ja) 半導体装置
US6175287B1 (en) Direct backside interconnect for multiple chip assemblies
US5272457A (en) High isolation integrated switch circuit
US5014115A (en) Coplanar waveguide semiconductor package
US5202752A (en) Monolithic integrated circuit device
EP2242103B1 (en) Chip with field-effect transistors and contact bumps for flip-chip connection
JPH08213474A (ja) 集積回路及び製造方法
US3936864A (en) Microwave transistor package
JP2790033B2 (ja) 半導体装置
US5832376A (en) Coplanar mixer assembly
SeyyedEsfahlan et al. 77-GHz four-element phased-array radar receiver front end
KR20210134913A (ko) 윌킨슨 분배기
JP2000515312A (ja) フリップ取り付けされた素子のマトリックスを有する回路構造
JPS6093817A (ja) 可変遅延ライン装置
US12009574B2 (en) Integrated antenna array with beamformer IC chips having multiple surface interfaces
US5012321A (en) Interconnection device between the cells of a pre-implanted hyperfrequency integrated circuit
US7391067B1 (en) Hybrid microwave integrated circuit
JP2002299947A (ja) 高周波半導体装置
US6710426B2 (en) Semiconductor device and transceiver apparatus
US6249013B1 (en) Microwave-millimeter wave circuit device and method for manufacturing the same
Tserng et al. Embedded transmission-line (ETL) MMIC for low-cost high-density wireless communication applications
JP3517130B2 (ja) 伝送線路、その電気的特性の調整方法、およびマイクロ波モノリシックｉｃ
US6680533B1 (en) Semiconductor device with suppressed RF interference
US7787838B2 (en) Integrated circuit, and an arrangement and method for interconnecting components of an integrated circuit
JP2781557B2 (ja) マイクロ波集積回路用受動回路装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071031

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081031

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091031

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101031

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees