JPH07135469A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH07135469A JPH07135469A JP28244893A JP28244893A JPH07135469A JP H07135469 A JPH07135469 A JP H07135469A JP 28244893 A JP28244893 A JP 28244893A JP 28244893 A JP28244893 A JP 28244893A JP H07135469 A JPH07135469 A JP H07135469A
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Abstract
(57)【要約】
【目的】 ＬＰＦのカットオフ周波数を高く設定するこ
とができ、応答性のよいＰＷＭ方式のＤ／Ａ変換器を提
供する。 【構成】 入力されたクロックＣＫによりカウント動作
を行うカウンタの出力を、例示の如くビットリバースし
て、デジタルコンパレータ１０２の一方の入力に供給す
る。デジタルコンパレータ１０２は、他方の入力に供給
されたＤ／Ａ変換すべきデータＡと前記一方の入力に供
給されたデータＢを比較し、そのＡ＞Ｂ出力をＬＰＦ
（ローパスフィルタ）１０３に供給し、ＬＰＦ１０３の
出力端からＤ／Ａ変換出力を得る。前述のようにカウン
タ１０１の出力はビットリバースされているので、デジ
タルコンパレータ１０２の出力パルスはカウンタ周期
（ＰＷＭ周期）の全体にわたり分散するので前記目的が
達成できる。
とができ、応答性のよいＰＷＭ方式のＤ／Ａ変換器を提
供する。 【構成】 入力されたクロックＣＫによりカウント動作
を行うカウンタの出力を、例示の如くビットリバースし
て、デジタルコンパレータ１０２の一方の入力に供給す
る。デジタルコンパレータ１０２は、他方の入力に供給
されたＤ／Ａ変換すべきデータＡと前記一方の入力に供
給されたデータＢを比較し、そのＡ＞Ｂ出力をＬＰＦ
（ローパスフィルタ）１０３に供給し、ＬＰＦ１０３の
出力端からＤ／Ａ変換出力を得る。前述のようにカウン
タ１０１の出力はビットリバースされているので、デジ
タルコンパレータ１０２の出力パルスはカウンタ周期
（ＰＷＭ周期）の全体にわたり分散するので前記目的が
達成できる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＰｕｌｓｅ
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（以下ＰＷＭと表わ
す）方式のＤ／Ａ変換器に関する。
Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（以下ＰＷＭと表わ
す）方式のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】従来、ＰＷＭ方式のＤ／Ａ変換器として
図７に示す構成のものがある。
図７に示す構成のものがある。
【０００３】図７において、７０１はクロックＣＫによ
りカウント動作を行うカウンタ、７０２はそのカウント
値ＢとＤ／Ａ変換の対象となるデータＡを比較するデジ
タルコンパレータ、７０３はコンパレータ７０２のＡ＞
Ｂ出力より低域成分を抜き取るＬＰＦ（ローパスフィル
タ）である。
りカウント動作を行うカウンタ、７０２はそのカウント
値ＢとＤ／Ａ変換の対象となるデータＡを比較するデジ
タルコンパレータ、７０３はコンパレータ７０２のＡ＞
Ｂ出力より低域成分を抜き取るＬＰＦ（ローパスフィル
タ）である。
【０００４】図８は、４ｂｉｔのカウンタを用い“９
（ｈｅｘ）”をＤ／Ａ変換した場合のデジタルコンパレ
ータ７０２のＡ＞Ｂ出力を示す。
（ｈｅｘ）”をＤ／Ａ変換した場合のデジタルコンパレ
ータ７０２のＡ＞Ｂ出力を示す。
【０００５】図８より明らかなように、デジタルコンパ
レータ７０２のＡ＞Ｂ出力は周期が２4 （＝１６）ＣＫ
分で、幅９・ＣＫのパルスを出力する。従って、これを
ＬＰＦ７０３に通せば９／１６という値が得られる。
レータ７０２のＡ＞Ｂ出力は周期が２4 （＝１６）ＣＫ
分で、幅９・ＣＫのパルスを出力する。従って、これを
ＬＰＦ７０３に通せば９／１６という値が得られる。
【０００６】
【発明が解決しようとする課題】しかし、図８よりわか
るように、従来のＰＷＭ方式のＤ／Ａ変換器では、コン
パレータ出力で“Ｈ”のパルスと“Ｌ”のパルスがＰＷ
Ｍ周期の中で左，右にかたまり合ってしまうので、ＰＷ
Ｍ周期に相当するキャリアの成分が大きく、ＬＰＦ７０
３のカットオフ周波数をかなり低くしないとキャリアの
抑圧が不十分となり、Ｄ／Ａ変換出力にキャリア成分が
出てしまうという問題がある。
るように、従来のＰＷＭ方式のＤ／Ａ変換器では、コン
パレータ出力で“Ｈ”のパルスと“Ｌ”のパルスがＰＷ
Ｍ周期の中で左，右にかたまり合ってしまうので、ＰＷ
Ｍ周期に相当するキャリアの成分が大きく、ＬＰＦ７０
３のカットオフ周波数をかなり低くしないとキャリアの
抑圧が不十分となり、Ｄ／Ａ変換出力にキャリア成分が
出てしまうという問題がある。
【０００７】これを避けるためにＬＰＦ７０３のカット
オフ周波数を低くしすぎると、今度はＤ／Ａ変換の対象
となるデータ値を変更した場合、安定するまでに要する
時間が大きくなってしまい、ある程度以上の応答性が必
要とされる装置では大きな問題となってしまう。
オフ周波数を低くしすぎると、今度はＤ／Ａ変換の対象
となるデータ値を変更した場合、安定するまでに要する
時間が大きくなってしまい、ある程度以上の応答性が必
要とされる装置では大きな問題となってしまう。
【０００８】また、これらの問題は前記カウンタ７０１
に与えるクロックＣＫの周波数を高くすることで解決で
きるが、この場合、回路で消費される電力が増えてしま
うという問題がある。
に与えるクロックＣＫの周波数を高くすることで解決で
きるが、この場合、回路で消費される電力が増えてしま
うという問題がある。
【０００９】本発明は、このような問題に鑑みてなされ
たもので、ＬＰＦのカットオフ周波数を高く設定するこ
とができ、応答性のよいＤ／Ａ変換器を提供することを
目的とするものである。
たもので、ＬＰＦのカットオフ周波数を高く設定するこ
とができ、応答性のよいＤ／Ａ変換器を提供することを
目的とするものである。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、カウンタの出力を変換する変換手段を設
けるもので、詳しくは、Ｄ／Ａ変換器を次の（１）〜
（５）のとおりに構成するものである。
め、本発明は、カウンタの出力を変換する変換手段を設
けるもので、詳しくは、Ｄ／Ａ変換器を次の（１）〜
（５）のとおりに構成するものである。
【００１１】（１）クロックによりカウント動作を行う
カウンタと、このカウンタの出力を変換する変換手段
と、この変換手段の出力とＤ／Ａ変換の対象となるデー
タを比較するデジタルコンパレータと、このデジタルコ
ンパレータの出力からその低域成分のみを抜き出すロー
パスフィルタと、このローパスフィルタの出力側に設け
た出力端とを備えたＤ／Ａ変換器。
カウンタと、このカウンタの出力を変換する変換手段
と、この変換手段の出力とＤ／Ａ変換の対象となるデー
タを比較するデジタルコンパレータと、このデジタルコ
ンパレータの出力からその低域成分のみを抜き出すロー
パスフィルタと、このローパスフィルタの出力側に設け
た出力端とを備えたＤ／Ａ変換器。
【００１２】（２）変換手段は、カウンタの出力のＭＳ
ＢからＬＳＢに至るビットの順序を逆にするものである
前記（１）記載のＤ／Ａ変換器。
ＢからＬＳＢに至るビットの順序を逆にするものである
前記（１）記載のＤ／Ａ変換器。
【００１３】（３）変換手段は、カウンタの出力の各ビ
ットを順次巡回的に一定ビットだけシフトするものであ
る前記（１）記載のＤ／Ａ変換器。
ットを順次巡回的に一定ビットだけシフトするものであ
る前記（１）記載のＤ／Ａ変換器。
【００１４】（４）変換手段は、カウンタの出力をテー
ブル変換するものである前記（１）記載のＤ／Ａ変換
器。
ブル変換するものである前記（１）記載のＤ／Ａ変換
器。
【００１５】（５）変換手段は、互に異なる複数の変換
手段から、一つの変換手段が選択される形式のものであ
る前記（１）記載のＤ／Ａ変換器。
手段から、一つの変換手段が選択される形式のものであ
る前記（１）記載のＤ／Ａ変換器。
【００１６】
【作用】前記（１）〜（５）記載の構成により、デジタ
ルコンパレータの出力のパルス位置がカウンタ周期（Ｐ
ＷＭ周期）の全体に分散される。
ルコンパレータの出力のパルス位置がカウンタ周期（Ｐ
ＷＭ周期）の全体に分散される。
【００１７】
【実施例】以下本発明を実施例で詳しく説明する。
【００１８】（実施例１）図１に、実施例１である“Ｐ
ＷＭ方式のＤ／Ａ変換器”の構成を示す。
ＷＭ方式のＤ／Ａ変換器”の構成を示す。
【００１９】図１において１０１はクロックＣＫにより
カウント動作を行うカウンタ、１０２はそのカウント値
をビット・リバース（ＭＳＢ→ＬＳＢの順を逆にするこ
と）した値ＢとＤ／Ａ変換の対象となるデータＡを比較
するデジタルコンパレータ、１０３はＬＰＦである。
カウント動作を行うカウンタ、１０２はそのカウント値
をビット・リバース（ＭＳＢ→ＬＳＢの順を逆にするこ
と）した値ＢとＤ／Ａ変換の対象となるデータＡを比較
するデジタルコンパレータ、１０３はＬＰＦである。
【００２０】この様にビット・リバースすることによる
効果は、コンパレータ１０２後の“Ｈ”および“Ｌ”パ
ルスの発生をＰＷＭ周期中でランダムに分散することで
ある。
効果は、コンパレータ１０２後の“Ｈ”および“Ｌ”パ
ルスの発生をＰＷＭ周期中でランダムに分散することで
ある。
【００２１】図２には、１例として４ｂｉｔカウンタを
用い“９（ｈｅｘ）”をＤ／Ａ変換した場合のデジタル
コンパレータ１０２のＡ＞Ｂ出力の波形を示す。図示の
ように、９・ＣＫのパルスを出力している。
用い“９（ｈｅｘ）”をＤ／Ａ変換した場合のデジタル
コンパレータ１０２のＡ＞Ｂ出力の波形を示す。図示の
ように、９・ＣＫのパルスを出力している。
【００２２】図８の従来例と比較すれば、パルス数は同
じであるがパルス位置は分散されていることが明らかで
ある。
じであるがパルス位置は分散されていることが明らかで
ある。
【００２３】このようにして、本実施例によれば、ＬＰ
Ｆ１０３のカット・オフ周波数を高く設定することがで
き、Ｄ／Ａ変換器としての応答性の向上が可能となる。
Ｆ１０３のカット・オフ周波数を高く設定することがで
き、Ｄ／Ａ変換器としての応答性の向上が可能となる。
【００２４】（実施例２）図３は実施例２である“ＰＷ
Ｍ方式のＤ／Ａ変換器”の構成を示す図である。
Ｍ方式のＤ／Ａ変換器”の構成を示す図である。
【００２５】図３において、３０１はクロックＣＫによ
りカウント動作を行うカウンタ、３０２はそのカウント
値を巡回的にＫｂｉｔ分だけビットシフト（例えばＱ０
〜Ｑ３の４ｂｉｔの場合、Ｑ０→Ｑ２，Ｑ１→Ｑ３，Ｑ
２→Ｑ０，Ｑ３→Ｑ１と並べ換えること）した値Ｂと、
Ｄ／Ａ変換の対象となるデータＡを比較するデジタルコ
ンパレータ、３０３はＬＰＦである。
りカウント動作を行うカウンタ、３０２はそのカウント
値を巡回的にＫｂｉｔ分だけビットシフト（例えばＱ０
〜Ｑ３の４ｂｉｔの場合、Ｑ０→Ｑ２，Ｑ１→Ｑ３，Ｑ
２→Ｑ０，Ｑ３→Ｑ１と並べ換えること）した値Ｂと、
Ｄ／Ａ変換の対象となるデータＡを比較するデジタルコ
ンパレータ、３０３はＬＰＦである。
【００２６】このビット・シフトの効果も、ビット・リ
バースと同様に、コンパレータ後の“Ｈ”および“Ｌ”
パルスの発生をＰＷＭ周期中でランダムに分散させるこ
とになる。
バースと同様に、コンパレータ後の“Ｈ”および“Ｌ”
パルスの発生をＰＷＭ周期中でランダムに分散させるこ
とになる。
【００２７】図４には１例として、４ｂｉｔカウンタを
用い“９（ｈｅｘ）”をＤ／Ａ変換した場合のデジタル
コンパレータ３０２のＡ＞Ｂ出力の波形を示す。これも
また図８の従来例と比較すれば、パルス数は同じである
がパルス位置は分散されていることは明らかである。
用い“９（ｈｅｘ）”をＤ／Ａ変換した場合のデジタル
コンパレータ３０２のＡ＞Ｂ出力の波形を示す。これも
また図８の従来例と比較すれば、パルス数は同じである
がパルス位置は分散されていることは明らかである。
【００２８】（実施例３）図５は実施例３の構成を示す
図である。
図である。
【００２９】図５において、５０１はクロックＣＫによ
りカウント動作を行うカウンタ、５０２は前記カウンタ
５０１のカウント値を別の値に変換する変換テーブル、
５０３は前記変換テーブル５０２によりテーブル変換さ
れた値Ｂと、Ｄ／Ａ変換の対象となる値Ａとを比較する
デジタルコンパレータ、５０４はＬＰＦである。
りカウント動作を行うカウンタ、５０２は前記カウンタ
５０１のカウント値を別の値に変換する変換テーブル、
５０３は前記変換テーブル５０２によりテーブル変換さ
れた値Ｂと、Ｄ／Ａ変換の対象となる値Ａとを比較する
デジタルコンパレータ、５０４はＬＰＦである。
【００３０】この場合、前述のビット・リバースあるい
はビット・シフトと異なり変換の自由度が大きいので、
例えばＬＰＦ５０４の特性に対し最適な変換テーブルを
作ることも可能となる。
はビット・シフトと異なり変換の自由度が大きいので、
例えばＬＰＦ５０４の特性に対し最適な変換テーブルを
作ることも可能となる。
【００３１】（実施例１，２，３の変形）以上ビット
・リバース，ビット・シフト，変換テーブルによる
実施例を示したが、これらの組み合わせによる変換であ
ってもよい。例えばｎｂｉｔのカウント値の一部をビッ
ト・リバース変換、そして一部をビット・シフト変換、
そして一部をテーブル変換してもよい。また、これらの
順番を入れ換えてもよい。これらはすべて回路の規模と
得られる効果により選択・判断して使用すればよい。
・リバース，ビット・シフト，変換テーブルによる
実施例を示したが、これらの組み合わせによる変換であ
ってもよい。例えばｎｂｉｔのカウント値の一部をビッ
ト・リバース変換、そして一部をビット・シフト変換、
そして一部をテーブル変換してもよい。また、これらの
順番を入れ換えてもよい。これらはすべて回路の規模と
得られる効果により選択・判断して使用すればよい。
【００３２】（実施例４）図６は実施例４の構成を示す
図である。
図である。
【００３３】図６において、６０１はクロックＣＫによ
りカウント動作を行うカウンタ、６０２は前述した複数
のデータ変換手段をＫ個有し、有効となる変換手段を外
部でセレクト可能なデータ変換手段１〜Ｋである。ま
た、６０３は選択した変換手段の変換データ値Ｂと、Ｄ
／Ａ変換の対象となっているデータ値Ａを比較するコン
パレータ、６０４はＬＰＦである。
りカウント動作を行うカウンタ、６０２は前述した複数
のデータ変換手段をＫ個有し、有効となる変換手段を外
部でセレクト可能なデータ変換手段１〜Ｋである。ま
た、６０３は選択した変換手段の変換データ値Ｂと、Ｄ
／Ａ変換の対象となっているデータ値Ａを比較するコン
パレータ、６０４はＬＰＦである。
【００３４】このようにすることでＬＰＦ６０４の特性
にあった変換手段を外部で選択することができる。
にあった変換手段を外部で選択することができる。
【００３５】なお、以上の各実施例では、コンパレータ
のＡ＞Ｂ出力を用いているが、本発明はこれに限られる
ものではなく、Ａ＜Ｂ出力を用いる形で同様に実施する
ことができる。
のＡ＞Ｂ出力を用いているが、本発明はこれに限られる
ものではなく、Ａ＜Ｂ出力を用いる形で同様に実施する
ことができる。
【００３６】
【発明の効果】以上説明した様に、本発明によれば、Ｐ
ＷＭ方式のＤ／Ａ変換器において、そのデジタルコンパ
レータ出力の“Ｈ”および“Ｌ”パルスをＰＷＭ周期の
中で片寄ることのないように分散することが可能とな
る。
ＷＭ方式のＤ／Ａ変換器において、そのデジタルコンパ
レータ出力の“Ｈ”および“Ｌ”パルスをＰＷＭ周期の
中で片寄ることのないように分散することが可能とな
る。
【００３７】従って、ＬＰＦのカットオフ周波数を高く
設定することができ、Ｄ／Ａ変換器としての応答性の向
上が可能となる。
設定することができ、Ｄ／Ａ変換器としての応答性の向
上が可能となる。
【図１】 実施例１の構成を示す図
【図２】 実施例１による変換例を示す図
【図３】 実施例２の構成を示す図
【図４】 実施例２による変換例を示す図
【図５】 実施例３の構成を示す図
【図６】 実施例４の構成を示す図
【図７】 従来例の構成を示す図
【図８】 従来例による変換例を示す図
１０１ カウンタ １０２ デジタルコンパレータ １０３ ＬＰＦ
Claims (5)
- 【請求項１】 クロックによりカウント動作を行うカウ
ンタと、このカウンタの出力を変換する変換手段と、こ
の変換手段の出力とＤ／Ａ変換の対象となるデータを比
較するデジタルコンパレータと、このデジタルコンパレ
ータの出力からその低域成分のみを抜き出すローパスフ
ィルタと、このローパスフィルタの出力側に設けた出力
端とを備えたことを特徴とするＤ／Ａ変換器。 - 【請求項２】 変換手段は、カウンタの出力のＭＳＢか
らＬＳＢに至るビットの順序を逆にするものであること
を特徴とする請求項１記載のＤ／Ａ変換器。 - 【請求項３】 変換手段は、カウンタの出力の各ビット
を順次巡回的に一定ビットだけシフトするものであるこ
とを特徴とする請求項１記載のＤ／Ａ変換器。 - 【請求項４】 変換手段は、カウンタの出力をテーブル
変換するものであることを特徴とする請求項１記載のＤ
／Ａ変換器。 - 【請求項５】 変換手段は、互に異なる複数の変換手段
から、一つの変換手段が選択される形式のものであるこ
とを特徴とする請求項１記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28244893A JPH07135469A (ja) | 1993-11-11 | 1993-11-11 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28244893A JPH07135469A (ja) | 1993-11-11 | 1993-11-11 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135469A true JPH07135469A (ja) | 1995-05-23 |
Family
ID=17652561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28244893A Withdrawn JPH07135469A (ja) | 1993-11-11 | 1993-11-11 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044899A1 (fr) * | 1996-05-20 | 1997-11-27 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit et procede de modulation de largeur d'impulsion |
| US6462692B1 (en) | 1998-01-27 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital-to-analog converter and digital-to-analog converting method |
| JP2009076976A (ja) * | 2007-09-18 | 2009-04-09 | Oki Semiconductor Co Ltd | アナログ信号生成装置 |
-
1993
- 1993-11-11 JP JP28244893A patent/JPH07135469A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044899A1 (fr) * | 1996-05-20 | 1997-11-27 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit et procede de modulation de largeur d'impulsion |
| US6310913B1 (en) | 1996-05-20 | 2001-10-30 | Asahi Kasei Kabushiki Kaisha | Circuit and method for modulating pulse width |
| US6462692B1 (en) | 1998-01-27 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Digital-to-analog converter and digital-to-analog converting method |
| JP2009076976A (ja) * | 2007-09-18 | 2009-04-09 | Oki Semiconductor Co Ltd | アナログ信号生成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |