JPS6211820B2 - - Google Patents
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- JPS6211820B2 JPS6211820B2 JP56016517A JP1651781A JPS6211820B2 JP S6211820 B2 JPS6211820 B2 JP S6211820B2 JP 56016517 A JP56016517 A JP 56016517A JP 1651781 A JP1651781 A JP 1651781A JP S6211820 B2 JPS6211820 B2 JP S6211820B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は入力デイジタルコードの数値に対応し
て基準周期あたりの出力信号のアクテイブレベル
期間が変化するべく構成されたデイジタル―アナ
ログ変換装置に関し、その目的とするところは少
ない消費電力でより高速の装置を実現することに
ある。
て基準周期あたりの出力信号のアクテイブレベル
期間が変化するべく構成されたデイジタル―アナ
ログ変換装置に関し、その目的とするところは少
ない消費電力でより高速の装置を実現することに
ある。
また本発明の第2の目的は、従来のこの種の装
置よりも簡単な構成で、言い換えればより少ない
ゲート数で前記デイジタル―アナログ変換装置を
得ることにある。
置よりも簡単な構成で、言い換えればより少ない
ゲート数で前記デイジタル―アナログ変換装置を
得ることにある。
従来よりこの種のデイジタル―アナログ変換装
置としては、例えば Tamuraetal:“Digital Signal Processing LSI
for Home VTR Servo Circuit”IEEE
Transactions on Consumer Electronics,Vol.
CE―25 PP429―438(1979) に示されるような方式が多用されており、その一
般的な論理構成図の一例を第1図に示す。
置としては、例えば Tamuraetal:“Digital Signal Processing LSI
for Home VTR Servo Circuit”IEEE
Transactions on Consumer Electronics,Vol.
CE―25 PP429―438(1979) に示されるような方式が多用されており、その一
般的な論理構成図の一例を第1図に示す。
第1図において、Tフリツプフロツプ1,2,
3,4,5,6,7は7ビツトのダウンカウンタ
を構成しており、前記Tフリツプフロツプ1〜7
のそれぞれの反転出力端子1〜7にはダウン
カウント終了検出のためのANDゲート8の入力
端子が接続されており、前記ANDゲート8の出
力端子はRSフリツプフロツプ10のセツト端子
に接続されている。
3,4,5,6,7は7ビツトのダウンカウンタ
を構成しており、前記Tフリツプフロツプ1〜7
のそれぞれの反転出力端子1〜7にはダウン
カウント終了検出のためのANDゲート8の入力
端子が接続されており、前記ANDゲート8の出
力端子はRSフリツプフロツプ10のセツト端子
に接続されている。
一方、前記Tフリツプフロツプ1〜7の非反転
出力端子Q1〜Q7とデイジタル入力端子D1〜D7の
間にはそれぞれEX―ORゲート11,12,1
3,14,15,16,17の入力端子が接続さ
れ、前記EX―ORゲート11〜17の出力端子は
それぞれ一致検出のためのANDゲート18の入
力端子に接続され、前記ANDゲート18の出力
端子は前記RSフリツプフロツプ10のリセツト
端子に接続され、前記RSフリツプフロツプ10
の出力は出力端子OUTに印加されている。さら
に前記Tフリツプフロツプ1のクロツク端子T1
はクロツクパルス入力端子CLに接続されてい
る。
出力端子Q1〜Q7とデイジタル入力端子D1〜D7の
間にはそれぞれEX―ORゲート11,12,1
3,14,15,16,17の入力端子が接続さ
れ、前記EX―ORゲート11〜17の出力端子は
それぞれ一致検出のためのANDゲート18の入
力端子に接続され、前記ANDゲート18の出力
端子は前記RSフリツプフロツプ10のリセツト
端子に接続され、前記RSフリツプフロツプ10
の出力は出力端子OUTに印加されている。さら
に前記Tフリツプフロツプ1のクロツク端子T1
はクロツクパルス入力端子CLに接続されてい
る。
さて、第1図において、EX―ORゲート11〜
17とANDゲート18は前述のIEEE論文中にお
けるデイジタルコンパレータを構成しており、T
フリツプフロツプ1〜7によつて構成された7ビ
ツトのダウンカウンタのカウント値を反転した値
と入力デイジタルコードが一致したときに出力を
発生し、RSフリツプフロツプ10をリセツトす
る。またANDゲート8はダウンカウンタのカウ
ント終了時に出力を発生するから、この時点で前
記RSフリツプフロツプ10はセツトされる。
17とANDゲート18は前述のIEEE論文中にお
けるデイジタルコンパレータを構成しており、T
フリツプフロツプ1〜7によつて構成された7ビ
ツトのダウンカウンタのカウント値を反転した値
と入力デイジタルコードが一致したときに出力を
発生し、RSフリツプフロツプ10をリセツトす
る。またANDゲート8はダウンカウンタのカウ
ント終了時に出力を発生するから、この時点で前
記RSフリツプフロツプ10はセツトされる。
例えばデイジタル入力端子D7〜D1に
〔1001110〕なる数値が印加されているときにはダ
ウンカウンタの出力状態が〔0110001〕になつた
時点で出力端子OUTのレベルが“0”になり、
ダウンカウンタの出力状態が〔0000000〕になつ
た時点で出力端子OUTのレベルは“1”に変化
し、以後同様の変化を繰り返す。
〔1001110〕なる数値が印加されているときにはダ
ウンカウンタの出力状態が〔0110001〕になつた
時点で出力端子OUTのレベルが“0”になり、
ダウンカウンタの出力状態が〔0000000〕になつ
た時点で出力端子OUTのレベルは“1”に変化
し、以後同様の変化を繰り返す。
いま、仮にアクテイブレベルを“1”に選ぶ
と、入力デイジタルコードの数値の変化に応じて
出力信号の基準周期(第1図の場合では7ビツト
ダウンカウンタのカウント周期が基準周期に相当
する)あたりのアクテイブレベルの期間が第2図
の如く変化する。第2図でハツチング部分がアク
テイブレベル期間である。
と、入力デイジタルコードの数値の変化に応じて
出力信号の基準周期(第1図の場合では7ビツト
ダウンカウンタのカウント周期が基準周期に相当
する)あたりのアクテイブレベルの期間が第2図
の如く変化する。第2図でハツチング部分がアク
テイブレベル期間である。
ちなみに第2図において、CLはクロツクパル
スの信号波形を示し、Q7,Q6,Q5,Q4,Q3,
Q2,Q1はそれぞれ第1図のTフリツプフロツプ
7,6,5,4,3,2,1の出力信号波形を示
したものである。
スの信号波形を示し、Q7,Q6,Q5,Q4,Q3,
Q2,Q1はそれぞれ第1図のTフリツプフロツプ
7,6,5,4,3,2,1の出力信号波形を示
したものである。
この様にして第1図の装置から得られる出力信
号をローパスフイルタ等に印加することによつて
入力デイジタルコードの数値に対応したアナログ
電圧を得ることが出来るし、あるいは発光ダイオ
ードやフイラメントランプ等をドライブする場合
には基準周期を、ちらつきを感じない程度にまで
高めておけば、ローパスフイルタ等が無くとも入
力デイジタルコードの数値に対応して照度を変化
させることが出来る。
号をローパスフイルタ等に印加することによつて
入力デイジタルコードの数値に対応したアナログ
電圧を得ることが出来るし、あるいは発光ダイオ
ードやフイラメントランプ等をドライブする場合
には基準周期を、ちらつきを感じない程度にまで
高めておけば、ローパスフイルタ等が無くとも入
力デイジタルコードの数値に対応して照度を変化
させることが出来る。
ところで、第1図に示したデイジタル―アナロ
グ変換装置もそのままの回路ではハザード(グリ
ツチ)の発生によつて所期の機能を期待すること
は出来ない。すなわち、第1図の各フリツプフロ
ツプの入出力間には必らず信号伝達遅延が発生す
るので、各フリツプフロツプの出力の遷移期間中
には一致検出ANDゲート18が誤つた出力を発
生してしまうことになる。
グ変換装置もそのままの回路ではハザード(グリ
ツチ)の発生によつて所期の機能を期待すること
は出来ない。すなわち、第1図の各フリツプフロ
ツプの入出力間には必らず信号伝達遅延が発生す
るので、各フリツプフロツプの出力の遷移期間中
には一致検出ANDゲート18が誤つた出力を発
生してしまうことになる。
第3図はこのもようを説明するためのタイミン
グチヤートで、第2図のタイミングチヤートと同
じ要領で表わされているが、第2図に比べて時間
軸を拡大し、しかも各フリツプフロツプにおいて
クロツクパルスCLの周期の6分の1だけの伝達
遅延が発生するものとして示されている。但し、
ANDゲート8および18、EX―ORゲート11
〜17においては便宜上、その伝達遅延を無視し
ている。
グチヤートで、第2図のタイミングチヤートと同
じ要領で表わされているが、第2図に比べて時間
軸を拡大し、しかも各フリツプフロツプにおいて
クロツクパルスCLの周期の6分の1だけの伝達
遅延が発生するものとして示されている。但し、
ANDゲート8および18、EX―ORゲート11
〜17においては便宜上、その伝達遅延を無視し
ている。
例えば時刻t2において、Tフリツプフロツプ1
の出力レベルが“1”に変化すると、6分の1ク
ロツク周期分だけ遅れてTフリツプフロツプ2の
出力レベルが“1”に変化し、さらに6分の1ク
ロツク周期分だけ遅れてTフリツプフロツプ3の
出力レベルが“1”に変化する。
の出力レベルが“1”に変化すると、6分の1ク
ロツク周期分だけ遅れてTフリツプフロツプ2の
出力レベルが“1”に変化し、さらに6分の1ク
ロツク周期分だけ遅れてTフリツプフロツプ3の
出力レベルが“1”に変化する。
さて、時刻t1において、ダウンカウンタの出力
状態は〔0000000〕となり、ANDゲート8が出力
を発生し、第3図Sの信号波形のようにRSフリ
ツプフロツプ10のセツト端子のレベルが“1”
に変化する。
状態は〔0000000〕となり、ANDゲート8が出力
を発生し、第3図Sの信号波形のようにRSフリ
ツプフロツプ10のセツト端子のレベルが“1”
に変化する。
入力デイジタルコードとして〔1000011〕が印
加されているものとすると、時刻t10においてダ
ウンカウンタの出力状態が〔0111100〕となるの
で、一致検出ANDゲート18が出力を発生し、
前記RSフリツプフロツプ10のリセツト端子の
レベルが“1”に変化する。
加されているものとすると、時刻t10においてダ
ウンカウンタの出力状態が〔0111100〕となるの
で、一致検出ANDゲート18が出力を発生し、
前記RSフリツプフロツプ10のリセツト端子の
レベルが“1”に変化する。
したがつて前記RSフリツプフロツプ10の出
力端子Qeのレベルは時刻t1より6分の1クロツ
ク周期分だけ遅れて“1”になり、時刻t10より
6分の1クロツク周期分だけ遅れて“0”にな
る。
力端子Qeのレベルは時刻t1より6分の1クロツ
ク周期分だけ遅れて“1”になり、時刻t10より
6分の1クロツク周期分だけ遅れて“0”にな
る。
同様にして入力デイジタルコードとして
〔1000010〕が印加されているときには、前記RS
フリツプフロツプ10の出力端子Qeのレベルは
時刻t1より6分の1クロツク周期分だけ遅れて
“1”になり、時刻t9より6分の1クロツク周期
分だけ遅れて“0”になる。
〔1000010〕が印加されているときには、前記RS
フリツプフロツプ10の出力端子Qeのレベルは
時刻t1より6分の1クロツク周期分だけ遅れて
“1”になり、時刻t9より6分の1クロツク周期
分だけ遅れて“0”になる。
さらに入力デイジタルコードとして
〔1000001〕が印加されているときには、前記RS
フリツプフロツプ10の出力端子Qeのレベルは
時刻t1より6分の1クロツク周期分だけ遅れて
“1”になり時刻t8より6分の1クロツク周期分
だけ遅れて“0”になる。
〔1000001〕が印加されているときには、前記RS
フリツプフロツプ10の出力端子Qeのレベルは
時刻t1より6分の1クロツク周期分だけ遅れて
“1”になり時刻t8より6分の1クロツク周期分
だけ遅れて“0”になる。
第3図のタイミングチヤートにおいて、入力デ
イジタルコードとして〔1000011〕が印加されて
いる場合と〔1000010〕が印加されている場合、
さらに〔1000001〕が印加されている場合の出力
信号のアクテイブレベル期間を比較してみると入
力デイジタルコードの数値の変化に正確に対応し
ていないことがわかる。
イジタルコードとして〔1000011〕が印加されて
いる場合と〔1000010〕が印加されている場合、
さらに〔1000001〕が印加されている場合の出力
信号のアクテイブレベル期間を比較してみると入
力デイジタルコードの数値の変化に正確に対応し
ていないことがわかる。
すなわち本来は1クロツク周期分ずつアクテイ
ブレベル期間が減少していくべきであるのが入力
デイジタルコードの〔1000011〕と〔1000010〕の
間では6分の5クロツク周期分だけ減少し、入力
デイジタルコードの〔1000010〕と〔1000001〕の
間では6分の7クロツク周期分減少しており、い
ずれも、6分の1クロツク周期分の誤差が生じて
いる。つまり、第1図の装置ではダウンカウンタ
を構成するTフリツプフロツプにおける信号伝達
遅れ時間に相当する変換誤差が生じることにな
る。
ブレベル期間が減少していくべきであるのが入力
デイジタルコードの〔1000011〕と〔1000010〕の
間では6分の5クロツク周期分だけ減少し、入力
デイジタルコードの〔1000010〕と〔1000001〕の
間では6分の7クロツク周期分減少しており、い
ずれも、6分の1クロツク周期分の誤差が生じて
いる。つまり、第1図の装置ではダウンカウンタ
を構成するTフリツプフロツプにおける信号伝達
遅れ時間に相当する変換誤差が生じることにな
る。
ところで、入力デイジタルコードとして
〔1000010〕が印加されているとき、時刻t10にお
いてRSフリツプフロツプ10のリセツト端子の
レベルが“0”に戻つたのちにハザードh1が発生
しているが、この時点ではすでに前記RSフリツ
プフロツプ10はリセツトされているので全体の
動作には影響を及ぼさない。
〔1000010〕が印加されているとき、時刻t10にお
いてRSフリツプフロツプ10のリセツト端子の
レベルが“0”に戻つたのちにハザードh1が発生
しているが、この時点ではすでに前記RSフリツ
プフロツプ10はリセツトされているので全体の
動作には影響を及ぼさない。
しかしながら、入力デイジタルコードとして
〔1000000〕が印加されているときにはハザードが
装置に誤動作を起こさせてしまう。すなわち、時
刻t3において瞬間的にダウンカウンタの出力状態
が〔0111111〕となるのでRSフリツプフロツプ1
0のリセツト端子Rにはハザードh2が印加される
が、このハザードh2によつて前記RSフリツプフ
ロツプ10はリセツトされてしまい、その出力信
号は本来あるべき姿とは大きくかけ離れたものと
なつてしまう。
〔1000000〕が印加されているときにはハザードが
装置に誤動作を起こさせてしまう。すなわち、時
刻t3において瞬間的にダウンカウンタの出力状態
が〔0111111〕となるのでRSフリツプフロツプ1
0のリセツト端子Rにはハザードh2が印加される
が、このハザードh2によつて前記RSフリツプフ
ロツプ10はリセツトされてしまい、その出力信
号は本来あるべき姿とは大きくかけ離れたものと
なつてしまう。
入力デイジタルコードとして〔0111111〕が印
加されている場合、〔0111101〕あるいは
〔0111100〕が印加されている場合には再びハザー
ドの影響は回避出来るが信号伝達遅延に起因する
誤差は依然として発生する。
加されている場合、〔0111101〕あるいは
〔0111100〕が印加されている場合には再びハザー
ドの影響は回避出来るが信号伝達遅延に起因する
誤差は依然として発生する。
これらの問題を解消するためには、まずTフリ
ツプフロツプ1〜7によつて構成されるカウンタ
を同期式のカウンタとしたうえに高速タイプと
し、ハザードの発生領域が少なくともクロツクパ
ルスのリーデイングエツジから2分の1クロツク
周期分以内になるようにしておいてから、デイジ
タルコンパレータの出力をクロツクパルスそのも
のによつてマスクする、具体的にはクロツクパル
スの反転信号をANDゲート8および18の入力
端子に印加する方法がとられる。同期式のカウン
タにすることによつてANDゲート8の出力にも
ハザードが発生するため、ANDゲート8にもマ
スキングが必要となる。
ツプフロツプ1〜7によつて構成されるカウンタ
を同期式のカウンタとしたうえに高速タイプと
し、ハザードの発生領域が少なくともクロツクパ
ルスのリーデイングエツジから2分の1クロツク
周期分以内になるようにしておいてから、デイジ
タルコンパレータの出力をクロツクパルスそのも
のによつてマスクする、具体的にはクロツクパル
スの反転信号をANDゲート8および18の入力
端子に印加する方法がとられる。同期式のカウン
タにすることによつてANDゲート8の出力にも
ハザードが発生するため、ANDゲート8にもマ
スキングが必要となる。
しかしながら、これらの対策はいずれもゲート
数が増加したり、消費電力が増大するという不都
合を招き、また非同期式のカウンタに比べて同期
式のカウンタでは使用限界周波数が低減し、問題
が多かつた。
数が増加したり、消費電力が増大するという不都
合を招き、また非同期式のカウンタに比べて同期
式のカウンタでは使用限界周波数が低減し、問題
が多かつた。
尚第1図の破線で囲んだ部分は、例えば前述の
IEEE論文に示される様なビデオテープレコーダ
のサーボシステムにおいては、キヤプスタンモー
タの速度制御用、位相制御用、シリンダモータの
速度制御用、位相制御用として合計4チヤネルが
必要となるが、ハザードによる誤動作防止対策を
行なう場合には全て高速ゲートで構成しなければ
ならず、特にシステム全体をワンチツプIC化し
ようとする場合にはチツプサイズの増大や消費電
力の増大など問題が多かつた。
IEEE論文に示される様なビデオテープレコーダ
のサーボシステムにおいては、キヤプスタンモー
タの速度制御用、位相制御用、シリンダモータの
速度制御用、位相制御用として合計4チヤネルが
必要となるが、ハザードによる誤動作防止対策を
行なう場合には全て高速ゲートで構成しなければ
ならず、特にシステム全体をワンチツプIC化し
ようとする場合にはチツプサイズの増大や消費電
力の増大など問題が多かつた。
本発明のデイジタル―アナログ変換装置は以上
の様な問題を一挙に解消するものである。
の様な問題を一挙に解消するものである。
本発明の一実施例におけるデイジタル―アナロ
グ変換装置の論理構成図を第4図に示す。
グ変換装置の論理構成図を第4図に示す。
第4図において、Tフリツプフロツプ1〜7は
第1図と同様の7ビツトダウンカウンタを構成し
ており、Tフリツプフロツプ6の反転出力端子
6とTフリツプフロツプ5の非反転出力端子Q5
にはそれぞれANDゲート19の入力端子が接続
され、前記ANDゲート19の出力端子とTフリ
ツプフロツプ4の非反転出力端子Q4にはそれぞ
れANDゲート20の入力端子が接続され、前記
ANDゲート20の出力端子とTフリツプフロツ
プ3の非反転出力端子Q3にはそれぞれANDゲー
ト21の入力端子が接続され、前記ANDゲート
21の出力端子とTフリツプフロツプ2の非反転
出力端子Q2にはそれぞれANDゲート22の入力
端子が接続されている。そして前記ANDゲート
22の出力端子とTフリツプフロツプ1の反転出
力端子1にはそれぞれANDゲート23の入力
端子が接続され、前記ANDゲート21の出力端
子と前記Tフリツプフロツプ2の反転出力端子
2にはそれぞれANDゲート24の入力端子が接
続され、前記ANDゲート20の出力端子と前記
Tフリツプフロツプ3の反転出力端子3にはそ
れぞれANDゲート25の入力端子が接続され、
前記ANDゲート19の出力端子と前記Tフリツ
プフロツプ4の反転出力端子4にはそれぞれ
ANDゲート26の入力端子が接続され、前記T
フリツプフロツプ6の反転出力端子6と前記T
フリツプフロツプ5の反転出力端子5にはそれ
ぞれANDゲート27の入力端子が接続されてい
る。
第1図と同様の7ビツトダウンカウンタを構成し
ており、Tフリツプフロツプ6の反転出力端子
6とTフリツプフロツプ5の非反転出力端子Q5
にはそれぞれANDゲート19の入力端子が接続
され、前記ANDゲート19の出力端子とTフリ
ツプフロツプ4の非反転出力端子Q4にはそれぞ
れANDゲート20の入力端子が接続され、前記
ANDゲート20の出力端子とTフリツプフロツ
プ3の非反転出力端子Q3にはそれぞれANDゲー
ト21の入力端子が接続され、前記ANDゲート
21の出力端子とTフリツプフロツプ2の非反転
出力端子Q2にはそれぞれANDゲート22の入力
端子が接続されている。そして前記ANDゲート
22の出力端子とTフリツプフロツプ1の反転出
力端子1にはそれぞれANDゲート23の入力
端子が接続され、前記ANDゲート21の出力端
子と前記Tフリツプフロツプ2の反転出力端子
2にはそれぞれANDゲート24の入力端子が接
続され、前記ANDゲート20の出力端子と前記
Tフリツプフロツプ3の反転出力端子3にはそ
れぞれANDゲート25の入力端子が接続され、
前記ANDゲート19の出力端子と前記Tフリツ
プフロツプ4の反転出力端子4にはそれぞれ
ANDゲート26の入力端子が接続され、前記T
フリツプフロツプ6の反転出力端子6と前記T
フリツプフロツプ5の反転出力端子5にはそれ
ぞれANDゲート27の入力端子が接続されてい
る。
さらに、前記ANDゲート23の出力端子とデ
イジタル入力端子D1にはそれぞれNANDゲート2
8の入力端子が接続され、前記ANDゲート24
の出力端子とデイジタル入力端子D2にはそれぞ
れNANDゲート29の入力端子が接続され、前記
ANDゲート25の出力端子とデイジタル入力端
子D3にはそれぞれNANDゲート30の入力端子が
接続され、前記ANDゲート26の出力端子とデ
イジタル入力端子D4にはそれぞれNANDゲート3
1の入力端子が接続され、前記ANDゲート27
の出力端子とデイジタル入力端子D5にはそれぞ
れNANDゲート32の入力端子が接続され、前記
Tフリツプフロツプ6の非反転出力端子Q6とデ
イジタル入力端子D6にはそれぞれNANDゲート3
3の入力端子が接続され、そして前記NANDゲー
ト28〜33の出力端子はそれぞれANDゲート
34の入力端子に接続されている。
イジタル入力端子D1にはそれぞれNANDゲート2
8の入力端子が接続され、前記ANDゲート24
の出力端子とデイジタル入力端子D2にはそれぞ
れNANDゲート29の入力端子が接続され、前記
ANDゲート25の出力端子とデイジタル入力端
子D3にはそれぞれNANDゲート30の入力端子が
接続され、前記ANDゲート26の出力端子とデ
イジタル入力端子D4にはそれぞれNANDゲート3
1の入力端子が接続され、前記ANDゲート27
の出力端子とデイジタル入力端子D5にはそれぞ
れNANDゲート32の入力端子が接続され、前記
Tフリツプフロツプ6の非反転出力端子Q6とデ
イジタル入力端子D6にはそれぞれNANDゲート3
3の入力端子が接続され、そして前記NANDゲー
ト28〜33の出力端子はそれぞれANDゲート
34の入力端子に接続されている。
一方、Tフリツプフロツプ7の反転出力端子
7とデイジタル入力端子D7にはそれぞれNANDゲ
ート35ならびにNORゲート36の入力端子が
接続され、前記NORゲート36の出力端子と前
記ANDゲート34の出力端子にはそれぞれORゲ
ート37の入力端子が接続され、前記NANDゲー
ト35の出力端子と前記ORゲート37の出力端
子にはそれぞれANDゲート38の入力端子が接
続され、そして前記ANDゲート38の出力端子
は信号出力端子OUTに接続されている。
7とデイジタル入力端子D7にはそれぞれNANDゲ
ート35ならびにNORゲート36の入力端子が
接続され、前記NORゲート36の出力端子と前
記ANDゲート34の出力端子にはそれぞれORゲ
ート37の入力端子が接続され、前記NANDゲー
ト35の出力端子と前記ORゲート37の出力端
子にはそれぞれANDゲート38の入力端子が接
続され、そして前記ANDゲート38の出力端子
は信号出力端子OUTに接続されている。
さて、第4図において、ANDゲート23はT
フリツプフロツプ1〜7によつて構成された7ビ
ツトダウンカウンタの出力が〔×011110〕のとき
(×は不定)出力を発生する第1のデコーデイン
グゲートを構成している。さらに、ANDゲート
24は前記ダウンカウンタの出力が〔×01110
×〕のとき出力を発生する第2のデコーデイング
ゲートを構成しており、ANDゲート25は前記
ダウンカウンタの出力が〔×0110××〕のとき出
力を発生する第3のデコーデイングゲートを構成
し、ANDゲート26は前記ダウンカウンタの出
力が〔×010×××〕のとき出力を発生する第4
のデコーデイングゲートを構成し、ANDゲート
27は前記ダウンカウンタの出力が〔×00×××
×〕のとき出力を発生する第5のデコーデイング
ゲートを構成している。そして、ANDゲート1
9,20,21,22はいずれも前記デコーデイ
ングゲート23〜27のための補助ゲートを構成
している。
フリツプフロツプ1〜7によつて構成された7ビ
ツトダウンカウンタの出力が〔×011110〕のとき
(×は不定)出力を発生する第1のデコーデイン
グゲートを構成している。さらに、ANDゲート
24は前記ダウンカウンタの出力が〔×01110
×〕のとき出力を発生する第2のデコーデイング
ゲートを構成しており、ANDゲート25は前記
ダウンカウンタの出力が〔×0110××〕のとき出
力を発生する第3のデコーデイングゲートを構成
し、ANDゲート26は前記ダウンカウンタの出
力が〔×010×××〕のとき出力を発生する第4
のデコーデイングゲートを構成し、ANDゲート
27は前記ダウンカウンタの出力が〔×00×××
×〕のとき出力を発生する第5のデコーデイング
ゲートを構成している。そして、ANDゲート1
9,20,21,22はいずれも前記デコーデイ
ングゲート23〜27のための補助ゲートを構成
している。
第1のデコーデイングゲート23はダウンカウ
ンタの出力が〔1011110〕のときと〔0011110〕の
ときの2回にわたつて出力を発生し、1回の出力
期間はクロツクパルスの周期に等しい。さらに、
第2のデコーデイングゲート24はダウンカウン
タの出力が〔1011101〕から〔1011100〕までの間
と、〔0011101〕から〔0011100〕までの間の2回
にわたつて出力を発生し、1回の出力期間はクロ
ツクパルス周期の2倍に等しく、第3のデコーデ
イングゲート25はダウンカウンタの出力が
〔1011011〕から〔1011000〕までの間と、
〔0011011〕から〔0011000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の4倍に等しく、第4のデコーデイン
グゲート26はダウンカウンタの出力が
〔1010111〕から〔1010000〕までの間と、
〔0010111〕から〔0010000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の8倍に等しく、第5のデコーデイン
グゲート27はダウンカウンタの出力が
〔1001111〕から〔1000000〕までの間と、
〔0001111〕から〔0000000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の16倍に等しい。
ンタの出力が〔1011110〕のときと〔0011110〕の
ときの2回にわたつて出力を発生し、1回の出力
期間はクロツクパルスの周期に等しい。さらに、
第2のデコーデイングゲート24はダウンカウン
タの出力が〔1011101〕から〔1011100〕までの間
と、〔0011101〕から〔0011100〕までの間の2回
にわたつて出力を発生し、1回の出力期間はクロ
ツクパルス周期の2倍に等しく、第3のデコーデ
イングゲート25はダウンカウンタの出力が
〔1011011〕から〔1011000〕までの間と、
〔0011011〕から〔0011000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の4倍に等しく、第4のデコーデイン
グゲート26はダウンカウンタの出力が
〔1010111〕から〔1010000〕までの間と、
〔0010111〕から〔0010000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の8倍に等しく、第5のデコーデイン
グゲート27はダウンカウンタの出力が
〔1001111〕から〔1000000〕までの間と、
〔0001111〕から〔0000000〕までの間の2回にわ
たつて出力を発生し、1回の出力期間はクロツク
パルス周期の16倍に等しい。
すなわち、第2のデコーデイングゲートは第1
のデコーデイングゲートに対してその出力発生期
間に関してビツト重みづけされており、同様に、
第3のデコーデイングゲートは前記第2のデコー
デイングゲートに対して、第4のデコーデイング
ゲートは前記第3のデコーデイングゲートに対し
て、第5のデコーデイングゲートは前記第4のデ
コーデイングゲートに対して、それぞれその出力
発生期間に関してビツト重みづけされている。
のデコーデイングゲートに対してその出力発生期
間に関してビツト重みづけされており、同様に、
第3のデコーデイングゲートは前記第2のデコー
デイングゲートに対して、第4のデコーデイング
ゲートは前記第3のデコーデイングゲートに対し
て、第5のデコーデイングゲートは前記第4のデ
コーデイングゲートに対して、それぞれその出力
発生期間に関してビツト重みづけされている。
またNANDゲート28,29,30,31,3
2,33はそれぞれその両方の入力端子のレベル
が“1”になつたときに出力を発生する論理積ゲ
ートを構成しており、ANDゲート34はその入
力端子のいずれかが“0”になつたときに出力を
発生する負論理の論理和ゲートを構成している。
2,33はそれぞれその両方の入力端子のレベル
が“1”になつたときに出力を発生する論理積ゲ
ートを構成しており、ANDゲート34はその入
力端子のいずれかが“0”になつたときに出力を
発生する負論理の論理和ゲートを構成している。
一方NANDゲート35、NORゲート36およ
びORゲート37、ANDゲート38は入力デイジ
タルコードのMSBの値に応じてANDゲート34
の有効作動領域を決定する選択ゲートを構成して
いる。
びORゲート37、ANDゲート38は入力デイジ
タルコードのMSBの値に応じてANDゲート34
の有効作動領域を決定する選択ゲートを構成して
いる。
入力デイジタルコードのMSB(D7)のレベルが
“1”のときには前記NORゲート36の出力は一
義的に“0”に固定され、さらに、7ビツトダウ
ンカウンタのMSB(Q7)のレベルが“0”のとき
には前記NANDゲート35の出力は“0”になつ
て出力端子OUTのレベルも“0”になる。また
7ビツトダウンカウンタのMSBのレベルが
“1”のときには前記NANDゲート35の出力は
一義的に“1”になるから、前記出力端子OUT
にはANDゲート34の出力がそのまま現われ
る。
“1”のときには前記NORゲート36の出力は一
義的に“0”に固定され、さらに、7ビツトダウ
ンカウンタのMSB(Q7)のレベルが“0”のとき
には前記NANDゲート35の出力は“0”になつ
て出力端子OUTのレベルも“0”になる。また
7ビツトダウンカウンタのMSBのレベルが
“1”のときには前記NANDゲート35の出力は
一義的に“1”になるから、前記出力端子OUT
にはANDゲート34の出力がそのまま現われ
る。
一方、入力デイジタルコードのMSBのレベル
が“0”のときには前記NANDゲート35の出力
は一義的に“1”に固定され、出力端子OUTに
はORゲート37の出力がそのまま現われる。す
なわち、7ビツトダウンカウンタのMSBのレベ
ルが“1”のときには前記NORゲート36の出
力が“1”となるので、前記ANDゲート34の
出力状態には関りなく出力端子OUTのレベルは
“1”になり、また、7ビツトダウンカウンタの
MSBのレベルが“0”のときには前記NORゲー
ト36の出力が“0”となり、出力端子OUTに
は前記ANDゲート34の出力がそのまま現われ
る。
が“0”のときには前記NANDゲート35の出力
は一義的に“1”に固定され、出力端子OUTに
はORゲート37の出力がそのまま現われる。す
なわち、7ビツトダウンカウンタのMSBのレベ
ルが“1”のときには前記NORゲート36の出
力が“1”となるので、前記ANDゲート34の
出力状態には関りなく出力端子OUTのレベルは
“1”になり、また、7ビツトダウンカウンタの
MSBのレベルが“0”のときには前記NORゲー
ト36の出力が“0”となり、出力端子OUTに
は前記ANDゲート34の出力がそのまま現われ
る。
すなわち、前記NANDゲート35、前記NOR
ゲート36、前記ORゲート37、前記ANDゲー
ト38は、入力デイジタルコードのMSBが一方
のレベルにあるときには7ビツトダウンカウンタ
のMSBの出力信号に前記ANDゲート34の出力
信号を加えて出力端子に送出し、他方のレベルに
あるときには7ビツトダウンカウンタのMSBの
出力信号から前記ANDゲート34の出力信号を
削除した信号を出力端子に送出する合成回路を構
成していることになる。
ゲート36、前記ORゲート37、前記ANDゲー
ト38は、入力デイジタルコードのMSBが一方
のレベルにあるときには7ビツトダウンカウンタ
のMSBの出力信号に前記ANDゲート34の出力
信号を加えて出力端子に送出し、他方のレベルに
あるときには7ビツトダウンカウンタのMSBの
出力信号から前記ANDゲート34の出力信号を
削除した信号を出力端子に送出する合成回路を構
成していることになる。
結局、入力デイジタルコードを種々に変化させ
たとき出力信号のアクテイブレベル期間は第5図
に示す如く変化し、基準周期あたりのアクテイブ
レベル期間は入力デイジタルコードの数値の変化
に対応して変化する。このように基準周期あたり
の出力レベルの変化回数が少ないことにより、少
ない消費電力で駆動できる。
たとき出力信号のアクテイブレベル期間は第5図
に示す如く変化し、基準周期あたりのアクテイブ
レベル期間は入力デイジタルコードの数値の変化
に対応して変化する。このように基準周期あたり
の出力レベルの変化回数が少ないことにより、少
ない消費電力で駆動できる。
第5図から、第1図の装置はいわゆるPWM
(Pulse Width Modulation)操作によつてデイジ
タル―アナログ変換を行なつているのに対して、
本発明の一実施例である第4図の装置はBPM
(Bit Pattern Modulation)操作によつてデイジ
タル―アナログ変換を行なつていることがわか
る。
(Pulse Width Modulation)操作によつてデイジ
タル―アナログ変換を行なつているのに対して、
本発明の一実施例である第4図の装置はBPM
(Bit Pattern Modulation)操作によつてデイジ
タル―アナログ変換を行なつていることがわか
る。
さて、第6図は第3図と同じ要領で各フリツプ
フロツプにおいてクロツクパルスの周期の6分の
1だけの伝達遅延が発生するものとして種々の入
力デイジタルコードに対する出力信号のアクテイ
ブレベルの変化の模様を示したものである。
フロツプにおいてクロツクパルスの周期の6分の
1だけの伝達遅延が発生するものとして種々の入
力デイジタルコードに対する出力信号のアクテイ
ブレベルの変化の模様を示したものである。
入力デイジタルコードとして〔1001111〕が印
加されているときには第6図Aの様になり、伝達
遅延の影響がハザードh3,h4,h5となつて現われ
ているが、本発明の方式では第1図に示した従来
例のようにカウンタの出力をデコードしてその出
力でフリツプフロツプをトリガする方法を用いて
いないので、この種のハザードが装置の誤動作を
招くことはなく、また後で説明するように変換誤
差ともならない。
加されているときには第6図Aの様になり、伝達
遅延の影響がハザードh3,h4,h5となつて現われ
ているが、本発明の方式では第1図に示した従来
例のようにカウンタの出力をデコードしてその出
力でフリツプフロツプをトリガする方法を用いて
いないので、この種のハザードが装置の誤動作を
招くことはなく、また後で説明するように変換誤
差ともならない。
入力デイジタルコードとして〔1001000〕が印
加されているときには、第6図Bの様にアクテイ
ブレベル期間は第6図Aに対して確実に7クロツ
ク周期分だけ増加している。
加されているときには、第6図Bの様にアクテイ
ブレベル期間は第6図Aに対して確実に7クロツ
ク周期分だけ増加している。
また、入力デイジタルコードとして
〔1000010〕が印加されたときには、第6図Dの様
に〔1000100〕のときの第6図Cに対して確実に
2クロツク周期分だけ増加している。
〔1000010〕が印加されたときには、第6図Dの様
に〔1000100〕のときの第6図Cに対して確実に
2クロツク周期分だけ増加している。
同様に〔1000001〕が印加されたときにはさら
に1クロツク周期分だけ増加し、〔1000000〕が印
加されたときにはさらにまた1クロツク周期分だ
け増加する。
に1クロツク周期分だけ増加し、〔1000000〕が印
加されたときにはさらにまた1クロツク周期分だ
け増加する。
入力デイジタルコードとして〔0111111〕が印
加されると出力信号は第6図Gの様になり、ハザ
ードh6,h7,h8,h9,h10ならびにh11(図示せ
ず)が生じるが、これらのハザードのパルス幅は
各フリツプフロツプの伝達遅延時間に相当するか
ら、6ケ所のハザードによつて1クロツクパルス
周期分となり、結局、第6図Fに対してアクテイ
ブレベル期間が1クロツク周期分増加したことに
なる。
加されると出力信号は第6図Gの様になり、ハザ
ードh6,h7,h8,h9,h10ならびにh11(図示せ
ず)が生じるが、これらのハザードのパルス幅は
各フリツプフロツプの伝達遅延時間に相当するか
ら、6ケ所のハザードによつて1クロツクパルス
周期分となり、結局、第6図Fに対してアクテイ
ブレベル期間が1クロツク周期分増加したことに
なる。
入力デイジタルコードとして〔0111110〕が印
加されたときには第6図Hから明らかな様に、さ
らに1クロツク周期分だけアクテイブレベル期間
が増加し、〔0111101〕が印加されたときにはさら
に1クロツク周期分だけアクテイブレベル期間が
増加し、〔0111011〕が印加されたときにはさらに
2クロツク周期分だけアクテイブレベル期間が増
加し、〔0110111〕が印加されたときにはさらに4
クロツク周期分だけアクテイブレベル期間が増加
し、〔0101111〕が印加されたときにはさらにまた
8クロツク周期分だけアクテイブレベル期間が増
加する(第6図I,J,K,L)。
加されたときには第6図Hから明らかな様に、さ
らに1クロツク周期分だけアクテイブレベル期間
が増加し、〔0111101〕が印加されたときにはさら
に1クロツク周期分だけアクテイブレベル期間が
増加し、〔0111011〕が印加されたときにはさらに
2クロツク周期分だけアクテイブレベル期間が増
加し、〔0110111〕が印加されたときにはさらに4
クロツク周期分だけアクテイブレベル期間が増加
し、〔0101111〕が印加されたときにはさらにまた
8クロツク周期分だけアクテイブレベル期間が増
加する(第6図I,J,K,L)。
また、入力デイジタルコードが〔0100001〕か
ら〔0100000〕に変化したときにも確実に1クロ
ツク周期分だけアクテイブレベル期間が増加して
いることがわかる(第6図M,N)。
ら〔0100000〕に変化したときにも確実に1クロ
ツク周期分だけアクテイブレベル期間が増加して
いることがわかる(第6図M,N)。
この様に本発明のデイジタル―アナログ変換装
置では従来の様に特別なハザード対策をしなくと
も、言い換えれば、クロツクパルスを分周するカ
ウンタとして高速型の同期式カウンタを用いたり
マスキング等の回路を付加しなくとも、ハザード
による誤動作は勿論のこと、伝達遅延によつて生
じていた変換誤差も皆無となり、従来装置と同じ
高速ゲートを用いて構成するなら同期式のカウン
タとリプルカウンタの限界周波数の差の分だけよ
り高い周波数まで使用することが出来従来装置と
同程度の周波数で動作させるなら従来装置よりも
少ないゲート数でまた少ない消費電力で装置を実
現することが出来る。
置では従来の様に特別なハザード対策をしなくと
も、言い換えれば、クロツクパルスを分周するカ
ウンタとして高速型の同期式カウンタを用いたり
マスキング等の回路を付加しなくとも、ハザード
による誤動作は勿論のこと、伝達遅延によつて生
じていた変換誤差も皆無となり、従来装置と同じ
高速ゲートを用いて構成するなら同期式のカウン
タとリプルカウンタの限界周波数の差の分だけよ
り高い周波数まで使用することが出来従来装置と
同程度の周波数で動作させるなら従来装置よりも
少ないゲート数でまた少ない消費電力で装置を実
現することが出来る。
ゲート数の削減について、さらに言及するなら
ば、第1図の破線で示したブロツクは先にも述べ
た様に数チヤネル分用意されるのが常であるが、
このブロツクと第4図の破線で示したブロツクを
比較すると、EX―ORゲートが一般に4個の
NANDゲートによつて構成されることを考えあわ
せれば、本発明の一実施例である第4図の装置の
方がはるかに少ないゲート数で構成出来ることが
わかる。
ば、第1図の破線で示したブロツクは先にも述べ
た様に数チヤネル分用意されるのが常であるが、
このブロツクと第4図の破線で示したブロツクを
比較すると、EX―ORゲートが一般に4個の
NANDゲートによつて構成されることを考えあわ
せれば、本発明の一実施例である第4図の装置の
方がはるかに少ないゲート数で構成出来ることが
わかる。
ところで、第3図および第6図は各フリツプフ
ロツプにおいてクロツクパルスの周期の6分の1
だけ伝達遅延が生ずることを想定して示したもの
であるが、実際にはもつと限界近くの周波数で用
いられることが多く、特にこの種のシステムに適
しているI2L・IC等ではリプルカウンタの高次段
になるにしたがつてインジエリシヨン電流を低減
させ、それによつて消費電力を節減すると言う方
法がとられる。
ロツプにおいてクロツクパルスの周期の6分の1
だけ伝達遅延が生ずることを想定して示したもの
であるが、実際にはもつと限界近くの周波数で用
いられることが多く、特にこの種のシステムに適
しているI2L・IC等ではリプルカウンタの高次段
になるにしたがつてインジエリシヨン電流を低減
させ、それによつて消費電力を節減すると言う方
法がとられる。
本発明のデイジタル―アナログ変換装置はこの
様な場合においても何ら変換誤差を生じることな
く安定に動作する。
様な場合においても何ら変換誤差を生じることな
く安定に動作する。
第7図はクロツクパルスを分周するダウンカウ
ンタを構成するそれぞれのTフリツプフロツプに
おいて、入力信号の周期の4分の1の伝達遅延が
発生した場合の入力デイジタルコードの変化に対
する出力信号のアクテイブレベル期間の変化の模
様を示したものであるが、第7図からこの様な場
合にも入力デイジタルコードの数値の変化に正確
に対応して出力信号のアクテイブレベル期間が変
化していることがわかる。例えば第7図Iは入力
デイジタルコードとして〔1000000〕が印加され
たときの出力信号波形であるが、このときアクテ
イブレベル期間は7ビツトダウンカウンタのカウ
ント周期のちようど2分の1であり、入力デイジ
タルコードの数値が1だけ減少して〔0111111〕
になると、2ケ所に2分の1クロツク周期分のハ
ザードが発生してアクテイブレベル期間は1クロ
ツク周期分だけ増加し(第7図J)、入力デイジ
タルコードが〔0111110〕になると見かけ上は2
ケ所のハザードのパルス幅がそれぞれ1クロツク
周期分となつてアクテイブレベル期間はさらに1
クロツク周期分だけ増加する(第7図K)。
ンタを構成するそれぞれのTフリツプフロツプに
おいて、入力信号の周期の4分の1の伝達遅延が
発生した場合の入力デイジタルコードの変化に対
する出力信号のアクテイブレベル期間の変化の模
様を示したものであるが、第7図からこの様な場
合にも入力デイジタルコードの数値の変化に正確
に対応して出力信号のアクテイブレベル期間が変
化していることがわかる。例えば第7図Iは入力
デイジタルコードとして〔1000000〕が印加され
たときの出力信号波形であるが、このときアクテ
イブレベル期間は7ビツトダウンカウンタのカウ
ント周期のちようど2分の1であり、入力デイジ
タルコードの数値が1だけ減少して〔0111111〕
になると、2ケ所に2分の1クロツク周期分のハ
ザードが発生してアクテイブレベル期間は1クロ
ツク周期分だけ増加し(第7図J)、入力デイジ
タルコードが〔0111110〕になると見かけ上は2
ケ所のハザードのパルス幅がそれぞれ1クロツク
周期分となつてアクテイブレベル期間はさらに1
クロツク周期分だけ増加する(第7図K)。
この様に本発明のデイジタル―アナログ変換装
置では基準カウンタ(第4図の実施例では7ビツ
トダウンカウンタ)や周辺ゲートの伝達遅延がか
なり大きくとも前記基準カウンタがカウンタとし
ての機能を維持する限りきわめて簡単な構成で誤
動作や変換誤差を発生させることなく精度の高い
動作を行なわせることが出来る。
置では基準カウンタ(第4図の実施例では7ビツ
トダウンカウンタ)や周辺ゲートの伝達遅延がか
なり大きくとも前記基準カウンタがカウンタとし
ての機能を維持する限りきわめて簡単な構成で誤
動作や変換誤差を発生させることなく精度の高い
動作を行なわせることが出来る。
尚、第4図に示した論理構成図はあくまでも本
発明の本質に沿つて設計された一実施例であつ
て、デコーデイングゲートの構成やデコーデイン
グ方法などについては例えばマスクROM形式に
する(ビツト数が大きくなるとICのパターン設
計上ROM形式にする方が有利である)ことも出
来るし、クロツクパルスを分周するためのカウン
タもリプルカウンタやダウンカウンタに限定され
る訳ではなく、このカウンタを他の目的に設けら
れた分周カウンタを流用する場合等も含めて同期
式のカウンタを用いることも出来る。
発明の本質に沿つて設計された一実施例であつ
て、デコーデイングゲートの構成やデコーデイン
グ方法などについては例えばマスクROM形式に
する(ビツト数が大きくなるとICのパターン設
計上ROM形式にする方が有利である)ことも出
来るし、クロツクパルスを分周するためのカウン
タもリプルカウンタやダウンカウンタに限定され
る訳ではなく、このカウンタを他の目的に設けら
れた分周カウンタを流用する場合等も含めて同期
式のカウンタを用いることも出来る。
勿論、同期式のカウンタを使用することによつ
てかなりのゲート数が増加してしまうが、従来の
デイジタルコンパレータを構成するEX―ORゲー
トがたつた1個の論理積ゲートで置き換えること
が出来るので、依然としてゲート数が削減出来る
という効果は残つている。
てかなりのゲート数が増加してしまうが、従来の
デイジタルコンパレータを構成するEX―ORゲー
トがたつた1個の論理積ゲートで置き換えること
が出来るので、依然としてゲート数が削減出来る
という効果は残つている。
また、第4図の構成ではNANDゲート35、
NORゲート36、ORゲート37、ANDゲート3
8によつて論理和ゲート34の出力が、入力デイ
ジタルコードのMSB(D7)が一方のレベル“1”
であるときには、カウンタのMSB(Q7)が一方の
レベル“1”(第4図の実施例ではたまたま
“1”となつたが“0”でも良い。)にあるときに
有効となり、入力デイジタルコードのMSBが他
方のレベル“0”であるときには前記カウンタの
MSBが他方のレベル“0”にあるときに有効と
なる様に構成され、さらに入力デイジタルコード
のMSBが一方のレベル“1”であるときには前
記カウンタの出力(第4図の実施例ではTフリツ
プフロツプ7の出力)と前記論理和ゲート34の
出力の論理積をとつた出力信号を得て、入力デイ
ジタルコードのMSBが他方のレベル“0”であ
るときには前記カウンタの出力と前記論理和ゲー
ト34の出力の論理和をとつた出力信号を得る様
に構成されているが、これはあくまでもシステム
全体の過渡特性を考慮して、つまり、入力デイジ
タルコードが〔1000000〕から〔0111111〕に変化
した場合に急激な出力信号波形の変化が生じない
様に考えて構成されたもので、論理和ゲート34
の出力が有効になるのは常にカウンタのMSBが
“1”あるいは“0”のときになる様に構成する
ことも出来るし、むしろその方が回路は簡単にな
る。
NORゲート36、ORゲート37、ANDゲート3
8によつて論理和ゲート34の出力が、入力デイ
ジタルコードのMSB(D7)が一方のレベル“1”
であるときには、カウンタのMSB(Q7)が一方の
レベル“1”(第4図の実施例ではたまたま
“1”となつたが“0”でも良い。)にあるときに
有効となり、入力デイジタルコードのMSBが他
方のレベル“0”であるときには前記カウンタの
MSBが他方のレベル“0”にあるときに有効と
なる様に構成され、さらに入力デイジタルコード
のMSBが一方のレベル“1”であるときには前
記カウンタの出力(第4図の実施例ではTフリツ
プフロツプ7の出力)と前記論理和ゲート34の
出力の論理積をとつた出力信号を得て、入力デイ
ジタルコードのMSBが他方のレベル“0”であ
るときには前記カウンタの出力と前記論理和ゲー
ト34の出力の論理和をとつた出力信号を得る様
に構成されているが、これはあくまでもシステム
全体の過渡特性を考慮して、つまり、入力デイジ
タルコードが〔1000000〕から〔0111111〕に変化
した場合に急激な出力信号波形の変化が生じない
様に考えて構成されたもので、論理和ゲート34
の出力が有効になるのは常にカウンタのMSBが
“1”あるいは“0”のときになる様に構成する
ことも出来るし、むしろその方が回路は簡単にな
る。
尚、第4図の実施例ではカウンタの6ビツト目
だけ反転出力を補助ゲートに印加しているが、こ
れも単なる回路構成上のテクニツクであつて、非
反転出力を補助ゲートに印加しても本発明の本質
が損なわれるものではない。
だけ反転出力を補助ゲートに印加しているが、こ
れも単なる回路構成上のテクニツクであつて、非
反転出力を補助ゲートに印加しても本発明の本質
が損なわれるものではない。
以上に示した様に本発明のデイジタル―アナロ
グ変換装置では、クロツクパルスを分周するため
のカウンタの各ビツトに対応し、カウント周期の
間に少なくとも1回はビツト重みづけされた期間
だけ持続した出力を発生する複数個のデコーデイ
ングゲート(ANDゲート23〜27)と、一方
の入力端子に前記デコーデイングゲートの出力が
印加されるとともに他方の入力端子には入力デイ
ジタルコードのひとつのビツト内容が印加された
複数個の論理積ゲート(NANDゲート28〜3
3)と、前記複数個の論理積ゲートの出力が入力
端子に印加された論理和ゲート(ANDゲート3
4)と、前記入力デイジタルコードのMSBが一
方のレベルにあるときには前記カウンタのMSB
の出力信号に前記論理和ゲートの出力信号を加え
て出力端子に送出し、他方のレベルにあるときに
は前記カウンタのMSBの出力信号から前記論理
和ゲートの出力信号を削除した信号を出力端子に
送出する合成回路(NANDゲート35、NORゲ
ート36、ORゲート37、ANDゲート38によ
つて構成されている)を具備しているので、きわ
めて少ないゲート数で高速まで安定に動作し、し
かも消費電力の少ない装置が得られ大なる効果を
奏する。
グ変換装置では、クロツクパルスを分周するため
のカウンタの各ビツトに対応し、カウント周期の
間に少なくとも1回はビツト重みづけされた期間
だけ持続した出力を発生する複数個のデコーデイ
ングゲート(ANDゲート23〜27)と、一方
の入力端子に前記デコーデイングゲートの出力が
印加されるとともに他方の入力端子には入力デイ
ジタルコードのひとつのビツト内容が印加された
複数個の論理積ゲート(NANDゲート28〜3
3)と、前記複数個の論理積ゲートの出力が入力
端子に印加された論理和ゲート(ANDゲート3
4)と、前記入力デイジタルコードのMSBが一
方のレベルにあるときには前記カウンタのMSB
の出力信号に前記論理和ゲートの出力信号を加え
て出力端子に送出し、他方のレベルにあるときに
は前記カウンタのMSBの出力信号から前記論理
和ゲートの出力信号を削除した信号を出力端子に
送出する合成回路(NANDゲート35、NORゲ
ート36、ORゲート37、ANDゲート38によ
つて構成されている)を具備しているので、きわ
めて少ないゲート数で高速まで安定に動作し、し
かも消費電力の少ない装置が得られ大なる効果を
奏する。
第1図は従来技術によるデイジタル―アナログ
変換装置の一構成例を示す論理構成図、第2図お
よび第3図はいずれも第1図の装置の動作を説明
するためのタイミングチヤート、第4図は本発明
の一実施例におけるデイジタル―アナログ変換装
置の論理構成図、第5図乃至第7図はいずれも第
4図の装置の動作を説明するためのタイミングチ
ヤートである。 23〜27…デコーデイングゲート、28〜3
2…論理積ゲート、34…論理和ゲート。
変換装置の一構成例を示す論理構成図、第2図お
よび第3図はいずれも第1図の装置の動作を説明
するためのタイミングチヤート、第4図は本発明
の一実施例におけるデイジタル―アナログ変換装
置の論理構成図、第5図乃至第7図はいずれも第
4図の装置の動作を説明するためのタイミングチ
ヤートである。 23〜27…デコーデイングゲート、28〜3
2…論理積ゲート、34…論理和ゲート。
Claims (1)
- 1 クロツクパルスを分周するためのカウンタ
と、前記カウンタの各ビツトに対応し、カウント
周期の間に少なくとも1回はビツト重みづけされ
た期間だけ持続した出力を発生する複数個のデコ
ーデイングゲートと、一方の入力端子に前記デコ
ーデイングゲートの出力が印加されるとともに他
方の入力端子には入力デイジタルコードのひとつ
のビツト内容が印加された複数個の論理積ゲート
と、前記複数個の論理積ゲートの出力が入力端子
に印加された論理和ゲートと、前記入力デイジタ
ルコードのMSBが一方のレベルにあるときには
前記カウンタのMSBの出力信号に前記論理和ゲ
ートの出力信号を加えて出力端子に送出し、他方
のレベルにあるときには前記カウンタのMSBの
出力信号から前記論理和ゲートの出力信号を削除
した信号を出力端子に送出する合成回路を具備し
てなるデイジタル―アナログ変換装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56016517A JPS57131124A (en) | 1981-02-05 | 1981-02-05 | Digital-to-analog converter |
US06/345,919 US4473819A (en) | 1981-02-05 | 1982-02-04 | Digital-to-analog conversion apparatus with a variable active-level |
DE8282300587T DE3277794D1 (en) | 1981-02-05 | 1982-02-05 | Digital-to-analog conversion apparatus |
EP82300587A EP0058064B1 (en) | 1981-02-05 | 1982-02-05 | Digital-to-analog conversion apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56016517A JPS57131124A (en) | 1981-02-05 | 1981-02-05 | Digital-to-analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57131124A JPS57131124A (en) | 1982-08-13 |
JPS6211820B2 true JPS6211820B2 (ja) | 1987-03-14 |
Family
ID=11918459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56016517A Granted JPS57131124A (en) | 1981-02-05 | 1981-02-05 | Digital-to-analog converter |
Country Status (4)
Country | Link |
---|---|
US (1) | US4473819A (ja) |
EP (1) | EP0058064B1 (ja) |
JP (1) | JPS57131124A (ja) |
DE (1) | DE3277794D1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5774080A (en) * | 1994-12-15 | 1998-06-30 | Analog Devices, Incorporated | Reduced transistor-count data storage and multiplexing system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3603977A (en) * | 1969-06-19 | 1971-09-07 | Westinghouse Electric Corp | Digital-to-analog converter utilizing pulse duration modulation |
JPS5228205A (en) * | 1975-08-28 | 1977-03-03 | Sony Corp | Station selector unit |
US4126853A (en) * | 1975-11-05 | 1978-11-21 | Rockwell International Corporation | Non-linear digital-to analog conversion |
JPS547263A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | D-a converter |
FR2398415A1 (fr) * | 1977-07-21 | 1979-02-16 | Ibm | Convertisseur numerique-analogique |
-
1981
- 1981-02-05 JP JP56016517A patent/JPS57131124A/ja active Granted
-
1982
- 1982-02-04 US US06/345,919 patent/US4473819A/en not_active Expired - Lifetime
- 1982-02-05 DE DE8282300587T patent/DE3277794D1/de not_active Expired
- 1982-02-05 EP EP82300587A patent/EP0058064B1/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo |
Also Published As
Publication number | Publication date |
---|---|
JPS57131124A (en) | 1982-08-13 |
US4473819A (en) | 1984-09-25 |
EP0058064B1 (en) | 1987-12-02 |
DE3277794D1 (en) | 1988-01-14 |
EP0058064A2 (en) | 1982-08-18 |
EP0058064A3 (en) | 1984-06-20 |
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