JPS6211820B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力デイジタルコードの数値に対応し
て基準周期あたりの出力信号のアクテイブレベル
期間が変化するべく構成されたデイジタル―アナ
ログ変換装置に関し、その目的とするところは少
ない消費電力でより高速の装置を実現することに
ある。

また本発明の第２の目的は、従来のこの種の装
置よりも簡単な構成で、言い換えればより少ない
ゲート数で前記デイジタル―アナログ変換装置を
得ることにある。

従来よりこの種のデイジタル―アナログ変換装
置としては、例えば Tamuraetal：“Digital Signal Processing LSI
for Home VTR Servo Circuit”IEEE
Transactions on Consumer Electronics，Vol.
CE―25 PP429―438（1979） に示されるような方式が多用されており、その一
般的な論理構成図の一例を第１図に示す。

第１図において、Ｔフリツプフロツプ１，２，
３，４，５，６，７は７ビツトのダウンカウンタ
を構成しており、前記Ｔフリツプフロツプ１〜７
のそれぞれの反転出力端子_１〜_７にはダウン
カウント終了検出のためのANDゲート８の入力
端子が接続されており、前記ANDゲート８の出
力端子はRSフリツプフロツプ１０のセツト端子
に接続されている。

一方、前記Ｔフリツプフロツプ１〜７の非反転
出力端子Q₁〜Q₇とデイジタル入力端子D₁〜D₇の
間にはそれぞれEX―ORゲート１１，１２，１
３，１４，１５，１６，１７の入力端子が接続さ
れ、前記EX―ORゲート１１〜１７の出力端子は
それぞれ一致検出のためのANDゲート１８の入
力端子に接続され、前記ANDゲート１８の出力
端子は前記RSフリツプフロツプ１０のリセツト
端子に接続され、前記RSフリツプフロツプ１０
の出力は出力端子OUTに印加されている。さら
に前記Ｔフリツプフロツプ１のクロツク端子T₁
はクロツクパルス入力端子CLに接続されてい
る。

さて、第１図において、EX―ORゲート１１〜
１７とANDゲート１８は前述のIEEE論文中にお
けるデイジタルコンパレータを構成しており、Ｔ
フリツプフロツプ１〜７によつて構成された７ビ
ツトのダウンカウンタのカウント値を反転した値
と入力デイジタルコードが一致したときに出力を
発生し、RSフリツプフロツプ１０をリセツトす
る。またANDゲート８はダウンカウンタのカウ
ント終了時に出力を発生するから、この時点で前
記RSフリツプフロツプ１０はセツトされる。

例えばデイジタル入力端子D₇〜D₁に
〔1001110〕なる数値が印加されているときにはダ
ウンカウンタの出力状態が〔0110001〕になつた
時点で出力端子OUTのレベルが“０”になり、
ダウンカウンタの出力状態が〔0000000〕になつ
た時点で出力端子OUTのレベルは“１”に変化
し、以後同様の変化を繰り返す。

いま、仮にアクテイブレベルを“１”に選ぶ
と、入力デイジタルコードの数値の変化に応じて
出力信号の基準周期（第１図の場合では７ビツト
ダウンカウンタのカウント周期が基準周期に相当
する）あたりのアクテイブレベルの期間が第２図
の如く変化する。第２図でハツチング部分がアク
テイブレベル期間である。

ちなみに第２図において、CLはクロツクパル
スの信号波形を示し、Q₇，Q₆，Q₅，Q₄，Q₃，
Q₂，Q₁はそれぞれ第１図のＴフリツプフロツプ
７，６，５，４，３，２，１の出力信号波形を示
したものである。

この様にして第１図の装置から得られる出力信
号をローパスフイルタ等に印加することによつて
入力デイジタルコードの数値に対応したアナログ
電圧を得ることが出来るし、あるいは発光ダイオ
ードやフイラメントランプ等をドライブする場合
には基準周期を、ちらつきを感じない程度にまで
高めておけば、ローパスフイルタ等が無くとも入
力デイジタルコードの数値に対応して照度を変化
させることが出来る。

ところで、第１図に示したデイジタル―アナロ
グ変換装置もそのままの回路ではハザード（グリ
ツチ）の発生によつて所期の機能を期待すること
は出来ない。すなわち、第１図の各フリツプフロ
ツプの入出力間には必らず信号伝達遅延が発生す
るので、各フリツプフロツプの出力の遷移期間中
には一致検出ANDゲート１８が誤つた出力を発
生してしまうことになる。

第３図はこのもようを説明するためのタイミン
グチヤートで、第２図のタイミングチヤートと同
じ要領で表わされているが、第２図に比べて時間
軸を拡大し、しかも各フリツプフロツプにおいて
クロツクパルスCLの周期の６分の１だけの伝達
遅延が発生するものとして示されている。但し、
ANDゲート８および１８、EX―ORゲート１１
〜１７においては便宜上、その伝達遅延を無視し
ている。

例えば時刻t₂において、Ｔフリツプフロツプ１
の出力レベルが“１”に変化すると、６分の１ク
ロツク周期分だけ遅れてＴフリツプフロツプ２の
出力レベルが“１”に変化し、さらに６分の１ク
ロツク周期分だけ遅れてＴフリツプフロツプ３の
出力レベルが“１”に変化する。

さて、時刻t₁において、ダウンカウンタの出力
状態は〔0000000〕となり、ANDゲート８が出力
を発生し、第３図Ｓの信号波形のようにRSフリ
ツプフロツプ１０のセツト端子のレベルが“１”
に変化する。

入力デイジタルコードとして〔1000011〕が印
加されているものとすると、時刻t₁₀においてダ
ウンカウンタの出力状態が〔0111100〕となるの
で、一致検出ANDゲート１８が出力を発生し、
前記RSフリツプフロツプ１０のリセツト端子の
レベルが“１”に変化する。

したがつて前記RSフリツプフロツプ１０の出
力端子Ｑ_eのレベルは時刻t₁より６分の１クロツ
ク周期分だけ遅れて“１”になり、時刻t₁₀より
６分の１クロツク周期分だけ遅れて“０”にな
る。

同様にして入力デイジタルコードとして
〔1000010〕が印加されているときには、前記RS
フリツプフロツプ１０の出力端子Ｑ_eのレベルは
時刻t₁より６分の１クロツク周期分だけ遅れて
“１”になり、時刻t₉より６分の１クロツク周期
分だけ遅れて“０”になる。

さらに入力デイジタルコードとして
〔1000001〕が印加されているときには、前記RS
フリツプフロツプ１０の出力端子Ｑ_eのレベルは
時刻t₁より６分の１クロツク周期分だけ遅れて
“１”になり時刻t₈より６分の１クロツク周期分
だけ遅れて“０”になる。

第３図のタイミングチヤートにおいて、入力デ
イジタルコードとして〔1000011〕が印加されて
いる場合と〔1000010〕が印加されている場合、
さらに〔1000001〕が印加されている場合の出力
信号のアクテイブレベル期間を比較してみると入
力デイジタルコードの数値の変化に正確に対応し
ていないことがわかる。

すなわち本来は１クロツク周期分ずつアクテイ
ブレベル期間が減少していくべきであるのが入力
デイジタルコードの〔1000011〕と〔1000010〕の
間では６分の５クロツク周期分だけ減少し、入力
デイジタルコードの〔1000010〕と〔1000001〕の
間では６分の７クロツク周期分減少しており、い
ずれも、６分の１クロツク周期分の誤差が生じて
いる。つまり、第１図の装置ではダウンカウンタ
を構成するＴフリツプフロツプにおける信号伝達
遅れ時間に相当する変換誤差が生じることにな
る。

ところで、入力デイジタルコードとして
〔1000010〕が印加されているとき、時刻t₁₀にお
いてRSフリツプフロツプ１０のリセツト端子の
レベルが“０”に戻つたのちにハザードh₁が発生
しているが、この時点ではすでに前記RSフリツ
プフロツプ１０はリセツトされているので全体の
動作には影響を及ぼさない。

しかしながら、入力デイジタルコードとして
〔1000000〕が印加されているときにはハザードが
装置に誤動作を起こさせてしまう。すなわち、時
刻t₃において瞬間的にダウンカウンタの出力状態
が〔0111111〕となるのでRSフリツプフロツプ１
０のリセツト端子Ｒにはハザードh₂が印加される
が、このハザードh₂によつて前記RSフリツプフ
ロツプ１０はリセツトされてしまい、その出力信
号は本来あるべき姿とは大きくかけ離れたものと
なつてしまう。

入力デイジタルコードとして〔0111111〕が印
加されている場合、〔0111101〕あるいは
〔0111100〕が印加されている場合には再びハザー
ドの影響は回避出来るが信号伝達遅延に起因する
誤差は依然として発生する。

これらの問題を解消するためには、まずＴフリ
ツプフロツプ１〜７によつて構成されるカウンタ
を同期式のカウンタとしたうえに高速タイプと
し、ハザードの発生領域が少なくともクロツクパ
ルスのリーデイングエツジから２分の１クロツク
周期分以内になるようにしておいてから、デイジ
タルコンパレータの出力をクロツクパルスそのも
のによつてマスクする、具体的にはクロツクパル
スの反転信号をANDゲート８および１８の入力
端子に印加する方法がとられる。同期式のカウン
タにすることによつてANDゲート８の出力にも
ハザードが発生するため、ANDゲート８にもマ
スキングが必要となる。

しかしながら、これらの対策はいずれもゲート
数が増加したり、消費電力が増大するという不都
合を招き、また非同期式のカウンタに比べて同期
式のカウンタでは使用限界周波数が低減し、問題
が多かつた。

尚第１図の破線で囲んだ部分は、例えば前述の
IEEE論文に示される様なビデオテープレコーダ
のサーボシステムにおいては、キヤプスタンモー
タの速度制御用、位相制御用、シリンダモータの
速度制御用、位相制御用として合計４チヤネルが
必要となるが、ハザードによる誤動作防止対策を
行なう場合には全て高速ゲートで構成しなければ
ならず、特にシステム全体をワンチツプIC化し
ようとする場合にはチツプサイズの増大や消費電
力の増大など問題が多かつた。

本発明のデイジタル―アナログ変換装置は以上
の様な問題を一挙に解消するものである。

本発明の一実施例におけるデイジタル―アナロ
グ変換装置の論理構成図を第４図に示す。

第４図において、Ｔフリツプフロツプ１〜７は
第１図と同様の７ビツトダウンカウンタを構成し
ており、Ｔフリツプフロツプ６の反転出力端子
_６とＴフリツプフロツプ５の非反転出力端子Q₅
にはそれぞれANDゲート１９の入力端子が接続
され、前記ANDゲート１９の出力端子とＴフリ
ツプフロツプ４の非反転出力端子Q₄にはそれぞ
れANDゲート２０の入力端子が接続され、前記
ANDゲート２０の出力端子とＴフリツプフロツ
プ３の非反転出力端子Q₃にはそれぞれANDゲー
ト２１の入力端子が接続され、前記ANDゲート
２１の出力端子とＴフリツプフロツプ２の非反転
出力端子Q₂にはそれぞれANDゲート２２の入力
端子が接続されている。そして前記ANDゲート
２２の出力端子とＴフリツプフロツプ１の反転出
力端子_１にはそれぞれANDゲート２３の入力
端子が接続され、前記ANDゲート２１の出力端
子と前記Ｔフリツプフロツプ２の反転出力端子
_２にはそれぞれANDゲート２４の入力端子が接
続され、前記ANDゲート２０の出力端子と前記
Ｔフリツプフロツプ３の反転出力端子_３にはそ
れぞれANDゲート２５の入力端子が接続され、
前記ANDゲート１９の出力端子と前記Ｔフリツ
プフロツプ４の反転出力端子_４にはそれぞれ
ANDゲート２６の入力端子が接続され、前記Ｔ
フリツプフロツプ６の反転出力端子_６と前記Ｔ
フリツプフロツプ５の反転出力端子_５にはそれ
ぞれANDゲート２７の入力端子が接続されてい
る。

さらに、前記ANDゲート２３の出力端子とデ
イジタル入力端子D₁にはそれぞれNANDゲート２
８の入力端子が接続され、前記ANDゲート２４
の出力端子とデイジタル入力端子D₂にはそれぞ
れNANDゲート２９の入力端子が接続され、前記
ANDゲート２５の出力端子とデイジタル入力端
子D₃にはそれぞれNANDゲート３０の入力端子が
接続され、前記ANDゲート２６の出力端子とデ
イジタル入力端子D₄にはそれぞれNANDゲート３
１の入力端子が接続され、前記ANDゲート２７
の出力端子とデイジタル入力端子D₅にはそれぞ
れNANDゲート３２の入力端子が接続され、前記
Ｔフリツプフロツプ６の非反転出力端子Q₆とデ
イジタル入力端子D₆にはそれぞれNANDゲート３
３の入力端子が接続され、そして前記NANDゲー
ト２８〜３３の出力端子はそれぞれANDゲート
３４の入力端子に接続されている。

一方、Ｔフリツプフロツプ７の反転出力端子
_７とデイジタル入力端子D₇にはそれぞれNANDゲ
ート３５ならびにNORゲート３６の入力端子が
接続され、前記NORゲート３６の出力端子と前
記ANDゲート３４の出力端子にはそれぞれORゲ
ート３７の入力端子が接続され、前記NANDゲー
ト３５の出力端子と前記ORゲート３７の出力端
子にはそれぞれANDゲート３８の入力端子が接
続され、そして前記ANDゲート３８の出力端子
は信号出力端子OUTに接続されている。

さて、第４図において、ANDゲート２３はＴ
フリツプフロツプ１〜７によつて構成された７ビ
ツトダウンカウンタの出力が〔×011110〕のとき
（×は不定）出力を発生する第１のデコーデイン
グゲートを構成している。さらに、ANDゲート
２４は前記ダウンカウンタの出力が〔×01110
×〕のとき出力を発生する第２のデコーデイング
ゲートを構成しており、ANDゲート２５は前記
ダウンカウンタの出力が〔×0110××〕のとき出
力を発生する第３のデコーデイングゲートを構成
し、ANDゲート２６は前記ダウンカウンタの出
力が〔×010×××〕のとき出力を発生する第４
のデコーデイングゲートを構成し、ANDゲート
２７は前記ダウンカウンタの出力が〔×00×××
×〕のとき出力を発生する第５のデコーデイング
ゲートを構成している。そして、ANDゲート１
９，２０，２１，２２はいずれも前記デコーデイ
ングゲート２３〜２７のための補助ゲートを構成
している。

第１のデコーデイングゲート２３はダウンカウ
ンタの出力が〔1011110〕のときと〔0011110〕の
ときの２回にわたつて出力を発生し、１回の出力
期間はクロツクパルスの周期に等しい。さらに、
第２のデコーデイングゲート２４はダウンカウン
タの出力が〔1011101〕から〔1011100〕までの間
と、〔0011101〕から〔0011100〕までの間の２回
にわたつて出力を発生し、１回の出力期間はクロ
ツクパルス周期の２倍に等しく、第３のデコーデ
イングゲート２５はダウンカウンタの出力が
〔1011011〕から〔1011000〕までの間と、
〔0011011〕から〔0011000〕までの間の２回にわ
たつて出力を発生し、１回の出力期間はクロツク
パルス周期の４倍に等しく、第４のデコーデイン
グゲート２６はダウンカウンタの出力が
〔1010111〕から〔1010000〕までの間と、
〔0010111〕から〔0010000〕までの間の２回にわ
たつて出力を発生し、１回の出力期間はクロツク
パルス周期の８倍に等しく、第５のデコーデイン
グゲート２７はダウンカウンタの出力が
〔1001111〕から〔1000000〕までの間と、
〔0001111〕から〔0000000〕までの間の２回にわ
たつて出力を発生し、１回の出力期間はクロツク
パルス周期の16倍に等しい。

すなわち、第２のデコーデイングゲートは第１
のデコーデイングゲートに対してその出力発生期
間に関してビツト重みづけされており、同様に、
第３のデコーデイングゲートは前記第２のデコー
デイングゲートに対して、第４のデコーデイング
ゲートは前記第３のデコーデイングゲートに対し
て、第５のデコーデイングゲートは前記第４のデ
コーデイングゲートに対して、それぞれその出力
発生期間に関してビツト重みづけされている。

またNANDゲート２８，２９，３０，３１，３
２，３３はそれぞれその両方の入力端子のレベル
が“１”になつたときに出力を発生する論理積ゲ
ートを構成しており、ANDゲート３４はその入
力端子のいずれかが“０”になつたときに出力を
発生する負論理の論理和ゲートを構成している。

一方NANDゲート３５、NORゲート３６およ
びORゲート３７、ANDゲート３８は入力デイジ
タルコードのMSBの値に応じてANDゲート３４
の有効作動領域を決定する選択ゲートを構成して
いる。

入力デイジタルコードのMSB（D₇）のレベルが
“１”のときには前記NORゲート３６の出力は一
義的に“０”に固定され、さらに、７ビツトダウ
ンカウンタのMSB（Q₇）のレベルが“０”のとき
には前記NANDゲート３５の出力は“０”になつ
て出力端子OUTのレベルも“０”になる。また
７ビツトダウンカウンタのMSBのレベルが
“１”のときには前記NANDゲート３５の出力は
一義的に“１”になるから、前記出力端子OUT
にはANDゲート３４の出力がそのまま現われ
る。

一方、入力デイジタルコードのMSBのレベル
が“０”のときには前記NANDゲート３５の出力
は一義的に“１”に固定され、出力端子OUTに
はORゲート３７の出力がそのまま現われる。す
なわち、７ビツトダウンカウンタのMSBのレベ
ルが“１”のときには前記NORゲート３６の出
力が“１”となるので、前記ANDゲート３４の
出力状態には関りなく出力端子OUTのレベルは
“１”になり、また、７ビツトダウンカウンタの
MSBのレベルが“０”のときには前記NORゲー
ト３６の出力が“０”となり、出力端子OUTに
は前記ANDゲート３４の出力がそのまま現われ
る。

すなわち、前記NANDゲート３５、前記NOR
ゲート３６、前記ORゲート３７、前記ANDゲー
ト３８は、入力デイジタルコードのMSBが一方
のレベルにあるときには７ビツトダウンカウンタ
のMSBの出力信号に前記ANDゲート３４の出力
信号を加えて出力端子に送出し、他方のレベルに
あるときには７ビツトダウンカウンタのMSBの
出力信号から前記ANDゲート３４の出力信号を
削除した信号を出力端子に送出する合成回路を構
成していることになる。

結局、入力デイジタルコードを種々に変化させ
たとき出力信号のアクテイブレベル期間は第５図
に示す如く変化し、基準周期あたりのアクテイブ
レベル期間は入力デイジタルコードの数値の変化
に対応して変化する。このように基準周期あたり
の出力レベルの変化回数が少ないことにより、少
ない消費電力で駆動できる。

第５図から、第１図の装置はいわゆるPWM
（Pulse Width Modulation）操作によつてデイジ
タル―アナログ変換を行なつているのに対して、
本発明の一実施例である第４図の装置はBPM
（Bit Pattern Modulation）操作によつてデイジ
タル―アナログ変換を行なつていることがわか
る。

さて、第６図は第３図と同じ要領で各フリツプ
フロツプにおいてクロツクパルスの周期の６分の
１だけの伝達遅延が発生するものとして種々の入
力デイジタルコードに対する出力信号のアクテイ
ブレベルの変化の模様を示したものである。

入力デイジタルコードとして〔1001111〕が印
加されているときには第６図Ａの様になり、伝達
遅延の影響がハザードh₃，h₄，h₅となつて現われ
ているが、本発明の方式では第１図に示した従来
例のようにカウンタの出力をデコードしてその出
力でフリツプフロツプをトリガする方法を用いて
いないので、この種のハザードが装置の誤動作を
招くことはなく、また後で説明するように変換誤
差ともならない。

入力デイジタルコードとして〔1001000〕が印
加されているときには、第６図Ｂの様にアクテイ
ブレベル期間は第６図Ａに対して確実に７クロツ
ク周期分だけ増加している。

また、入力デイジタルコードとして
〔1000010〕が印加されたときには、第６図Ｄの様
に〔1000100〕のときの第６図Ｃに対して確実に
２クロツク周期分だけ増加している。

同様に〔1000001〕が印加されたときにはさら
に１クロツク周期分だけ増加し、〔1000000〕が印
加されたときにはさらにまた１クロツク周期分だ
け増加する。

入力デイジタルコードとして〔0111111〕が印
加されると出力信号は第６図Ｇの様になり、ハザ
ードh₆，h₇，h₈，h₉，h₁₀ならびにh₁₁（図示せ
ず）が生じるが、これらのハザードのパルス幅は
各フリツプフロツプの伝達遅延時間に相当するか
ら、６ケ所のハザードによつて１クロツクパルス
周期分となり、結局、第６図Ｆに対してアクテイ
ブレベル期間が１クロツク周期分増加したことに
なる。

入力デイジタルコードとして〔0111110〕が印
加されたときには第６図Ｈから明らかな様に、さ
らに１クロツク周期分だけアクテイブレベル期間
が増加し、〔0111101〕が印加されたときにはさら
に１クロツク周期分だけアクテイブレベル期間が
増加し、〔0111011〕が印加されたときにはさらに
２クロツク周期分だけアクテイブレベル期間が増
加し、〔0110111〕が印加されたときにはさらに４
クロツク周期分だけアクテイブレベル期間が増加
し、〔0101111〕が印加されたときにはさらにまた
８クロツク周期分だけアクテイブレベル期間が増
加する（第６図Ｉ，Ｊ，Ｋ，Ｌ）。

また、入力デイジタルコードが〔0100001〕か
ら〔0100000〕に変化したときにも確実に１クロ
ツク周期分だけアクテイブレベル期間が増加して
いることがわかる（第６図Ｍ，Ｎ）。

この様に本発明のデイジタル―アナログ変換装
置では従来の様に特別なハザード対策をしなくと
も、言い換えれば、クロツクパルスを分周するカ
ウンタとして高速型の同期式カウンタを用いたり
マスキング等の回路を付加しなくとも、ハザード
による誤動作は勿論のこと、伝達遅延によつて生
じていた変換誤差も皆無となり、従来装置と同じ
高速ゲートを用いて構成するなら同期式のカウン
タとリプルカウンタの限界周波数の差の分だけよ
り高い周波数まで使用することが出来従来装置と
同程度の周波数で動作させるなら従来装置よりも
少ないゲート数でまた少ない消費電力で装置を実
現することが出来る。

ゲート数の削減について、さらに言及するなら
ば、第１図の破線で示したブロツクは先にも述べ
た様に数チヤネル分用意されるのが常であるが、
このブロツクと第４図の破線で示したブロツクを
比較すると、EX―ORゲートが一般に４個の
NANDゲートによつて構成されることを考えあわ
せれば、本発明の一実施例である第４図の装置の
方がはるかに少ないゲート数で構成出来ることが
わかる。

ところで、第３図および第６図は各フリツプフ
ロツプにおいてクロツクパルスの周期の６分の１
だけ伝達遅延が生ずることを想定して示したもの
であるが、実際にはもつと限界近くの周波数で用
いられることが多く、特にこの種のシステムに適
しているI²L・IC等ではリプルカウンタの高次段
になるにしたがつてインジエリシヨン電流を低減
させ、それによつて消費電力を節減すると言う方
法がとられる。

本発明のデイジタル―アナログ変換装置はこの
様な場合においても何ら変換誤差を生じることな
く安定に動作する。

第７図はクロツクパルスを分周するダウンカウ
ンタを構成するそれぞれのＴフリツプフロツプに
おいて、入力信号の周期の４分の１の伝達遅延が
発生した場合の入力デイジタルコードの変化に対
する出力信号のアクテイブレベル期間の変化の模
様を示したものであるが、第７図からこの様な場
合にも入力デイジタルコードの数値の変化に正確
に対応して出力信号のアクテイブレベル期間が変
化していることがわかる。例えば第７図Ｉは入力
デイジタルコードとして〔1000000〕が印加され
たときの出力信号波形であるが、このときアクテ
イブレベル期間は７ビツトダウンカウンタのカウ
ント周期のちようど２分の１であり、入力デイジ
タルコードの数値が１だけ減少して〔0111111〕
になると、２ケ所に２分の１クロツク周期分のハ
ザードが発生してアクテイブレベル期間は１クロ
ツク周期分だけ増加し（第７図Ｊ）、入力デイジ
タルコードが〔0111110〕になると見かけ上は２
ケ所のハザードのパルス幅がそれぞれ１クロツク
周期分となつてアクテイブレベル期間はさらに１
クロツク周期分だけ増加する（第７図Ｋ）。

この様に本発明のデイジタル―アナログ変換装
置では基準カウンタ（第４図の実施例では７ビツ
トダウンカウンタ）や周辺ゲートの伝達遅延がか
なり大きくとも前記基準カウンタがカウンタとし
ての機能を維持する限りきわめて簡単な構成で誤
動作や変換誤差を発生させることなく精度の高い
動作を行なわせることが出来る。

尚、第４図に示した論理構成図はあくまでも本
発明の本質に沿つて設計された一実施例であつ
て、デコーデイングゲートの構成やデコーデイン
グ方法などについては例えばマスクROM形式に
する（ビツト数が大きくなるとICのパターン設
計上ROM形式にする方が有利である）ことも出
来るし、クロツクパルスを分周するためのカウン
タもリプルカウンタやダウンカウンタに限定され
る訳ではなく、このカウンタを他の目的に設けら
れた分周カウンタを流用する場合等も含めて同期
式のカウンタを用いることも出来る。

勿論、同期式のカウンタを使用することによつ
てかなりのゲート数が増加してしまうが、従来の
デイジタルコンパレータを構成するEX―ORゲー
トがたつた１個の論理積ゲートで置き換えること
が出来るので、依然としてゲート数が削減出来る
という効果は残つている。

また、第４図の構成ではNANDゲート３５、
NORゲート３６、ORゲート３７、ANDゲート３
８によつて論理和ゲート３４の出力が、入力デイ
ジタルコードのMSB（D₇）が一方のレベル“１”
であるときには、カウンタのMSB（Q₇）が一方の
レベル“１”（第４図の実施例ではたまたま
“１”となつたが“０”でも良い。）にあるときに
有効となり、入力デイジタルコードのMSBが他
方のレベル“０”であるときには前記カウンタの
MSBが他方のレベル“０”にあるときに有効と
なる様に構成され、さらに入力デイジタルコード
のMSBが一方のレベル“１”であるときには前
記カウンタの出力（第４図の実施例ではＴフリツ
プフロツプ７の出力）と前記論理和ゲート３４の
出力の論理積をとつた出力信号を得て、入力デイ
ジタルコードのMSBが他方のレベル“０”であ
るときには前記カウンタの出力と前記論理和ゲー
ト３４の出力の論理和をとつた出力信号を得る様
に構成されているが、これはあくまでもシステム
全体の過渡特性を考慮して、つまり、入力デイジ
タルコードが〔1000000〕から〔0111111〕に変化
した場合に急激な出力信号波形の変化が生じない
様に考えて構成されたもので、論理和ゲート３４
の出力が有効になるのは常にカウンタのMSBが
“１”あるいは“０”のときになる様に構成する
ことも出来るし、むしろその方が回路は簡単にな
る。

尚、第４図の実施例ではカウンタの６ビツト目
だけ反転出力を補助ゲートに印加しているが、こ
れも単なる回路構成上のテクニツクであつて、非
反転出力を補助ゲートに印加しても本発明の本質
が損なわれるものではない。

以上に示した様に本発明のデイジタル―アナロ
グ変換装置では、クロツクパルスを分周するため
のカウンタの各ビツトに対応し、カウント周期の
間に少なくとも１回はビツト重みづけされた期間
だけ持続した出力を発生する複数個のデコーデイ
ングゲート（ANDゲート２３〜２７）と、一方
の入力端子に前記デコーデイングゲートの出力が
印加されるとともに他方の入力端子には入力デイ
ジタルコードのひとつのビツト内容が印加された
複数個の論理積ゲート（NANDゲート２８〜３
３）と、前記複数個の論理積ゲートの出力が入力
端子に印加された論理和ゲート（ANDゲート３
４）と、前記入力デイジタルコードのMSBが一
方のレベルにあるときには前記カウンタのMSB
の出力信号に前記論理和ゲートの出力信号を加え
て出力端子に送出し、他方のレベルにあるときに
は前記カウンタのMSBの出力信号から前記論理
和ゲートの出力信号を削除した信号を出力端子に
送出する合成回路（NANDゲート３５、NORゲ
ート３６、ORゲート３７、ANDゲート３８によ
つて構成されている）を具備しているので、きわ
めて少ないゲート数で高速まで安定に動作し、し
かも消費電力の少ない装置が得られ大なる効果を
奏する。

【図面の簡単な説明】

第１図は従来技術によるデイジタル―アナログ
変換装置の一構成例を示す論理構成図、第２図お
よび第３図はいずれも第１図の装置の動作を説明
するためのタイミングチヤート、第４図は本発明
の一実施例におけるデイジタル―アナログ変換装
置の論理構成図、第５図乃至第７図はいずれも第
４図の装置の動作を説明するためのタイミングチ
ヤートである。 ２３〜２７…デコーデイングゲート、２８〜３
２…論理積ゲート、３４…論理和ゲート。

Claims (1)

【特許請求の範囲】
1. １ クロツクパルスを分周するためのカウンタ
   と、前記カウンタの各ビツトに対応し、カウント
   周期の間に少なくとも１回はビツト重みづけされ
   た期間だけ持続した出力を発生する複数個のデコ
   ーデイングゲートと、一方の入力端子に前記デコ
   ーデイングゲートの出力が印加されるとともに他
   方の入力端子には入力デイジタルコードのひとつ
   のビツト内容が印加された複数個の論理積ゲート
   と、前記複数個の論理積ゲートの出力が入力端子
   に印加された論理和ゲートと、前記入力デイジタ
   ルコードのMSBが一方のレベルにあるときには
   前記カウンタのMSBの出力信号に前記論理和ゲ
   ートの出力信号を加えて出力端子に送出し、他方
   のレベルにあるときには前記カウンタのMSBの
   出力信号から前記論理和ゲートの出力信号を削除
   した信号を出力端子に送出する合成回路を具備し
   てなるデイジタル―アナログ変換装置。