JPH0787376B2 - デルタ変調符号の復号装置 - Google Patents
デルタ変調符号の復号装置Info
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- JPH0787376B2 JPH0787376B2 JP62186357A JP18635787A JPH0787376B2 JP H0787376 B2 JPH0787376 B2 JP H0787376B2 JP 62186357 A JP62186357 A JP 62186357A JP 18635787 A JP18635787 A JP 18635787A JP H0787376 B2 JPH0787376 B2 JP H0787376B2
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/02—Delta modulation, i.e. one-bit differential modulation
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デルタ変調符号の復号装置に関し、特にア
ナログ信号をデルタ変調して得られるデルタ変調符号を
復号してもとのアナログ信号に変換するためのデルタ変
調符号の復号装置に関する。
ナログ信号をデルタ変調して得られるデルタ変調符号を
復号してもとのアナログ信号に変換するためのデルタ変
調符号の復号装置に関する。
［従来の技術］ デルタ変調符号化方式は、A/D変換器を必要としない非
常にハードウェアの簡単な符号化方式で、たとえば音響
信号のディジタル化に有効な方法である。
常にハードウェアの簡単な符号化方式で、たとえば音響
信号のディジタル化に有効な方法である。
第13図は従来のデルタ変調方式の構成を示す回路図であ
る。アナログ信号入力は、入力端子101に入力され、ア
ナログのローパスフィルタ102によって高域周波数成分
がカットされ、帯域制限される。帯域制限を受けたアナ
ログ信号は、カップリングコンデンサ103を通して交流
成分がコンパレータ107の＋側入力に供給される。抵抗1
05および可変抵抗106は、コンパレータ107の入力信号線
104の直流電圧レベルをルを決定するもので、通常、電
源電圧Vccの1/2に設定される。コンパレータ107の−側
入力には、フリップフロップ108の出力信号を抵抗110と
コンデンサ111によって積分した信号が入力信号線112を
介して供給される。コンパレータ107は入力された２つ
の信号の大小を比較し、＋側の信号が大きければ高電圧
（ハイレベル）の出力を、−側の信号が大きければ低電
圧（ローレベル）の出力を出力端子に出力する。コンパ
レータ107の出力はフリップフロップ108の入力に供給さ
れる。このフリップフロップ108は、クロック端子109に
印加されるクロック信号に同期してコンパレータ107の
出力信号を取込み、入力と同じハイレベル（Vccに近い
電圧）あるいはローレベル（グランド（通常0volt））
に近い電圧を出力し、次のクロック信号の到来までその
状態を保持する。このフリップフロップ108の出力電圧
と比較的高い抵抗110によって擬似的な定電流源を構成
し、これによってコンデンサ111に電荷が蓄積される。
る。アナログ信号入力は、入力端子101に入力され、ア
ナログのローパスフィルタ102によって高域周波数成分
がカットされ、帯域制限される。帯域制限を受けたアナ
ログ信号は、カップリングコンデンサ103を通して交流
成分がコンパレータ107の＋側入力に供給される。抵抗1
05および可変抵抗106は、コンパレータ107の入力信号線
104の直流電圧レベルをルを決定するもので、通常、電
源電圧Vccの1/2に設定される。コンパレータ107の−側
入力には、フリップフロップ108の出力信号を抵抗110と
コンデンサ111によって積分した信号が入力信号線112を
介して供給される。コンパレータ107は入力された２つ
の信号の大小を比較し、＋側の信号が大きければ高電圧
（ハイレベル）の出力を、−側の信号が大きければ低電
圧（ローレベル）の出力を出力端子に出力する。コンパ
レータ107の出力はフリップフロップ108の入力に供給さ
れる。このフリップフロップ108は、クロック端子109に
印加されるクロック信号に同期してコンパレータ107の
出力信号を取込み、入力と同じハイレベル（Vccに近い
電圧）あるいはローレベル（グランド（通常0volt））
に近い電圧を出力し、次のクロック信号の到来までその
状態を保持する。このフリップフロップ108の出力電圧
と比較的高い抵抗110によって擬似的な定電流源を構成
し、これによってコンデンサ111に電荷が蓄積される。
ここで、コンパレータ107の２つの入力信号線104と112
の信号波形を第14図に示す。信号波形200が入力信号線1
04に加えられたとすると、入力信号線112の信号波形は2
01のようになる。このとき、フリップフロップ108の出
力端子には、デルタ変調符号の符号系列202が出力され
る。この信号は、ディジタル信号処理部113において信
号処理される。
の信号波形を第14図に示す。信号波形200が入力信号線1
04に加えられたとすると、入力信号線112の信号波形は2
01のようになる。このとき、フリップフロップ108の出
力端子には、デルタ変調符号の符号系列202が出力され
る。この信号は、ディジタル信号処理部113において信
号処理される。
ディジタル信号処理部113のデルタ変調符号の出力信号
は、フリップフロップ114に供給され、クロック端子115
に印加される出力クロック信号に同期して取込まれる。
フリップフロップ114の出力は、比較的高い抵抗116とコ
ンデンサ117によって積分され、アナログ信号に変換さ
れる。フリップフロップ114の出力が第14図の符号系列2
02であるとすると、入力信号線118には第14図の201のよ
うな波形の信号が得られる。この信号は、階段状である
ので、アナログのローパスフィルタ119によって平滑化
されて、出力端子120にアナログ信号が出力される。
は、フリップフロップ114に供給され、クロック端子115
に印加される出力クロック信号に同期して取込まれる。
フリップフロップ114の出力は、比較的高い抵抗116とコ
ンデンサ117によって積分され、アナログ信号に変換さ
れる。フリップフロップ114の出力が第14図の符号系列2
02であるとすると、入力信号線118には第14図の201のよ
うな波形の信号が得られる。この信号は、階段状である
ので、アナログのローパスフィルタ119によって平滑化
されて、出力端子120にアナログ信号が出力される。
ここで、ディジタル信号処理部113では、ディジタルの
ローパスフィルタを通した後、デシメイト（サンプリン
グ周波数を下げる処理）して、通常のPCM（パルスコー
ドモジュレーション）符号に変換してから種々の処理が
行なわれる。但し、ディジタルディレイのように入力さ
れた信号波形がそのまま出力されるときは、特にPCM符
号に変換する必要はない。
ローパスフィルタを通した後、デシメイト（サンプリン
グ周波数を下げる処理）して、通常のPCM（パルスコー
ドモジュレーション）符号に変換してから種々の処理が
行なわれる。但し、ディジタルディレイのように入力さ
れた信号波形がそのまま出力されるときは、特にPCM符
号に変換する必要はない。
［発明が解決しようとする問題点］ 上記のようなデルタ変調符号化方式で得られるデルタ変
調符号は、“1"と“0"の符号の系列であり、これに通常
のディジタル信号処理を行なうためには、前述したごと
く、ローパスディジタルフィルタを用いてデシメイトを
行ない、通常のPCM信号に変換する必要がある。そのた
め、回路構成が複雑となり、かつ高価になるという問題
点があった。
調符号は、“1"と“0"の符号の系列であり、これに通常
のディジタル信号処理を行なうためには、前述したごと
く、ローパスディジタルフィルタを用いてデシメイトを
行ない、通常のPCM信号に変換する必要がある。そのた
め、回路構成が複雑となり、かつ高価になるという問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、デルタ変調符号をPCM信号に変換することな
く、復号化の段階でディジタル信号処理の基本となるた
とえば積和演算を非常に簡単なハードウェアで行なうこ
とができるようなデルタ変調符号の復号装置を提供する
ことを目的とする。
たもので、デルタ変調符号をPCM信号に変換することな
く、復号化の段階でディジタル信号処理の基本となるた
とえば積和演算を非常に簡単なハードウェアで行なうこ
とができるようなデルタ変調符号の復号装置を提供する
ことを目的とする。
［問題点を解決するための手段］ この発明にかかるデルタ変調符号の復号装置は、“1"も
しくは“0"の２値で表わされるデルタ変調符号を、デル
タ変調符号の出力クロックに基づいて単一ビット単位で
逐次処理し復号してアナログ信号に変換するためのもの
であって、デルタ変調符号が第１の値（“1"もしくは
“0"）のときに正方向のパルス信号を積分器に与えてそ
の累積値を一定値だけ増加させ、第２の値（“0"もしく
は“1"）のときに負方向のパルス信号を積分器に与えて
その累積値を一定値だけ減少させ、当該積分器の累積値
をデルタ変調符号の符号系列に対応するアナログ信号と
して出力するものにおいて、上記出力クロックに応答し
てデルタ変調符号を単一ビット単位で保持するフリップ
フロップと、フリップフロップの出力を受け、出力クロ
ックと、出力クロックより高い周波数のクロックとに基
づく制御信号に応じてフリップフロップの出力をパルス
幅変調することによりその有効パルス幅を制限して、上
記積分器に与えられる正方向あるいは負方向にパルス信
号を出力するトライステートバッファを備えることによ
り、積和演算を簡単なハードウェアで実現するものであ
る。
しくは“0"の２値で表わされるデルタ変調符号を、デル
タ変調符号の出力クロックに基づいて単一ビット単位で
逐次処理し復号してアナログ信号に変換するためのもの
であって、デルタ変調符号が第１の値（“1"もしくは
“0"）のときに正方向のパルス信号を積分器に与えてそ
の累積値を一定値だけ増加させ、第２の値（“0"もしく
は“1"）のときに負方向のパルス信号を積分器に与えて
その累積値を一定値だけ減少させ、当該積分器の累積値
をデルタ変調符号の符号系列に対応するアナログ信号と
して出力するものにおいて、上記出力クロックに応答し
てデルタ変調符号を単一ビット単位で保持するフリップ
フロップと、フリップフロップの出力を受け、出力クロ
ックと、出力クロックより高い周波数のクロックとに基
づく制御信号に応じてフリップフロップの出力をパルス
幅変調することによりその有効パルス幅を制限して、上
記積分器に与えられる正方向あるいは負方向にパルス信
号を出力するトライステートバッファを備えることによ
り、積和演算を簡単なハードウェアで実現するものであ
る。
［作用］ この発明においては、フリップフロップがデルタ変調符
号を単一ビット単位で保持し、トライステートバッファ
がこのフリップフロップの出力を受け、出力クロック
と、出力クロックより高い周波数のクロックとに基づく
制御信号に応じて、積分器に与えられる正方向あるいは
負方向のパルス信号の有効なパルス幅を制限することに
より、積分器の累積値をデルタ変調符号の論理値に応じ
て増加あるいは減少させるときの増減値を変化させ、そ
れによってデルタ変調符号の符号系列に対応するアナロ
グ出力信号の振幅を変化させる。その結果、上記アナロ
グ出力信号は、入力されたデルタ変調符号に上記制御信
号に応じた所定の値が乗算されたものとなる。
号を単一ビット単位で保持し、トライステートバッファ
がこのフリップフロップの出力を受け、出力クロック
と、出力クロックより高い周波数のクロックとに基づく
制御信号に応じて、積分器に与えられる正方向あるいは
負方向のパルス信号の有効なパルス幅を制限することに
より、積分器の累積値をデルタ変調符号の論理値に応じ
て増加あるいは減少させるときの増減値を変化させ、そ
れによってデルタ変調符号の符号系列に対応するアナロ
グ出力信号の振幅を変化させる。その結果、上記アナロ
グ出力信号は、入力されたデルタ変調符号に上記制御信
号に応じた所定の値が乗算されたものとなる。
［実施例］ 以下に、図面を参照してこの発明の実施例について説明
するが、その前に以下に述べる実施例の要点について説
明しておく。すなわち、第13図に示す従来装置では、復
号側のフリップフロップ114の出力信号パルスが、抵抗1
16とコンデンサ117によって積分され、アナログ信号に
変換されるが、このフリップフロップ114の出力信号パ
ルスにさらにパルス幅変調をかけることによって出力パ
ルスの有効パルス幅を制御し、これによって積分される
電荷量を時間によって制御しようとするのが以下に説明
する実施例の特徴である。すなわち、実効的なパルス幅
を本来のパルス幅より短くすることによって、１より小
さい数値を出力波形の値に乗算することに相当する。た
とえば、パルス幅を1/2にすると出力波形の振幅を1/2に
することができる。そして、積和演算の加算について
は、異なる複数個のフリップフロップの出力信号を各々
比較的高い抵抗を通して定電流源とし、これを同じ端子
に接続することによって実現される。なお、フリップフ
ロップ114のパルス幅制御には、トライステート出力の
バッファゲートを使用するので、回路は非常に簡単にな
る。
するが、その前に以下に述べる実施例の要点について説
明しておく。すなわち、第13図に示す従来装置では、復
号側のフリップフロップ114の出力信号パルスが、抵抗1
16とコンデンサ117によって積分され、アナログ信号に
変換されるが、このフリップフロップ114の出力信号パ
ルスにさらにパルス幅変調をかけることによって出力パ
ルスの有効パルス幅を制御し、これによって積分される
電荷量を時間によって制御しようとするのが以下に説明
する実施例の特徴である。すなわち、実効的なパルス幅
を本来のパルス幅より短くすることによって、１より小
さい数値を出力波形の値に乗算することに相当する。た
とえば、パルス幅を1/2にすると出力波形の振幅を1/2に
することができる。そして、積和演算の加算について
は、異なる複数個のフリップフロップの出力信号を各々
比較的高い抵抗を通して定電流源とし、これを同じ端子
に接続することによって実現される。なお、フリップフ
ロップ114のパルス幅制御には、トライステート出力の
バッファゲートを使用するので、回路は非常に簡単にな
る。
第１図はこの発明の第１の実施例を示す回路図である。
なお、この実施例は、第13図の従来装置において、デル
タ変調符号からアナログ信号に変換する復号化部分（11
4〜120に対して、この実施例の特徴となるパルス幅変調
回路を追加したものである。
なお、この実施例は、第13図の従来装置において、デル
タ変調符号からアナログ信号に変換する復号化部分（11
4〜120に対して、この実施例の特徴となるパルス幅変調
回路を追加したものである。
ここで、フリップフロップ114と抵抗116との間に追加さ
れた回路は、トライステートのバッファゲート304であ
る。このバッファゲート304は、制御入力305の信号G
A“H"（ハイレベル）のときは入力信号をそのまま出力
信号として出力し、信号GAが“L"（ローレベル）のとき
は出力端子が入力信号には無関係にハイインピーダンス
状態（“Z"）になるものである。
れた回路は、トライステートのバッファゲート304であ
る。このバッファゲート304は、制御入力305の信号G
A“H"（ハイレベル）のときは入力信号をそのまま出力
信号として出力し、信号GAが“L"（ローレベル）のとき
は出力端子が入力信号には無関係にハイインピーダンス
状態（“Z"）になるものである。
ここで、バッファゲート304の入力に供給されるフリッ
プフロップ114の出力信号Ａおよびバッファゲート304の
制御入力に供給される制御信号GAの信号波形が、それぞ
れ第２図に示すような波形であるとする。この場合、バ
ッファゲート304の出力信号Ａ′の波形は、第２図の
Ａ′の信号波形となる。なお、制御信号GAが“L"のと
き、バッファゲート304の出力は“Z"（ハイインピーダ
ンス状態）となる。信号Ａ′が“H"または“L"の場合に
は、抵抗116と定電流源となり、コンデンサ117に電荷を
充放電するが、バッファゲート304が“Z"のときには全
く電流が流れないため、コンデンサ117の電圧は変化し
ない。したがって、コンデンサ117に対する充放電の電
荷量が少なくなるため、出力のアナログ信号は、その振
幅が小さくなる。たとえば、バッファゲート304の入力
信号線303の信号Ａが、第14図の信号系列202と同じで、
バッファゲート304の制御信号GAが第２図に示す信号GA
のように出力クロック周期の1/4が“L"の信号とする
と、ローパスフィルタ119の入力信号線118には第３図に
示す波形500の信号が得られる。この波形は、第14図の
もとの波形に対して振幅が3/4になっている。これは、
充放電の量が3/4に制限されたためである。この波形を
第１図のローパスフィルタ119によって高域をカットす
ると、第３図に示す波形501の信号が出力端子120に得ら
れる。すなわち、第２図のデルタ変調のパルス幅Ｔと、
制御信号GAのハイレベルの時間THの比TH/Tの値が信号波
形に乗算されたことになる。したがって、第１図の回路
は、ディジタル型の減衰器（アッテネータ）を構成する
ことになる。
プフロップ114の出力信号Ａおよびバッファゲート304の
制御入力に供給される制御信号GAの信号波形が、それぞ
れ第２図に示すような波形であるとする。この場合、バ
ッファゲート304の出力信号Ａ′の波形は、第２図の
Ａ′の信号波形となる。なお、制御信号GAが“L"のと
き、バッファゲート304の出力は“Z"（ハイインピーダ
ンス状態）となる。信号Ａ′が“H"または“L"の場合に
は、抵抗116と定電流源となり、コンデンサ117に電荷を
充放電するが、バッファゲート304が“Z"のときには全
く電流が流れないため、コンデンサ117の電圧は変化し
ない。したがって、コンデンサ117に対する充放電の電
荷量が少なくなるため、出力のアナログ信号は、その振
幅が小さくなる。たとえば、バッファゲート304の入力
信号線303の信号Ａが、第14図の信号系列202と同じで、
バッファゲート304の制御信号GAが第２図に示す信号GA
のように出力クロック周期の1/4が“L"の信号とする
と、ローパスフィルタ119の入力信号線118には第３図に
示す波形500の信号が得られる。この波形は、第14図の
もとの波形に対して振幅が3/4になっている。これは、
充放電の量が3/4に制限されたためである。この波形を
第１図のローパスフィルタ119によって高域をカットす
ると、第３図に示す波形501の信号が出力端子120に得ら
れる。すなわち、第２図のデルタ変調のパルス幅Ｔと、
制御信号GAのハイレベルの時間THの比TH/Tの値が信号波
形に乗算されたことになる。したがって、第１図の回路
は、ディジタル型の減衰器（アッテネータ）を構成する
ことになる。
制御信号GAの発生回路の一例を第４図に示す。この回路
はカウンタ603,ラッチ606,コンパレータ608から構成さ
れる。カウンタ603には、第５図に示すようなデルタ変
調の出力クロックCPDMと、この出力クロックCPDMよりさ
らに細かいクロックパルスCPPW（ここでは、1/16のクロ
ック）が入力される。まず、ラッチ606に或る特定の値
（ここでは、12）を信号入力端子605からセットしてお
く。カウンタ603は、デルタ変調のクロックパルスCPDM
でリセットし、パルス幅変調用のクロックパルスCPPWに
よりカウントアップされる。カウンタ603の出力信号604
の値とラッチの出力信号607の値をコンパレータ608で比
較し、前者が後者より小さい場合は、コンパレータ608
の出力609はハイレベルとなり、逆に、カウンタ603の値
がラッチ606に保持されている値より大きくなると、コ
ンパレータ608の出力609はローレベルになる。したがっ
て、第５図に示すような信号波形の制御信号GAを発生す
ることができる。この回路を使えば、デルタ変調符号を
復号（または復調ともいう）化して得られるアナログ信
号の振幅は、第４図のラッチ606にセットする値によっ
て制御することができるので、ディジタルアッテネータ
が実現できる。
はカウンタ603,ラッチ606,コンパレータ608から構成さ
れる。カウンタ603には、第５図に示すようなデルタ変
調の出力クロックCPDMと、この出力クロックCPDMよりさ
らに細かいクロックパルスCPPW（ここでは、1/16のクロ
ック）が入力される。まず、ラッチ606に或る特定の値
（ここでは、12）を信号入力端子605からセットしてお
く。カウンタ603は、デルタ変調のクロックパルスCPDM
でリセットし、パルス幅変調用のクロックパルスCPPWに
よりカウントアップされる。カウンタ603の出力信号604
の値とラッチの出力信号607の値をコンパレータ608で比
較し、前者が後者より小さい場合は、コンパレータ608
の出力609はハイレベルとなり、逆に、カウンタ603の値
がラッチ606に保持されている値より大きくなると、コ
ンパレータ608の出力609はローレベルになる。したがっ
て、第５図に示すような信号波形の制御信号GAを発生す
ることができる。この回路を使えば、デルタ変調符号を
復号（または復調ともいう）化して得られるアナログ信
号の振幅は、第４図のラッチ606にセットする値によっ
て制御することができるので、ディジタルアッテネータ
が実現できる。
第６図はこの発明の第２の実施例を示す回路図である。
この第２の実施例は、デルタ変調方式によって符号化さ
れた複数個の符号信号を、その復号にミキシングしよう
とするものである。第６図は２つ信号のミキシングを行
なうもので、第１図の基本回路を２つ結合したものであ
る。すなわち、第１図に示すフリップフロップ114,バッ
ファゲート304および抵抗116がそれぞれ２組設けられる
（114a,304aおよび116aと、114b,304bおよび116b）。こ
の回路では、バッファゲート304a,304bの出力を比較的
高い抵抗116a,116bを通して結合することにより電流加
算回路を構成し、これをコンデンサ117に接続すること
により、積分器を構成する。制御信号GA,GBによってパ
ルス幅変調された信号Ａ′,B′はこれらの回路によって
加算され積分される。信号A,Bの混合比率は、制御信号G
A,GBによって決定される。第７図は、信号Ａを0.25、信
号Ｂを0.5の割合でミキシングする場合の波形図を示し
ている。制御信号GA,GBは、第４図の回路によって発生
することができ、混合比率は、ラッチ606によってセッ
トする値によって決定される。この第６図の回路によっ
て２つの信号のディジタルミキシング可能となる。もち
ろん、２つ以上の信号のミキシングも基本回路を信号の
数だけ用意することで容易に実現できる。
この第２の実施例は、デルタ変調方式によって符号化さ
れた複数個の符号信号を、その復号にミキシングしよう
とするものである。第６図は２つ信号のミキシングを行
なうもので、第１図の基本回路を２つ結合したものであ
る。すなわち、第１図に示すフリップフロップ114,バッ
ファゲート304および抵抗116がそれぞれ２組設けられる
（114a,304aおよび116aと、114b,304bおよび116b）。こ
の回路では、バッファゲート304a,304bの出力を比較的
高い抵抗116a,116bを通して結合することにより電流加
算回路を構成し、これをコンデンサ117に接続すること
により、積分器を構成する。制御信号GA,GBによってパ
ルス幅変調された信号Ａ′,B′はこれらの回路によって
加算され積分される。信号A,Bの混合比率は、制御信号G
A,GBによって決定される。第７図は、信号Ａを0.25、信
号Ｂを0.5の割合でミキシングする場合の波形図を示し
ている。制御信号GA,GBは、第４図の回路によって発生
することができ、混合比率は、ラッチ606によってセッ
トする値によって決定される。この第６図の回路によっ
て２つの信号のディジタルミキシング可能となる。もち
ろん、２つ以上の信号のミキシングも基本回路を信号の
数だけ用意することで容易に実現できる。
第８図はこの発明の第３の実施例を示す回路図である。
この第３の実施例は、２つの符号信号のフェードイン・
フェードアウトによる波形の接続を行なうものである。
第８図の回路と第６図の回路で異なる点は、バッファゲ
ート304a,304bには、同一の制御信号GABが相補的に与え
られていることである。なわち、バッファゲート304aに
は制御信号GABがそのまま与えられ、バッファゲート304
bには制御信号GABをインバータ915によって反転したも
のが与えられる。これによって、バッファゲートの出力
として、304aか304bのどちらかの出力が選択されるの
で、２つの出力を結合して、１つの出力信号916（信号
名AB）にまとめ、抵抗116を通してコンデンサ118に接続
するようにしている。第９図の信号波形に示すように、
制御信号GABの周期をＴとし、そのハイレベルの時間をT
Hとすると、２つの信号A,Bは、TH/Tと｛１−（TH/T）｝
の比率でミキシングされる。第９図では、信号Ａを3/4,
信号Ｂを1/4の比率でミキシングするときの波形を示し
ており、信号ABを積分し、ローパスフィルタ119を通す
ことによりミキシングしたアナログ信号を得ることがで
きる。なお、第８図の実施例では、バッファゲート304
a,304bの制御信号が相補的に与えられるので、論理積和
（アンド・オアゲート）で置換えることも可能である。
この第３の実施例は、２つの符号信号のフェードイン・
フェードアウトによる波形の接続を行なうものである。
第８図の回路と第６図の回路で異なる点は、バッファゲ
ート304a,304bには、同一の制御信号GABが相補的に与え
られていることである。なわち、バッファゲート304aに
は制御信号GABがそのまま与えられ、バッファゲート304
bには制御信号GABをインバータ915によって反転したも
のが与えられる。これによって、バッファゲートの出力
として、304aか304bのどちらかの出力が選択されるの
で、２つの出力を結合して、１つの出力信号916（信号
名AB）にまとめ、抵抗116を通してコンデンサ118に接続
するようにしている。第９図の信号波形に示すように、
制御信号GABの周期をＴとし、そのハイレベルの時間をT
Hとすると、２つの信号A,Bは、TH/Tと｛１−（TH/T）｝
の比率でミキシングされる。第９図では、信号Ａを3/4,
信号Ｂを1/4の比率でミキシングするときの波形を示し
ており、信号ABを積分し、ローパスフィルタ119を通す
ことによりミキシングしたアナログ信号を得ることがで
きる。なお、第８図の実施例では、バッファゲート304
a,304bの制御信号が相補的に与えられるので、論理積和
（アンド・オアゲート）で置換えることも可能である。
さらに、第10図に示すように制御信号GABのTHを徐々に
小さくしていくことにより、信号ＡのゲインHAを徐々に
小さくし、信号ＢのゲインHBを徐々に大きくすることが
できる。このときの制御信号GABは第11図に示す回路に
よって発生することができる。この回路は第４図の回路
と基本的に同じであるが、第４図のラッチ606に代え
て、第11図の回路ではアップダウンカウンタ1208が用ら
れている。アップダウンカウンタ1208は、カウンタ603
よりビット数が多く、アップダウンカウンタ1208の上位
ビットの信号1209がコンパレータ608に供給されてい
る。ここで、第12図に示すようにアップダウンカウンタ
1208にカウンタ603がとり得る値より大きな値をセット
しておけば、コンパレータ608の出力GABは常にハイレベ
ルになっている。そこで、ダウンカウントの制御信号12
06をハイレベルにすると、デルタ変調のクロックパルス
CPDMによってアップダウンカウンタ1208はカウントダウ
ンされ徐々に小さくなってゆく。第12図に示すように、
カウンタ603の値CAは、パルス幅変調のクロクパルスに
よってカウントアップされ、デルタ変調のクロックパル
スによってリセットされるので、段階状の三角波の形を
している。これに対して、アップダウンカウンタ1208の
出力値CBを徐々に下げてゆくと、CAの値がCBの値を越え
る時間が徐々に長くなり、それにつれて、制御信号GAB
がローレベルになる時間が長くなり、CBが０になったと
ころで、制御信号GABは完全にローレベルになり、信号
Ａから信号Ｂへのフェードイン，フェードアウトの切換
が終了する。逆に、信号Ｂから信号Ａへの切換は、アッ
プダウンカウンタ1208をカウントアップすることによっ
て行なわれる。
小さくしていくことにより、信号ＡのゲインHAを徐々に
小さくし、信号ＢのゲインHBを徐々に大きくすることが
できる。このときの制御信号GABは第11図に示す回路に
よって発生することができる。この回路は第４図の回路
と基本的に同じであるが、第４図のラッチ606に代え
て、第11図の回路ではアップダウンカウンタ1208が用ら
れている。アップダウンカウンタ1208は、カウンタ603
よりビット数が多く、アップダウンカウンタ1208の上位
ビットの信号1209がコンパレータ608に供給されてい
る。ここで、第12図に示すようにアップダウンカウンタ
1208にカウンタ603がとり得る値より大きな値をセット
しておけば、コンパレータ608の出力GABは常にハイレベ
ルになっている。そこで、ダウンカウントの制御信号12
06をハイレベルにすると、デルタ変調のクロックパルス
CPDMによってアップダウンカウンタ1208はカウントダウ
ンされ徐々に小さくなってゆく。第12図に示すように、
カウンタ603の値CAは、パルス幅変調のクロクパルスに
よってカウントアップされ、デルタ変調のクロックパル
スによってリセットされるので、段階状の三角波の形を
している。これに対して、アップダウンカウンタ1208の
出力値CBを徐々に下げてゆくと、CAの値がCBの値を越え
る時間が徐々に長くなり、それにつれて、制御信号GAB
がローレベルになる時間が長くなり、CBが０になったと
ころで、制御信号GABは完全にローレベルになり、信号
Ａから信号Ｂへのフェードイン，フェードアウトの切換
が終了する。逆に、信号Ｂから信号Ａへの切換は、アッ
プダウンカウンタ1208をカウントアップすることによっ
て行なわれる。
［発明の効果］ 以上のように、この発明によれば、ディジタル信号処理
の基本となる積和演算を、デルタ変調符号の復号化時に
非常に簡単な回路構成で行なうことができる。特に、積
和演算における乗数をパルス幅変調手段に与えられる制
御信号に応じて変化することができるので、ダイナミッ
クな処理が可能である。したがって、ディジタルアッテ
ネータ，複数信号のミキシング,2信号のフェードイン・
フェードアウト等に適用することができる。
の基本となる積和演算を、デルタ変調符号の復号化時に
非常に簡単な回路構成で行なうことができる。特に、積
和演算における乗数をパルス幅変調手段に与えられる制
御信号に応じて変化することができるので、ダイナミッ
クな処理が可能である。したがって、ディジタルアッテ
ネータ，複数信号のミキシング,2信号のフェードイン・
フェードアウト等に適用することができる。
第１図はこの発明の第１の実施例を示す回路図である。 第２図は第１図の回路における各部の信号の波形図であ
る。 第３図は第１図の回路において、パルス幅変調によって
アッテネーションを行なった場合の波形例を示す図であ
る。 第４図は第１図の回路においてパルス幅変調を行なうた
めの制御信号を発生する回路の一例を示す回路図であ
る。 第５図は第４図に示す回路の入力信号および出力信号を
示す波形図である。 第６図はこの発明の第２の実施例を示す回路図である。 第７図は第６図の回路の各部における信号の波形図であ
る。 第８図はこの発明の第３の実施例を示す回路図である。 第９図および第10図は第８図に示す回路の各部の信号の
波形を示す図である。 第11図は第８図の回路において用いられる制御信号を発
生する回路の一例を示す回路図である。 第12図は第11図に示す回路の各部の信号の波形を示す図
である。 第13図は従来のデルタ変調符号化方式の一例の構成を示
す回路図である。 第14図は第13図の回路の動作を説明するための信号波形
図である。 図において、101はアナログ信号の入力端子、102および
119はローパスフィルタ、103はカップリングコンデン
サ、107はコンパレータ、108,114,114a,114bはフリップ
フロップ、110,116,116a,116bは積分器を構成する抵
抗、111,117は積分器を構成するコンデンサ、304,304a,
304bはトライステート出力のバッファゲート、603はカ
ウンタ、606はラッチ、608はコンパレータ、1208はアッ
プダウンカウンタを示す。
る。 第３図は第１図の回路において、パルス幅変調によって
アッテネーションを行なった場合の波形例を示す図であ
る。 第４図は第１図の回路においてパルス幅変調を行なうた
めの制御信号を発生する回路の一例を示す回路図であ
る。 第５図は第４図に示す回路の入力信号および出力信号を
示す波形図である。 第６図はこの発明の第２の実施例を示す回路図である。 第７図は第６図の回路の各部における信号の波形図であ
る。 第８図はこの発明の第３の実施例を示す回路図である。 第９図および第10図は第８図に示す回路の各部の信号の
波形を示す図である。 第11図は第８図の回路において用いられる制御信号を発
生する回路の一例を示す回路図である。 第12図は第11図に示す回路の各部の信号の波形を示す図
である。 第13図は従来のデルタ変調符号化方式の一例の構成を示
す回路図である。 第14図は第13図の回路の動作を説明するための信号波形
図である。 図において、101はアナログ信号の入力端子、102および
119はローパスフィルタ、103はカップリングコンデン
サ、107はコンパレータ、108,114,114a,114bはフリップ
フロップ、110,116,116a,116bは積分器を構成する抵
抗、111,117は積分器を構成するコンデンサ、304,304a,
304bはトライステート出力のバッファゲート、603はカ
ウンタ、606はラッチ、608はコンパレータ、1208はアッ
プダウンカウンタを示す。
Claims (1)
- 【請求項１】“1"もしくは“0"の２値で表わされるデル
タ変調符号を、デルタ変調符号の出力クロックに基づい
て単一ビット単位で逐次処理し復号してアナログ信号に
変換するためのデルタ変調符号の復号装置であって、 前記デルタ変調符号が、第１の値（“1"もしくは“0"）
のときに正方向のパルス信号を積分器に与えてその累積
値を一定値だけ増加させ、第２の値（“0"もしくは
“1"）のときに負方向のパルス信号を積分器に与えてそ
の累積値を一定値だけ減少させ、当該積分器の累積値を
前記デルタ変調符号の符号系列に対応するアナログ信号
として出力するものにおいて、 前記出力クロックに応答して前記デルタ変調符号を単一
ビット単位で保持するフリップフロップと、 前記フリップフロップの出力を受け、前記出力クロック
と、前記出力クロックより高い周波数のクロックとに基
づく制御信号に応じて前記フリップフロップの出力をパ
ルス幅変調することによりその有効パルス幅を制限し
て、前記積分器に与えられる前記正方向あるいは負方向
のパルス信号を出力するトライステートバッファを備え
ることを特徴とする、デルタ変調符号の復号装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186357A JPH0787376B2 (ja) | 1987-07-24 | 1987-07-24 | デルタ変調符号の復号装置 |
| US07/580,353 US5043729A (en) | 1987-07-24 | 1990-09-07 | Decoder for delta-modulated code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186357A JPH0787376B2 (ja) | 1987-07-24 | 1987-07-24 | デルタ変調符号の復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429119A JPS6429119A (en) | 1989-01-31 |
| JPH0787376B2 true JPH0787376B2 (ja) | 1995-09-20 |
Family
ID=16186951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186357A Expired - Fee Related JPH0787376B2 (ja) | 1987-07-24 | 1987-07-24 | デルタ変調符号の復号装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5043729A (ja) |
| JP (1) | JPH0787376B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252022A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | Σ−△変調器を用いたｄ／ａ変換装置 |
| US5124706A (en) * | 1989-09-15 | 1992-06-23 | Wavephore, Inc. | Analog to digital and digital to analog signal processors |
| JPH03145219A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | ミキシング回路 |
| JPH07118652B2 (ja) * | 1990-10-12 | 1995-12-18 | ヤマハ株式会社 | Ｄａ変換装置 |
| JP2737449B2 (ja) * | 1991-06-10 | 1998-04-08 | 三菱電機株式会社 | 車両用電磁クラッチ制御装置 |
| US5208595A (en) * | 1991-08-21 | 1993-05-04 | Wavephore, Inc. | Digitally controlled adaptive slew rate delta modulator |
| US6172633B1 (en) * | 1999-09-24 | 2001-01-09 | Lsi Logic Corporation | Enhanced pulse width modulator |
| US6362766B1 (en) * | 2000-02-09 | 2002-03-26 | International Business Machines Corporation | Variable pulse PWM DAC method and apparatus |
| US6538590B1 (en) * | 2001-04-02 | 2003-03-25 | Cirrus Logic, Inc. | Transient noise reduction circuits, systems and methods in power digital-to-analog converters |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4035724A (en) * | 1974-05-08 | 1977-07-12 | Universite De Sherbrooke | Digital converter from continuous variable slope delta modulation to pulse code modulation |
| US3937897A (en) * | 1974-07-25 | 1976-02-10 | North Electric Company | Signal coding for telephone communication system |
| US4044306A (en) * | 1974-07-26 | 1977-08-23 | Universite De Snerbrooke | Digital converter from pulse code modulation to continuous variable slope delta modulation |
| US3956700A (en) * | 1975-04-18 | 1976-05-11 | Bell Telephone Laboratories, Incorporated | Two-feedback-path delta modulation system with circuits for reducing pulse width modulation |
| JPS60114040A (ja) * | 1983-11-25 | 1985-06-20 | Pioneer Electronic Corp | デイジタルオ−デイオシステム |
| JPH0799809B2 (ja) * | 1984-06-07 | 1995-10-25 | ソニー株式会社 | 信号変換回路 |
| JPH0641393Y2 (ja) * | 1985-02-13 | 1994-10-26 | パイオニア株式会社 | ディグリッチドｄ／ａ変換器 |
-
1987
- 1987-07-24 JP JP62186357A patent/JPH0787376B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-07 US US07/580,353 patent/US5043729A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5043729A (en) | 1991-08-27 |
| JPS6429119A (en) | 1989-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |