JPH07131707A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像の水平方向と垂直方向のサイズを任意に
変更可能な画像処理装置を提供する。 【構成】 コンポジット映像信号をコンポーネント映像
信号と水平同期信号と垂直同期信号とに分離するデコー
ダ１４０と、コンポーネント映像信号をアナログ信号か
らデジタル信号に変換するＡ／Ｄ変換器２１０と、映像
メモリ３１０と、映像メモリ３１０に与える読出クロッ
ク信号を生成するスーパーインポーズ制御部４２０とを
備える。スーパーインポーズ制御部４２０は、水平読出
ドットクロック信号の周波数を調整することによって画
像の水平サイズを調整し、また、垂直読出ラインクロッ
ク信号の周波数を調整することによって画像の垂直サイ
ズを調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タなどに使用される画像処理装置に関し、特に画像を任
意に拡大、縮小することが可能な画像処理装置に関す
る。

【０００２】

【従来の技術】従来、パソコンのモニタ画面上に所定の
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。

【０００３】図21は従来の映像処理装置のブロック構成
図である。図21において、100 は第１の映像信号VS1 を
第１の同期信号SS1 と第１の輝度信号LS1 とに分離する
映像デコーダ、200 は第１の輝度信号LS1 をデジタル変
換するアナログデジタルコンバータ（以下、ＡＤＣとい
う）、300 はデジタル変換した第１の輝度信号LS1 を記
憶する映像メモリ、340 は映像メモリ300 への第１の輝
度信号LS1 の書き込みを制御する書込制御部、350 は映
像メモリ300 からの第１の輝度信号LS1 の読み出しを制
御する読出制御部、400 は映像メモリ300 から読み出し
た第１の輝度信号LS1 をアナログ変換するデジタルアナ
ログコンバータ（以下、ＤＡＣという）、600 はＣＰＵ
制御部、630 はマルチプレクサ、640 は第３の映像信号
VS3 を第３の同期信号SS3 と第３の輝度信号LS3 とに分
離する映像デーコダ部、500 は第１の輝度信号LS1 と第
３の輝度信号LS3 とミキシングして第４の輝度信号LS4
を出力するミキシング制御部である。

【０００４】この従来の映像処理回路は映像デコーダ10
0 が映像信号VS1 を同期信号SS1 と輝度信号LS1 とに分
離し、ＡＤＣ200 が輝度信号LS1 をデジタル変換して、
映像メモリ300 に書き込む。このとき、書込制御部340
が同期信号SS1 に基づいて、ＡＤＣ200 及び映像メモリ
300 の動作を制御するタイミングクロックを出力する。
なお、ＣＰＵ制御部600 が出力する第２の輝度信号LS2
も映像メモリ300 に書き込むことができる。

【０００５】又、読込制御部350 が映像メモリ300 に書
き込まれた第１の輝度信号LS1 （又は第２の輝度信号LS
2 ）はマルチプレクサ630 を介して読み出し、ＤＡＣ40
0 が映像メモリ300 から読み出した第１の輝度信号LS1
をアナログ変換して、ミキシング制御部500 が第１の輝
度信号LS1 と第３の輝度信号LS3 とミキシングして、第
３の輝度信号LS3 に対応する画像内に第１の輝度信号LS
1 に対応する画像をスーパーインポーズした第４の輝度
信号LS4 を出力する。

【０００６】又、画像静止するときはＣＰＵ620 が映像
デコーダ部100 の動作を監視しており、映像デコ−ダ部
100 が垂直同期信号を出力すると、ＣＰＵ620 が映像信
号中の垂直ブランキング期間中にＡＤＣ200 によるデジ
タイズ制御を停止させる。なお、画像静止するときも第
３の輝度信号LS3 に対応する画像内に第１の輝度信号LS
1 に対応する画像をスーパーインポーズした第４の輝度
信号LS4 を得られる。さらに、第１の輝度信号LS1 に対
応する画像上に文字、特殊形状をスーパーインポーズす
るときは、ＣＰＵ制御部600 が映像メモリ300 に文字、
特殊形状データを書き込む。

【０００７】

【発明が解決しようとする課題】ところで、図21に示し
た従来の映像処理装置は、今後発展する映像のスマート
化に対応した任意の解像度による表示、任意のアスペク
ト比変換、任意の位置への表示制御、スーパーインポー
ズ等のマルチ目的仕様には全くと言ってよい程対応でき
ないという問題点があった。

【０００８】又、マルチ目的仕様にするためには、現在
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。

【０００９】又、一般に映像メモリ300 はダイナミック
メモリにより構成されていたので、リフレッシュが必要
であった。このため、映像メモリ300 をリフレッシュす
るためのクロック信号を映像メモリ300 のシリアルポー
トに加えていた。このクロック信号は例えば10(MHZ) 以
上の周波数である。そこで、マルチプレクサ630 側のシ
リアル出力のクロック数100(KHz)から数(MHz) の場合、
ＤＡＣ400 側以外の前記シリアル出力より、10(MHZ) 以
上を供給しなければならない。ＤＡＣ400 側以外の前記
シリアル出力には出力目的でない単なるリフレッシュ用
のクロックを送らねばならない。

【００１０】映像メモリ300 の映像データをＣＰＵ制御
部600 により読み出したいとすると、マルチプレクサ63
0 を切り換えて映像データをＣＰＵ制御部600 が読出す
こととなり、その間ＤＡＣ400 には映像データが送られ
ないため、第３の輝度信号LS3 にＤＡＣ400 からの映像
がスーパーインポーズされても、ブランキングされた状
態で第４の輝度信号LS4 になってしまうという問題点が
あった。

【００１１】又、ＤＡＣ400 側以外の前記シリアル出力
より常時 10（MHZ）以上の動作で、ＣＰＵ制御部600 の
読込みを行なうことも、ＣＰＵでは不可能であるという
問題点があった。

【００１２】又、画像静止するときは、ＣＰＵ制御部60
0 は垂直同期信号VS1 を監視する必要があるので、最悪
の場合ＣＰＵ制御部600 は数10mSの待ち時間を必要とす
るという問題点があった。

【００１３】又、ＣＰＵ制御部600 がデジタル・シグナ
ル・プロセッサ（ＤＳＰという）等の高速ＩＣを備えて
いても、文字、特殊形状を書き換える時間が数10(us)以
上かかってしまう。

【００１４】又、第３の輝度信号LS3 が動画に対応する
信号である場合等は、第３の輝度信号LS3 のコマ数を減
らし、ＣＰＵ620 が映像メモリ300 の記憶内容を書き換
える時間が必要である。

【００１５】さらに、第３の輝度信号LS3 に文字、特殊
形状等の上下、左右方向のスクロール等は不可能であっ
た。

【００１６】本発明は上記問題点を解決するためになさ
れたもので、画像の水平サイズと垂直サイズを任意に変
更することのできる画像処理装置を提供することを目的
とする。

【００１７】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の画像処理装置は、コンポジッ
ト映像信号をコンポーネント映像信号と水平同期信号と
垂直同期信号とに分離するデコーダと、前記コンポーネ
ント映像信号をアナログ信号からデジタル信号に変換す
るＡ／Ｄ変換器と、前記デジタル・コンポーネント映像
信号を記憶する記憶手段と、前記水平同期信号に同期す
る水平基準ドットクロック信号を生成するとともに、前
記垂直同期信号に同期するラインクロック信号を生成す
る基準クロック信号生成手段と、前記水平基準クロック
信号の周波数を整数倍した第１の周波数を有する水平読
出クロック信号を生成するとともに、前記ラインクロッ
ク信号の第２の周波数とは異なる第３の周波数を有する
垂直読出クロックを生成する読出クロック信号生成手段
と、前記水平読出クロック信号と前記ラインクロック信
号と前記垂直読出クロック信号とに応じて、前記記憶手
段から前記デジタル・コンポーネント映像信号を読出す
読出手段と、を備える。前記第１の周波数を調整するこ
とによって前記記憶手段から読出される映像信号によっ
て表わされる画像の水平方向の拡大、縮小を行なうとと
もに、前記第２および第３の周波数を調整することによ
って前記画像の水平方向の拡大、縮小を行なう。

【００１８】

【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１は本発明の一実施例に係る画像
処理装置の概略的なブロック構成図である。図１におい
て、100 はチューナ（図示せず）からの映像信号VSTV又
はＶＴＲ等の外部機器（図示せず）からの映像信号VSEX
（以下、単に映像信号VSTVという）を、輝度信号LSTVと
同期信号SSTVとに分離する映像デコーダ、200 は輝度信
号LSTVをデジタル信号化するＡＤＣ制御部、300 はデジ
タル信号化した輝度信号LSTVを記憶する３ポート映像メ
モリ制御部、400 は３ポート映像メモリ制御部300 が記
憶している輝度信号 LSMEM を読み出して、アナログ信
号化するＤＡＣ制御部、500 は３ポート映像メモリ制御
部300 から読み出し、アナログ信号化した輝度信号LSME
M とパーソナルコンピュータ、ワークステーション、端
末及びゲーム機等（以下、パソコンという）（図示せ
ず）出力した輝度信号LSPCとをミキシングして、輝度信
号LSPCに対応する画像内に輝度信号LSTVに対応する画像
をスーパーインポーズした輝度信号LSMON を出力する映
像ミキシング制御部、600 は映像デコーダ100 、ＡＤＣ
制御部200 、３ポート映像メモリ300 、ＤＡＣ制御部40
0 及び映像ミキシング制御部500 に、データバス610 を
介して制御データを出力するＣＰＵ制御部である。ＣＰ
Ｕ制御部600 が出力する制御データは目的に応じた輝度
信号LSMON を得るためのデータであり、ＣＰＵ制御部60
0 が管理している。

【００１９】次に、図２は図１に示した画像処理装置の
外観図である。図２において、700はパソコン本体、701
はパソコンモニタ、702 はキーボード、703 はマウ
ス、704 は画像処理装置の主要部を実現した拡張スロッ
トカード、705 はパソコン本体700 と拡張スロットカー
ド704 とを接続する本体間映像ケーブル、706 はパソコ
ンモニタ701 と拡張スロットカード704 とを接続するモ
ニタ間映像ケーブル、710 はチューナ、711 はアンテナ
である。

【００２０】この画像処理装置はパソコン本体700 とパ
ソコンモニタ701 との間に拡張スロットカード704 を設
けた構成になっている。拡張スロットカード704 はチュ
ーナ710 を接続して図３に示すようにパソコン本体700
の拡張スロット（図示せず）に挿入する。

【００２１】チューナ710 が出力する輝度信号LSTVに対
応する画像は、キーボード702 又はマウス703 の操作に
より、パソコンモニタ701 が表示する輝度信号LSPCに対
応する画像の任意の位置に、任意の大きさで、任意のタ
イミングで輝度信号LSPCに対応する画像とともに表示さ
れる。

【００２２】次に、図４は図１に示した映像処理回路の
主要部の詳細なブロック回路ずである。図４において、
101 はＶＴＲ等が出力する音声信号ASEXを入力する音声
信号端子、110 は音声信号端子110 から入力される音声
信号ASEXとチューナ710 から入力される音声信号ASTVと
を選択出力する音声信号選択回路、120 は音声信号ASTV
の音量を制御する音量制御回路、102 は選択した音声信
号ASTVをパソコンモニタ701 の音声信号ASMON として出
力する音声信号端子、103 はＶＴＲ等が出力する映像信
号VSEXを入力する映像信号端子、130 は映像信号端子10
3 から入力される映像信号VSEXとチューナ710 から入力
される映像信号VSTVとを選択出力する映像信号選択回
路、140 は選択出力された映像信号VSTVを、輝度信号LS
TVと同期信号SSTVとに分離する映像信号デコーダであ
る。

【００２３】又、210 は輝度信号LSTVをデジタル変換す
るＡＤＣ、220 は同期信号SSTVに基づいてＡＤＣ210 等
を制御するデジタイズ制御部である。

【００２４】又、310 は１つの書込ポートと２つの読出
ポートを有する３ポート映像メモリ、320 はＡＤＣ210
が出力する輝度信号LSTV又はパソコン（図示せず）が出
力する輝度信号LSPCを選択出力する映像データ選択回
路、330 はデジタイズ制御部220 が出力する映像メモリ
制御信号WETV又は書込制御部340 が出力する映像メモリ
制御信号WEPCを選択出力する映像メモリ制御信号選択回
路、340 はパソコンが出力する輝度信号LSPCの３ポート
映像メモリ310 への書き込みを制御する書込制御部、35
0 は読込制御部、360 は３ポート映像メモリ310 が記憶
している輝度信号LSMEM を記憶する先入れ先出し方式の
ＦＩＦＯメモリ、370 は３ポート映像メモリ310 からの
輝度信号LSMEM の読出しを制御するＦＩＦＯ読込制御部
である。

【００２５】又、410 はＤＡＣ、420 はパソコンが出力
する水平同期信号HSPC及び垂直同期信号VSPCを入力し、
３ポート映像メモリ310 、ＤＡＣ410 、ＡＮＤ回路530
を制御するスーパーインポーズ制御部、510 はパソコン
からの輝度信号LSPC又は３ポート映像メモリ310 からの
輝度信号LSMEM のいずれか一方を、パソコンモニタの輝
度信号LSMON として出力するビデオスイッチ、520 はミ
キシング制御部、540は基準電圧Ｖr とパソコンからの
輝度信号LSPCとを比較する電圧比較器、620 はパソコン
本体内のＣＰＵである。

【００２６】次に、図５はチューナ710 と拡張スロット
カード704 との接続図である。図５において、712 はチ
ューナ710 の電源、選局信号等の制御信号をチューナ71
0 に出力するチューナ制御コネクタ、713 はチューナ71
0 が出力する音声信号ASTVを拡張スロットカード704 に
出力する出力コネクタ、714 はチューナ710 が出力する
映像信号VSTVを拡張スロットカード704 に出力する出力
コネクタである。

【００２７】なお、音声信号ASTVは出力コネクタ715 に
接続されたプラグ716 を介してヘッドホン717 又はスピ
ーカー（図示せず）等に出力することができる。

【００２８】チューナ710 はアンテナ711 及びアンテナ
端子から受信した信号のうち、特定のチャンネルの音声
信号ASTV及び映像信号VSTVを出力コネクタ713 及び714
を介して音声信号選択回路110 及び映像信号選択回路13
0 にそれぞれ出力する。この場合、選局はＣＰＵ620 の
制御により行なわれる。

【００２９】又、ビデオデッキ、レーザディスク等の映
像機器（図示せず）から音声信号ASEX及び映像信号VSEX
も、音声信号選択回路110 及び映像信号選択回路130 に
それぞれ出力される。

【００３０】音声信号選択回路110 はＣＰＵ620 の制御
により、音声信号ASTV又はASEXを選択して、音量制御回
路120 に出力する。音声制御回路120 はＣＰＵ620 によ
り制御され、音声信号選択回路110 が出力する音声信号
ASTVを増幅して、パソコンモニタケーブル間の音声信号
ASMON として音声信号端子102 に出力する。又、音声信
号ASTVは出力コネクタ714 にも出力される。又、映像信
号選択回路130 はＣＰＵ620 の制御により、映像信号VS
TV又はVSEXを選択して、映像信号デコーダ140 に出力す
る。

【００３１】次に、図６は本画像処理装置の操作説明図
であり、パソコンモニタ701 の表示画面内に表示したチ
ューナ710 から得た映像信号に対応する画像を縮小して
右上に移動させているところを示す。マウス703 により
マウスカーソル301 が示すチューナ710 、ビデオ映像領
域の決定を行なって、マウススイッチを行なう。

【００３２】次に、図７は本発明のユーティリティソフ
トを使用して、パソコンのＯＳであるＭＳ−ＤＯＳ（登
録商標）を用いたＯＳ内デバイスドライバ（フロントプ
ロセッサ）として組込んだ状態のメモリマップである。
この組み込みによりＯＳ上でどのようなアプリケーショ
ンソフトウェアが動作していても、簡単なキーボード操
作により、ユーティリティソフトウェアを稼動し、テレ
ビジョン又はビデオデッキからの映像を好みの位置、好
みのサイズで容易に見ることができる。

【００３３】次に、映像信号デコーダ140 は映像信号選
択回路130 が出力する映像信号VSTVを輝度信号LSTV及び
同期信号SSTVに分離して、ＡＤＣ210 及びデジタイズ制
御部220 に出力する。なお、同期信号SSTVは垂直同期信
号VSTV及び水平同期信号HSTVからなる。

【００３４】ＡＤＣ210 は映像信号デコーダ140 が出力
する輝度信号LSTVをデジタイズ制御部220 が出力するク
ロック信号CKADにより、デジタル信号に変換して、映像
データ選択部320 を介して３ポート映像メモリ310 に出
力する。

【００３５】又、デジタイズ制御部220 はＡＤＣ210 に
クロック信号CKADを出力するとともに、映像メモリ制御
信号選択部330 を介して３ポート映像メモリ310 に書込
制御信号WETVを出力する。従って、３ポート映像メモリ
310 はＣＰＵ620 により制御された条件において、更新
された輝度信号LSTVを記憶することになる。

【００３６】次に、図８は図４に示したデジタイズ制御
部 220及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部330 は除いてある。本実
施例では、３ポート映像メモリ310 として、例えばソニ
ー社製CXK1206 又は富士通社製MB81C1501 を用いてい
る。なお、３ポート映像メモリ310 の読込ポートのみを
用いて説明する。ソニー社製のデータシート71215-STの
21頁から26頁までに特性タイミングチャートが記載され
ている。

【００３７】３ポート映像メモリ310 は 960行（COLUM
N）×306 列（ROW ）＊４ビット構成である。従って、
一有効水平走査期間を960 で量子化できる。又、３ポー
ト映像メモリ310 のアクセスは行をブロック単位、列を
ライン単位で行なう。

【００３８】３ポート映像メモリ310 において、DINO〜
DIN3は輝度信号LSTVを入力するデータ入力、 ADD0〜ADD
3 はアドレス入力、CKW0はポート０シフト信号、INC0は
ポート０ラインインクリメント、HCLR0はポート０水平
クリア、VCLR0はポート０垂直クリア、WE（負論理）は
ポート０ライトイネーブルの各信号である。これらの信
号CKW0、 VCLR0、 HCLR0、 INC0、 WE（負論理）、ADD
0、DIN0〜DIN3により制御される輝度信号LSTVは、４ビ
ット、即ち16階段の白黒色の映像信号である。

【００３９】なお、４ビット以上及びカラーの輝度信号
も複数の３ポート映像メモリ310 を並列に接続すること
により、同様に取り扱えることは言うまでもない。

【００４０】図８において、140 は映像信号VSTVを水平
同期信号HSTV、垂直同期信号VSTV及び輝度信号LSTVに分
離して出力する映像信号デコーダ、221 は水平書込ドッ
トクロック信号HWDCK 及び基本同期信号BSYNC を出力す
るドットクロック発生器、222 は水平書込開始信号HWS
及びHCLR0 信号を出力する水平書込開始カウンタ、223
は水平書込回数信号HWT を出力する水平書込回数カウン
タ、224 は垂直書込ラインクロック信号VWLCK を出力す
る垂直書込ラインクロック発生器、225 は垂直書込開始
信号 VWS を出力する垂直書込開始カウンタ、226 は垂
直書込回数信号VWTを出力する垂直書込回数カウンタ、2
27 は３ポート映像メモリ310 の垂直方向の書込位置を
指定する垂直書込オフセット信号VWOFT 及びポート０ラ
インインクリメントINC0を出力する垂直書込オフセット
カウンタ、228 は垂直書込ラインクロック信号VWLCK と
垂直書込オフセット信号VWOFT のいずれかをポート０ラ
インインクリメント信号 INC0 として出力するＯＲ回
路、229 は水平書込ドットクロック信号HWDCK、水平書
込開始信号 HWS、 水平書込回数信号HWT の反転出力、
垂直書込開始信号VWS 及び垂直書込回数信号VWT の反転
出力の論理積をとり、書込許可信号WENBL を出力するＡ
ＮＤ回路、230 は垂直同期信号VSTV、HCLR0 信号、ＯＲ
回路228 の出力信号及びＡＮＤ回路229 が出力する書込
許可信号WENBL のＯＲ−ＮＯＴをとり、ポート０ライト
イネーブル信号WEを出力するＮＯＲ回路である。

【００４１】なお、カラーのときは、輝度信号LSTVは
Ｒ、Ｇ及びＢの各輝度信号 RLSTV、GLSTV、 BLSTV とな
る。

【００４２】映像信号デコーダ140 は映像信号選択回路
130 が出力する映像信号VSTVを水平同期信号HSTV、垂直
同期信号VSTV及び輝度信号LSTVに分離する。水平同期信
号HSTVはドットクロック発生器221 、水平書込開始カウ
ンタ222 、水平書込回数カウンタ223 及び垂直書込開始
カウンタ225 に出力される。又、垂直同期信号VSTVは垂
直書込ラインクロック発生器224 、垂直書込開始カウン
タ225 、垂直書込回数カウンタ226 、垂直書込オフセッ
トカウンタ227 、３ポート映像メモリ310 のポート０垂
直クリア端子VCLR0 及びＮＯＲ回路228 に出力される。
さらに、輝度信号LSTVはＡＤＣ210 に出力される。

【００４３】ＡＤＣ210 はクロック信号CKADとして入力
される水平書込ドットクロック信号HWDCK により、輝度
信号LSTVをデジタル変換して、デジタル変換した輝度信
号LSTVを３ポート映像メモリ310 に出力する。

【００４４】ドットクロック発生器221 は水平同期信号
HSTVに同期した、即ち水平同期信号HSTVの周期63.5μs
に対して、１／Ｎ（Ｎは正整数）の周期の水平書込ドッ
トクロック信号HWDCK を発生する。この水平書込ドット
クロック信号HWDCK はＡＤＣ210 、水平書込開始カウン
タ222 、水平書込回数カウンタ223 及びＡＮＤ回路229
に出力される。

【００４５】３ポート映像メモリ310 アドレスプリセッ
トのブロック単位を60ドット、映像信号VSTVの一有効水
平走査期間を 50(μs ) とした場合、水平書込ドットク
ロック信号HWDCK の周波数は、 60（ドット）／50・10^-6（Ｓ）＝1.2（MHz） になる。

【００４６】この水平書込ドットクロック信号HWDCK に
より一有効水平走査期間を60ドットで量子化できること
になる。従って、３ポート映像メモリ310 は60ドットを
１ブロックとして、16ブロック（960 ドット）により構
成されているので、 1.2 （MHz）×16（ブロック）＝19.2（MHz） により一有効水平走査期間の輝度信号LSTVをブロック単
位で書き込める。このように、ドットクロック発生器22
1 はブロックＢの値に基づく周波数の水平書込ドットク
ロック信号HWDCK を出力する。なお、ブロックＢの値は
ＣＰＵ620 が設定できる。

【００４７】又、ドットクロック発生器221 は３ポート
映像メモリ310 のポート０シフト信号端子CKW0（３ポ−
ト映像メモリ310 の水平方向の書込アドレスをドット単
位でインクリメントする信号）のクロックとして用いら
れる基本同期信号BSYNC を発生する。

【００４８】従って、輝度信号LSTVをデジタル変換する
クロック信号CKADの周期が３ポート映像メモリ310 の水
平方向の書込アドレスをドット単位でインクリメントす
る基本同期信号BSYNC の周期よりも大きいときは、輝度
信号LSTVに対応する映像は拡大されることになる。又、
クロック信号CKADの周期が基本同期信号BSYNC の周期よ
りも小さいときは、輝度信号LSTVに対応する映像は縮小
されることになる。基本同期信号BSYNC は各制御回路に
対して基本的な同期をとる信号であり、水平書込開始カ
ウンタ222 、水平書込回数カウンタ223 、垂直書込ライ
ンクロック発生器224 、垂直書込開始カウンタ225 、垂
直書込回数カウンタ226 、垂直オフセットカウンタ227
及び３ポート映像メモリ310 に出力される。

【００４９】垂直書込ラインクロック発生器224 は垂直
同期信号VSTVに同期し、垂直同期信号VSTVの周波数のＮ
倍の周波数の垂直書込ラインクロック信号VWLCK を垂直
書込回数カウンタ226 及びＯＲ回路230 に出力する。な
お、Ｎの値はＣＰＵ620 が設定できる。Ｎの値はドット
クロック発生器221に適合した縦横比に基づいて定め
る。

【００５０】水平書込開始カウンタ222 は水平同期信号
HSTVよりリセットされ、水平書込ドットクロック信号HW
DCK のクロック数をカウントし、映像信号VSTVの有効水
平走査期間中のＳ1 クロック目から、輝度信号LSTVの量
子化を許可する水平書込開始信号HWS を出力する。

【００５１】水平書込開始信号HWS の出力とともに、水
平書込開始カウンタ222 は３ポート映像メモリ310 にポ
ート０水平クリア信号HCLR0 を１クロック出力する。水
平書込回数カウンタ223 は水平同期信号HSTVによりリセ
ットされ、水平書込開始信号HWS が出力されると、水平
書込ドットクロック信号HWDCK のクロックのカウントを
開始し、映像信号VSTVの有効水平走査期間をＥ1 クロッ
ク間だけ、輝度信号LSTVの量子化を許可する水平書込回
数信号HWT を出力する。従って、水平書込回数カウンタ
223 は有効水平走査期間を制御することになる。

【００５２】垂直書込開始カウンタ225 は垂直同期信号
VSTVよりリセットされ、水平同期信号HSTVのクロック数
をカウントし、映像信号VSTVの垂直有効走査期間中のＳ
2 クロック目から、有効水平走査の輝度信号LSTVの量子
化を許可する垂直書込開始信号VWS を出力する。

【００５３】垂直書込回数カウンタ226 は垂直同期信号
VSTVによりリセットされ、垂直書込開始信号VWS が出力
されると、垂直書込ラインクロック信号VWLCK のクロッ
クのカウントを開始し、映像信号VSTVの垂直有効走査期
間内をＥ2 クロック間、輝度信号LSTVの量子化を許可す
る垂直書込回数信号VWT を出力する。従って、垂直書込
回数カウンタ226 は垂直有効走査期間を制御することに
なる。

【００５４】３ポート映像メモリ310 の表示画面に対す
る水平方向の書込位置、即ちCOLUMN方向の書込位置は、
アドレス・プリセットモードにより、量子化した輝度信
号LSTVの60ビットを１ブロックとして、ブロック指定し
て行なう。又、ブロック指定はアドレス入力信号ADD0〜
ADD3によって16段階で行なう。アドレス入力信号ADD0〜
ADD3はＣＰＵ620 が設定できる。３ポート映像メモリ31
0 の表示画面に対する垂直方向の書込位置は垂直書込オ
フセットカウンタ227 により設定する。

【００５５】垂直書込オフセットカウンタ227 は垂直同
期信号VSTVによりリセットされ、基本同期信号BSYNC に
同期しながら３ポート映像メモリ310 の垂直方向の書込
位置をオフセットする垂直書込オフセット信号VWOFT及
びラインインクリメント信号INC0をＳ3 クロック出力
し、３ポート映像メモリ310の垂直方向の書込位置を制
御する。

【００５６】なお、Ｓ1 の値、Ｅ1 の値、Ｓ2 の値、Ｅ
2 の値、Ｓ3 の値はＣＰＵ620 が設定する。

【００５７】次に、図８に示したデジタイズ制御部220
及びその周辺回路の動作について、図９のタイミングチ
ャートを参照して説明する。

【００５８】(1) 垂直同期信号VSTVがハイレベル『Ｈ』
になると（図９(a) 参照）、垂直書込開始カウンタ225
、垂直書込回数カウンタ226 及び垂直書込オフセット
カウンタ227 がリセットされ、垂直書込開始信号VWS 及
び垂直書込回数信号VWT がロ−レベル『Ｌ』になる（図
９ (d) 及び (e) 参照）。

【００５９】(2) 垂直書込オフセットカウンタ227 は基
本同期信号BSYNC を垂直書込オフセット信号VWOFT とし
てＳ3 クロック分だけ出力する（図９ (h)参照）。垂直
書込オフセット信号VWOFT がＯＲ回路228 を介しての出
力により、３ポート映像メモリ310 のポート０ラインイ
ンクリメント信号端子INC0に出力され、３ポート映像メ
モリ310 は垂直方向のアドレスがＳ3 回インクリメント
されることになる。

【００６０】(3)一方、垂直書込開始カウンタ225は水平
同期信号VSTVのクロック数がＳ2 になると、垂直書込開
始信号VWS をハイレベル『Ｈ』にして、垂直有効走査期
間にわたり量子化を許可する（図９(d) 参照）。

【００６１】(4)垂直書込オフセット信号VWOFTのクロッ
クを得た３ポート映像メモリ310 は垂直書込がオフセッ
トされ、水平同期信号HSTVがハイレベル『Ｈ』になると
（図９(j) 参照）、水平書込開始カウンタ222 及び水平
書込回数カウンタ223 がリセットされ、水平書込開始信
号HWS 及び水平書込回数信号HWT をローレベル『Ｌ』に
する（図９(n) 及び(o) 参照）。又、ドットクロック発
生器221 は水平書込ドットクロック信号HWDCK を出力す
る（図９(m) 参照）。水平書込ドットクロック信号HWDC
K の出力により、ＡＤＣ210 は水平書込ドットクロック
信号HWDCK をサンプリングホールド信号及びデータラッ
チ信号として動作し、輝度信号LSTVをサンプリングす
る。

【００６２】水平書込開始カウンタ222 は水平書込ドッ
トクロック信号HWDCK のクロック数をカウントし、その
カウント値がＳ1 になると、水平書込開始信号HWS をハ
イレベル『Ｈ』にして、有効水平走査期間の量子化を許
可する（図９(n) 参照）。これと同時に、水平書込開始
カウンタ222 は３ポート映像メモリ310 のポート０水平
クリア信号HCLR0 を１クロック出力して、書き込み準備
をする。このとき、ＡＮＤ回路229 はハイレベル『Ｈ』
の水平書込開始信号HWS 、反転入力されるローレベル
『Ｌ』の水平書込回数信号HWT 、ハイレベル『Ｈ』の垂
直書込開始信号VWS 及び反転入力されるローレベル
『Ｌ』の垂直書込回数信号VWTの論理積条件をとり、水
平書込ドットクロック信号HWDCK を書込許可信号WENBL
として、ＮＯＲ回路230 に出力することになる。

【００６３】さらに、ＮＯＲ回路230 はハイレベル
『Ｈ』のポート０水平クリア信号HCLR0、ハイレベル
『Ｈ』の垂直同期信号VSTV、ハイレベル『Ｈ』の垂直書
込オフセット信号VWOFT 又は垂直書込ラインクロック信
号VWLCK 及び書込許可信号WENBL のＮＯＴ−ＯＲ条件を
とり、３ポート映像メモリ310 のライトイネーブル信号
端子WEにライトイネーブル信号WEとして出力する。３ポ
ート映像メモリ310 はライトイネーブル信号WEの出力に
よりＡＤＣ210 が出力する輝度信号LSTVを書き込む。

【００６４】同時に、水平書込回数カウンタ223 は水平
書込ドットクロック信号HWDCK のクロック数をカウント
し、そのカウント値がＥ1 になるまで、輝度信号LSTVの
書き込みを許可する。カウント値がＥ1 になると、水平
書込回数カウンタ223 は水平書込回数信号HWT をハイレ
ベル『Ｈ』にし書込を禁止する（図９(o) 参照）。

【００６５】輝度信号LSTVを書き込んでいる間に、垂直
書込ラインクロック発生器224 が垂直書込ラインクロッ
ク信号VWLCK を出力するまでの間は、同一の垂直方向の
ライトアドレスに対して、水平方向の書込が行われる。

【００６６】垂直書込ラインクロック発生器224 が垂直
書込ラインクロック信号VWLCK を、３ポート映像メモリ
310 のポート０ラインインクリメントINC0信号として出
力すると、３ポート映像メモリ310 の垂直方向の書込ラ
インアドレスが１進む。

【００６７】垂直書込回数カウンタ226 に垂直書込ライ
ンクロック発生器224 から出力される垂直書込ラインク
ロック信号VWLCK のクロック数がＥ2 になると、垂直書
込回数カウンタ226 は垂直書込回数信号VWT をハイレベ
ル『Ｈ』にして、垂直有効走査期間に対し、３ポート映
像メモリ310 の書込を停止する（図９(e) 参照）。この
書込の停止は次に垂直同期信号VSTVがハイベル『Ｈ』に
なるまで続く。

【００６８】上述したように本実施例では、信号の単純
な流れに対して、ＡＤＣ210 及び３ポート映像メモリ31
0 に出力する制御信号を制御することにより、従来は、
容易でなかったスマート映像を実現できる。

【００６９】なお、上述動作はハイレベル『Ｈ』をアク
テイブ論理としたが、ローレベル『Ｌ』をアクティブ論
理としても同じである。

【００７０】本実施例により、映像信号VSTVの任意の解
像度、任意のアスペクト比、任意の領域のウインドウ表
示及びマルチストロボ静止画等の映像テクニックを、Ｃ
ＰＵ620 により容易に操作でき、かつ民生機器向けの低
価格化の実現が容易であるため、今後普及するパソコン
テレビ、インテリジェンス端末、テレビ電話、スマート
テレビ等の映像機器の他映像を用いた監視カメラからに
対する領域指定監視システム等も用いられ、今後映像と
結び付く機器にはなくてはならない。

【００７１】３ポート映像メモリ310 はＣＰＵ620 が映
像デ−タを書き込む場合には、以下の動作をする。ま
ず、ＣＰＵ620 は書込制御部340 の切換制御信号CCを制
御して、映像データ選択部320 及び映像メモリ制御信号
選択部330 を切り換える。この切り換えにより、３ポー
ト映像メモリ310 はデジタイズ制御部220 が出力する書
込制御信号WTCVでなく、書込制御部340 が出力する書込
制御信号WCPCが入力されることになる。

【００７２】ＣＰＵ620 が出力する輝度信号LSPCは書込
制御部340 及び映像データ選択部320 を介して３ポート
映像メモリ310 に入力される。３ポート映像メモリ310
は書込制御部340 が出力する書込制御信号WCPCにより、
この輝度信号LSPCが書き込まれる。

【００７３】次に、３ポート映像メモリ310 はＤＭＡ転
送により輝度信号がＣＰＵ620 に転送される。図10はこ
のＤＭＡ転送に関わる３ポート映像メモリ310 、ＦＩＦ
Ｏメモリ360、ＦＩＦＯ読込制御部370 及びその周辺回
路のブロック回路図である。なお、ＦＩＦＯメモリ360
は３ポート映像メモリ310 と同じ又はそれ以上の記憶容
量を有している。

【００７４】次に、ＣＰＵ620 が３ポート映像メモリ31
0 の記憶している輝度信号LSMEM をＤＭＡ転送により読
み出すときの動作について説明する。まず、ＣＰＵ620
に制御されている読込制御部350 は３ポート映像メモリ
310から読み出す走査線のオフセット値である走査線情
報を３ポート映像メモリ310に出力する。

【００７５】ＦＩＦＯ読込制御部370 は指定された走査
線の輝度データLSMEM を３ポート映像メモリ310 をダイ
レクト・メモリ・アクセス（以下、ＤＭＡという）し
て、輝度信号LSMEM を非同期Ｉ／ＯであるＦＩＦＯメモ
リ360 の入力ポートに転送する。ＣＰＵ620 は、ＦＩＦ
Ｏメモリ360 に転送された輝度信号LSMEM をＦＩＦＯメ
モリ360 の出力ポートから読込制御部350 及びＣＰＵバ
ス610 を介して読み込む。

【００７６】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。

【００７７】次に、図10に示したＤＭＡ回路の動作につ
いて、図11のタイミングチャートを参照して説明する。

【００７８】(1) ＦＩＦＯ読込制御部370 が３ポート映
像メモリ310 の水平方向のアドレスをリセットする水平
クリア信号HCLRを輝度データバス371 を介して３ポート
映像メモリ310 に出力すると（図11(b) 参照）、３ポー
ト映像メモリ310 が０番地にセットされる。又、水平ク
リア信号HCLRの出力と同時にＦＩＦＯ読込制御部370 が
ＦＩＦＯメモリ360 の入力部のアドレスのリセット信号
FRR （水平クリア信号HCLRをＮＯＴ回路372 が反転した
信号）をＦＩＦＯメモリ360 に出力すると（図11(d) 参
照）、ＦＩＦＯメモリ360 の書込アドレスが０番地にセ
ットされる。

【００７９】(2) ３ポート映像メモリ310 のセット後、
ＦＩＦＯ読込制御部370 の出力するクロック信号CLK が
立上る度毎に（図11(a) 参照）、３ポート映像メモリ31
0 が輝度信号LSMEM を出力し（図11(c) 参照）、ＦＩＦ
Ｏメモリ360 が３ポート映像メモリ310 から出力された
輝度信号LSMEM を読み込む。

【００８０】(3) クロック信号CLK が立下がる度毎に
（第11図(a) 参照）、３ポート映像メモリ310 のアドレ
ス及びＦＩＦＯメモリ360 のアドレスが１ずつインクリ
メントされ、３ポート映像メモリ310 からの輝度信号LS
MEM の読み出し及びＦＩＦＯメモリ360 への輝度信号LS
MEM の書き込みが繰り返して実行される。

【００８１】(4) 輝度信号LSMEM の読み出し及び書き込
みがＮ回（最大繰返数）行われると、ＦＩＦＯ読込制御
部370 が水平クリア信号HCLR及びFRR 信号を出力し、３
ポート映像メモリ310 及びＦＩＦＯメモリ360 のアドレ
スを０番地にセットし、上述した動作を繰り返す。この
場合、ＦＩＦＯ読込制御部370 の出力するクロック信号
CLK は３ポート映像メモリ310 の読み出し条件の仕様上
から10 MHz以上の周波数であるため、３ポート映像メモ
リ310 のリフレッシュタイミングとして使用する。

【００８２】次に、図12は３ポート映像メモリ310 の輝
度信号を記憶したＦＩＦＯメモリ360 のアドレスを所定
の番地にセットして、ＦＩＦＯメモリ360 から輝度信号
LSFIFOを読み出すオフセット回路の回路図である。この
オフセット回路の動作について図13のタイミングチャー
トを参照して説明する。

【００８３】(1) ＣＰＵ620 はＣＰＵバス610 を介して
読込制御部350 にＦＩＦＯメモリ360 の読出オフセット
値Ｎをセットする。

【００８４】(2) ＣＰＵ620 がハイレベル『Ｈ』のＦＩ
ＦＯ読込メモリリセット信号PRを出力すると（図13(b)
参照）、ＦＩＦＯ読込制御部350 内のカウンタ及びＦＩ
ＦＯメモリ360 内の読出アドレスが０番地にセットされ
る。又、ＦＩＦＯ読込メモリリセツト信号RRの出力によ
り、読込制御部350 内のクロックをスタートさせるＦＩ
ＦＯ読込オフセット許可信号CST 及びクロックを停止さ
せるＦＩＦＯ読込オフセット終了信号CENDがローレベル
『Ｌ』になり、ＣＰＵ620 がＦＩＦＯメモリ360 及びＦ
ＩＦＯ読込制御部350 にクロック信号CLK をＮクロック
分出力する。

【００８５】(3) ＦＩＦＯ読込制御部350 はクロック信
号CLK がＮクロック分出力された後（図13(a) 参照）、
ＦＩＦＯ読込オフセット終了信号CENDをハイレベル
『Ｈ』にし（図13(d) 参照）、ＦＩＦ０メモリ360 及び
ＦＩＦＯ読込制御部350 に対するクロック信号CLK の出
力を停止させる。このとき、ＦＩＦＯメモリ360 はその
出力部にＮ番地の輝度信号LSFIFOをDATA信号として出力
する。又、ＦＩＦＯ読込オフセット終了信号CENDはＣＰ
Ｕ620 に対しても出力され、ＣＰＵ620 はチップセレク
ト・読込信号RD/CS のハイレベル『Ｈ』により、DATA信
号を読み込む。

【００８６】(4) チップセレクト・読込信号RD/CS がロ
ーレベル『Ｌ』になると、ＦＩＦＯメモリ360 のアドレ
スが１だけインクリメントされる。クロック信号CLK は
周波数が10 MHz以上と非常に高いので、ＣＰＵ620 の持
つ読み込みサイクルによるＦＩＦＯ読込位置にオフセッ
ト時間より１／１０以下のオフセット時間で済むため、
ＣＰＵ620 はＦＩＦＯメモリ360 の任意の領域の輝度信
号LSFIFOの読み込みを非常に効率良く行なうことができ
る。

【００８７】上述したように３ポート映像メモリ310 の
出力部を10（MHz ）以上で動作させることができるの
で、クロック信号CLK を３ポート映像メモリ310 のダイ
ナミックメモリのリフレッシュタイミングとして使用で
きる。そのため、３ポート映像メモリ310 からＤＡＣ41
0 への輝度信号LSMEM の転送が中断されずに、パソコン
モニタへの輝度信号LSMON には常時スーパーインポーズ
された映像が出力されることになる。従って、これらは
今後期待される映像機器となり得るパソコンＴＶ、イン
テリジェンス端末、ＴＶ電話等の機器に応用できる。

【００８８】なお、図13に示したタイミングチャートの
論理は、説明上一例であり、これに限るものではない。

【００８９】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。

【００９０】次に、スーパーインポーズ制御部420はＣ
ＰＵ620 により制御された条件に基づいて、３ポート映
像メモリ310 及びＤＡＣ410 に読出制御信号及びクロッ
ク信号CKADを出力する。３ポート映像メモリ310 は読出
制御信号により、更新されている輝度信号LSMEM が読み
出される。ＤＡＣ410 は３ポート映像メモリ310 から読
み出された輝度信号LSMEMをアナログ信号LSDAに変換し
てビデオスイッチ510に出力する。

【００９１】ＡＮＤ回路530 はスーパーインポーズ制御
部420 が出力するスーパーインポーズ許可信号とＣＰＵ
620 により制御されているミキシング制御部520 が出力
する多重スーパーインポーズ許可信号のＡＮＤ条件をと
る。

【００９２】ビデオスイッチ510 はＡＮＤ回路530 の出
力信号に基づいてスイッチング制御され、ＤＡＣ410 が
出力する輝度信号LSMEM をパソコン本体側輝度信号LSPC
にスーパーインポーズして、パソコンモニタ輝度信号LS
MON として出力する。

【００９３】次に、図14は図４に示したスーパーインポ
ーズ制御420 及びその部の周辺回路のブロック回路図で
ある。なお、ＡＮＤ回路530 は除いてある。又、３ポー
ト映像メモリ310 は上述したソニー社製CXK1206 又は富
士通社製MB81C1501 であり、３つの入出力ポートのう
ち、読出ポートを使用する。ソニ−社製CXK1206 のデー
タシート番号71215-STの27頁〜31頁までにタイミングチ
ャートが記載されている。使用ポートは２頁のリードポ
ート１を用いる。

【００９４】３ポート映像メモリ310 はメモリ駆動クロ
ック信号HDCKがポート１シフト信号CKR1に、メモリ垂直
／水平リセット信号MRSTがポート１直クリアVCLR1 に、
水平方向リセット信号HRSTがポート１水平クリアHCLR1
に、垂直オフセット信号VOFT又は垂直ラインクロック信
号VLCKがポート１ラインインクリメントINC1に、ポート
１出力イネーブルRE1 （負論理）がポート１出力イネー
ブルRE1 （負論理）にそれぞれ入力される。

【００９５】又、輝度信号LSMEM がポート１データ出力
DO₁₀〜DO₁₃から読み出される。これらのポート１シフト
信号CKR1、ポート１垂直クリアVCLR1 、ポート１水平ク
リア信号HCLR1 、ポート１ラインインクリメント信号IN
CL、ポート１出力イネーブルRE1 （負論理）、ポート１
データ出力DO₁₀〜D0₁₃により、読出制御される輝度信号
LSMEM は、４ビット、即ち16階調の白黒色の輝度信号で
ある。なお、４ビット以上又はカラーの輝度信号も同様
に取り替えることは言うまでもない。

【００９６】図14において、310 は輝度信号LSMEM を記
憶している３ポート映像メモリ、410 は輝度信号 LSMEM
をアナログ変換して輝度信号LSDAを出力するＤＡＣ、51
0 は切換信号入力端子に入力される切換信号CNT によ
り、Ａ点又はＢ点の入力を、コモン点Ｃ点から出力する
ビデオスイッチ、620 は輝度信号LSPC、水平同期信号HS
PC及び垂直同期信号VSPCを出力するパソコンのＣＰＵ、
610 はＣＰＵバス、421は水平基準読出ドットクロック
信号HBDCK を出力する水平基準読出ドットクロック発生
器、422 は水平読出開始Ａ信号HRSA及び水平読出方向リ
セット信号HRSTを出力する水平読出開始カウンタ、423
は水平読出開始Ｂ信号HRSBを出力する水平64クロックカ
ウンタ、424 は水平読出回数信号HRT を出力する水平読
出回数カウンタ、425 は水平読出ドットクロック信号HD
DAを出力する水平読出ドットクロック発生器、426 は水
平基準読出ドットクロック発生器421 のカウント数をＣ
ＰＵ620 により任意に設定できる機能を有しており、垂
直読出オフセット信号VROFTを出力するメモリ垂直読出
オフセットカウンタ、427 は垂直ブラッキング終了信号
VBE を出力する垂直ブラッキング数カウンタ、428 は垂
直読出開始信号VRS を出力する垂直読出開始カウンタ、
429 は垂直読出回数信号VRT を出力する垂直読出回数カ
ウンタ、430 は垂直読出ラインクロック信号VRLCK を出
力する垂直読出ラインクロック発生器、431 はスーパー
インポーズ許可信号SENBL を出力するＡＮＤ回路、432
は垂直読出オフセット信号VTOFT 又は垂直読出ラインイ
ンクリメント信号VRLCK のいずれか一方を垂直読出クリ
ア信号VCLR1 として出力するＯＲ回路、433 はリードイ
ネーブル信号RE1 を出力するＮＯＲ回路、434 、435 は
トライステート回路、436 はインバータ回路である。

【００９７】パソコンが出力する輝度信号LSPCは、ビデ
オスイッチ510 のＡ点に入力される。又、水平同期信号
HSPCは水平基準読出ドットクロック発生器421 、水平読
出開始カウンタ422 、水平64クロックカウンタ423 、水
平読出回数カウンタ424 、水平読出ドットクロック発生
器425 、垂直ブラッキング数カウンタ427 、垂直読出開
始カウン428 、垂直読出回数カウンタ429 、垂直読出ラ
インクロック発生器430 及びパソコンモニタ（図示せ
ず）にそれぞれ入力される。

【００９８】水平読出開始カウンタ422 、水平64クロッ
クカウンタ423 及び水平読出回数カウンタ424 は水平同
期信号HSPCによりそのカウント値がそれぞれリセットさ
れる。

【００９９】さらに、垂直同期信号VSPCは３ポート映像
メモリ310 のポート１垂直クリアVCLR1 、ＮＯＲ回路43
3 、垂直読出オフセットカウンタ426 、垂直ブラッキン
グ数カウンタ427 、垂直読出開始カウンタ428 、垂直読
出回数カウンタ429 、垂直読出ラインクロック発生器43
0 及びパソコンモニタにそれぞれ入力される。

【０１００】垂直読出オフセットカウンタ426 、垂直ブ
ランキング数カウンタ427 、垂直読出開始カウンタ428
、垂直読出回数カウンタ429 は垂直同期信号VSPCによ
りそのカウント値がそれぞれリセットされる。

【０１０１】水平基準読出ドットクロック発生器421
は、水平同期信号HSPCに同期し、垂直同期信号HSPCの数
100 倍の周波数の信号を出力するＰＬＬ回路により構成
されており、パソコンモニタの水平ドットクロック信号
に対応した水平基準読出ドットクロック信号HBDCK を出
力する。

【０１０２】水平基準読出ドットクロック信号HBDCK は
水平読出開始カウンタ422 、水平64クロックカウンタ42
3 、水平読出回数カウンタ424 、垂直読出オフセットカ
ウンタ426 及びトライステート回路435 を介して３ポー
ト映像メモリ310 のクロック信号HDCKとして３ポート映
像メモリ310 のポート１シフト信号端子CKR1に出力され
る。

【０１０３】水平読出ドットクロック発生器425 は水平
同期信号HSPCに同期し、水平同期信号HSPCの周波数のＮ
1 倍の周波数の信号を出力するＰＬＬ回路により構成さ
れており、水平読出ドットクロック信号HDDAを出力す
る。

【０１０４】水平読出ドットクロック信号HDDAはトライ
ステート回路434 を介して３ポート映像メモリ310 のク
ロック信号HDCKとして３ポート映像メモリ310 のポート
１シフト信号端子CKR1及びＤＡＣ410 に出力され、輝度
信号LSMEM の読出クロック信号及びＤＡＣ410 の変換ク
ロック信号として用いられる。

【０１０５】垂直読出ラインクロック発生器430 は垂直
同期信号VSPCに同期し、垂直同期信号VSPCの周波数のＮ
2 倍の周波数の信号を出力するをＰＬＬ回路により構成
されており、垂直読出ラインクロック信号VRLCK を出力
する。

【０１０６】垂直読出ラインクロック信号VRLCK は３ポ
ート映像メモリ310 のクロック信号HDCKと同期してお
り、ＯＲ回路432 を介して３ポート映像メモリ310 の垂
直方向のアドレスであるラインアドレスを進めるポート
１ラインインクリメント1NC1及びＯＲ回路432 、ＮＯＲ
回路433 を介してポート１出力イネーブルRE1 （負論
理）に出力される。

【０１０７】これら水平基準読出ドットクロック信号HB
DCK 、水平読出ドットクロック信号HDDA及び垂直読出ラ
インクロック信号VRLCK により、スーパーインポーズ回
路420 の基本的なタイミングを得る。

【０１０８】垂直読出オフセットカウンタ426 は３ポー
ト映像メモリ310 の読出開始オフセット点を決めるた
め、垂直同期信号VSPCによりカウント値がリセットされ
た後に、水平基準読出ドットクロック発生器421 が出力
する水平基準読出ドットクロック信号HBDCK に同期しな
がら、３ポート映像メモリ310 の垂直方向のラインアド
レスを加算する垂直オフセット信号VOFTを出力する。

【０１０９】垂直ブラッキング数カウンタ427 は輝度信
号LSPCの垂直バックポーチ領域を削除させるためのカウ
ンタ（図示せず）が水平同期信号HSPCのクロック数をカ
ウントし、垂直バックポーチ領域を過ぎると垂直ブラッ
キング終了信号VBE を出力する。

【０１１０】垂直読出開始カウンタ428 は垂直ブラッキ
ング数カウンタ427 が出力する許可信号である垂直ブラ
ッキング終了信号VBE の出力により、水平同期信号HSPC
のクロック数をカウントし、３ポート映像メモリ310 か
らの垂直方向に対する読出開始 許可信号である垂直読
出開始信号VRS を出力する。

【０１１１】垂直読出回数カウンタ429 は垂直読出開始
カウンタ428 が出力する許可信号である輝度信号VRS の
出力により、水平同期信号HSPCのクロック数をカウント
し、３ポート映像メモリ310 からの垂直方向に対する読
出期間である垂直読出回数信号VRTを出力する。

【０１１２】垂直読出オフセットカウンタ426 、垂直ブ
ランキング数カウンタ427 、垂直読出開始カウンタ428
及び垂直読出回数カウンタ429 により、３ポ−ト映像メ
モリ310 の垂直制御をする。

【０１１３】なお、垂直読出オフセットカウンタ426 が
カウントする水平基準読出ドットクロック信号HBDCK の
クロック数、垂直ブラッキング数カウンタ427 がカウン
トする水平同期信号HSPCのクロック数、垂直読出開始カ
ウンタ428 がカウントする水平同期信号HSPCのクロック
数及び垂直読出回数カウンタ429 がカウントする水平同
期信号HSPCのクロック数はＣＰＵ620 がそれぞれの任意
の値に設定できる。

【０１１４】又、水平読出開始カウンタ422 は水平基準
読出ドットクロック発生器421 が出力する水平基準読出
ドットクロック信号HBDCK のクロック数をカウントし、
３ポート映像メモリ310 の水平方向に対する読出開始許
可信号である水平読出開始Ａ信号HRSAを出力する。

【０１１５】水平64クロックカウンタ192 は水平読出開
始カウンタ422 が出力する許可信号である水平読出開始
Ａ信号HRSAの出力により、水平基準読出ドットクロック
発生器421 が出力する基準ドットクロック信号HBDCK の
クロック数をカウントし、そのカウント値が３ポート映
像メモリ310 の読出時の特性である64クロックになる
と、水平読出開始Ｂ信号HRSBを出力する。

【０１１６】水平読出回数カウンタ424 は水平基準読出
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、３ポート映像
メモリ310 の水平方向に対する読出期間の許可信号であ
る水平読出回数信号HRT を出力する。

【０１１７】水平読出開始カウンタ422 、水平64クロッ
クカウンタ192 及び水平読出回数カウンタ424 により、
３ポート映像メモリ310 の水平制御をする。

【０１１８】なお、水平読出開始カウンタ422 がカウン
トする水平基準読出ドットクロック信号HBDCK のクロッ
ク数、水平読出回数カウンタ424 がカウントする基準ド
ットクロック信号HBDCK のクロック数はＣＰＵ620 がそ
れぞれ任意の値に設定できる。

【０１１９】次に、スーパーインポーズ制御部420 の動
作について、図15、図16、図17及び図18を参照して説明
する。なお、図15は３ポート映像メモリ310 の垂直方向
の読出許可のタイミングチャートであり、図16は３ポー
ト映像メモリ310 の垂直オフセットのタイミングチャー
トであり、図17は３ポート映像メモリ310 の水平方向の
読出許可のタイミングチャートであり、図18は３ポート
映像メモリ310 の水平方向の読み出しのタイミングチャ
ートである。

【０１２０】まず、３ポート映像メモリ310の垂直方向
の読出許可について、図15を参照して説明する。垂直同
期信号VSPCがハイレベル『Ｈ』になると（図15(a)参
照）、垂直ブラッキング数カウンタ427 、垂直読出開始
カウンタ428 及び垂直読出回数カウンタ429 がリセット
され、垂直ブラッキング終了信号VBE 、垂直読出開始信
号VRS 及び垂直読出回数信号VRT がそれぞれロ−レベル
『Ｌ』になり、（図15(d) 、(e) 、(f) 、参照）、垂直
ブラッキング数カウンタ427 が水平同期信号HSPCのクロ
ック数をカウントし、垂直バックポーチ領域を過ぎると
垂直ブラッキング終了信号VBE をハイレベル『Ｈ』にす
る（図15(d) 参照）。

【０１２１】垂直ブラッキング終了信号VBEがハイレベ
ル『Ｈ』になると、垂直読出開始カウンタ428 が水平同
期信号HSPCのクロック数のカウントを開始する。垂直読
出開始カウンタ428 がＣＰＵ620 の設定した値をカウン
トすると、垂直読出開始信号VRS をハイレベル『Ｈ』に
する（図15(e) 参照）。

【０１２２】垂直読出開始信号VRS がハイレベル『Ｈ』
になると、３ポート映像メモリ310が垂直方向に対して
て、輝度信号LSMEM の読み出しの開始が許可されたこと
になるので、垂直読出回数カウンタ429 が水平同期信号
HSPCのクロック数のカウントを開始する。垂直読出回数
カウンタ429 がＣＰＵ620 の設定した値をカウントする
と、垂直読出回数信号VRT をハイレベル『Ｈ』にする
（図15(f) 参照）。

【０１２３】ＡＮＤ回路431 は水平読出開始Ｂ信号HRSB
がハイレベル『Ｈ』、水平読出回数信号HRT がローレベ
ル『Ｌ』であるときは、垂直読出開始信号VRS がハイレ
ベル『Ｈ』であり、垂直読出回数信号VRT がローレベル
『Ｌ』である期間だけ、ハイレベル『Ｈ』のスーパーイ
ンポーズ許可信号SENBL を出力する。従って、３ポート
映像メモリ310 は水平方向の読出許可に基づいて輝度信
号LSMEM が読み出される。

【０１２４】次に、３ポート映像メモリ310 の垂直オフ
セットについて、図16を参照して説明する。垂直同期信
号VSPCがハイレベル『Ｈ』になると（図16(a) 参照）、
垂直読出オフセットカウンタ426 がリセットされ、基準
ドットクロック信号HBDCK のクロック数のカウントを開
始する。

【０１２５】垂直読出オフセットカウンタ426 がＣＰＵ
620 の設定した値をカウントしながら、垂直読出オフセ
ット信号VROFT をＯＲ回路432 を介して３ポ−ト映像メ
モリ310 のポート１ラインインクリメントINC1に出力し
（図16(c) 参照）、３ポート映像メモリ310 の垂直オフ
セットをする。

【０１２６】そのとき、ＮＯＲ回路433 に垂直同期信号
VSPC及び垂直読出オフセット信号VROFT が入力されてい
るので、リードイネーブル信号RE1 （負論理）も３ポー
ト映像メモリ310 のリードイネーブルRE1 （負論理）に
出力される。

【０１２７】次に、３ポート映像メモリ310 の水平方向
の読出し許可について、図17を参照して説明する。水平
同期信号HSPCが出力されると、水平読出開始カウンタ42
2 、水平64クロックカウンタ423 及び水平読出回数カウ
ンタ424 がリセットされ、水平読出開始Ａ信号HRSA、水
平読出開始Ｂ信号HRSB及び水平読出回数信号HRT がロー
レベル『Ｌ』になる（図17(d) 、(e) 、(f) 、参照）。

【０１２８】水平読出開始カウンタ422 は水平基準読出
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、そのカウント
値がＣＰＵ620 の設定した値になると、水平読出開始Ａ
信号HRSAをハイレベル『Ｈ』にする（図17(d) 参照）。

【０１２９】水平読出開始Ａ信号HRSAがハイレベル
『Ｈ』になると、水平64クロックカウンタ423 が基準ド
ットクロック信号HBDCK のクロック数のカウントを開始
し、そのカウント値が64になると、水平読出開始Ｂ信号
HRSBをハイレベル『Ｈ』にする（図17(e) 参照）。な
お、水平64クロックカウンタ423 は３ポート映像メモリ
310 の特性上生じるもので、64に限る訳ではない。

【０１３０】水平読出開始Ｂ信号HRSBがハイレベル
『Ｈ』になると、３ポート映像メモリ310 の水平方向の
読出が許可されたことになり、水平読出回数カウンタ42
4 は基準ドットクロック信号HBDCK のクロック数のカウ
ントを開始し、そのカウント値がＣＰＵ620 の設定した
値になると、水平読出回数信号HRT をハイレベル『Ｈ』
にする（図17(f) 参照）。

【０１３１】ＡＮＤ回路431 は垂直読出開始信号VRS が
ハイレベル『Ｈ』であり、垂直読出回数信号VRT がロー
レベル『Ｌ』であるときは、水平読出開始Ｂ信号HRSBが
ハイレベル『Ｈ』であり、水平読出回数信号HRT がロー
レベル『Ｌ』である期間だけ、ハイレベル『Ｈ』のスー
パーインポーズ許可信号SENBL を出力する。従って、３
ポート映像メモリ310 は垂直方向の読出許可に基づい
て、輝度信号LSMEM が読み出される。

【０１３２】次に、３ポート映像メモリ310 の水平方向
の読み出しについて、図18を参照して説明する。スーパ
ーインポーズ許可信号SENBL がハイレベル『Ｈ』となり
（図18(c) 参照）、水平読出ドットクロック発生器425
が出力する水平読出ドットクロック信号HDDAのクロック
に基づいて（図18(b) 参照）、３ポート映像メモリ310
からの輝度信号LSMEM の読み出し及びＤＡＣ410 のアナ
ログ変換が行われたときのリードイネーブル信号RE1 も
示したものである。

【０１３３】パソコンの輝度信号LSPCはビデオスイッチ
510 のＡ点に入力される。又、３ポート映像メモリ310
から読み出され、ＤＡＣ410 がアナログ変換した輝度信
号LSDAはビデオスイッチ510 のＢ点に入力される。ビデ
オスイッチ510 の切り換えにより、ビデオスイッチ510
の出力である輝度信号LSMON は、パソコンが出力する輝
度信号LSPCに対応する画像の中に、アナログ変換した輝
度信号LSDAに対応する画像をスーパーインポーズした画
像に対応する輝度信号LSMOM として出力される。なお、
輝度信号LSMON の出力とともに、水平同期信号HSPC及び
垂直同期信号VSPCもパソコンモニタに出力される。

【０１３４】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。

【０１３５】又、図14においては、ハイレベル『Ｈ』の
スーパーインポーズ許可信号SENBLがＮＯＴ回路436 を
介してトライスレート回路434 に出力されているとき
は、トライステート回路434 が動作して、水平読出ドッ
トクロック信号HDDAを駆逐クロック信号HDCKとして出力
し、スーパーインポーズ許可信号SENBL がローレベル
『Ｌ』のときは、トライステート回路435 が動作して、
基準ドットクロック信号HBDCKを駆動クロック信号HDCK
として出力している。

【０１３６】本発明によれば、インテリジェント端末
機、民生用のテレビにスーパーインポーズ制御部420 を
用いることにより、テレビ電話、インタ−フォン等の映
像を容易にスーパーインポーズできるため、モニタなし
のテレビ電話、インターフォンが実現でき、当然パソコ
ンテレビとして、ワープロを操作しながら同一モニタ上
で野球中継を楽しめたり、ＣＡＩによるリアルな映像に
よる教育、ＶＤＴ作業者に対するストレス予防対策、又
コンピュータ上により動画による監視システム等、映像
がコンピュータ内で自由に制御されることにより新しい
ソフト的コンピュータ化実現の一歩とも伝える。

【０１３７】次に、図19は輝度信号を多重スーパーイン
ポーズする回路のブロック図である。パソコンが出力し
た輝度信号LSPCはビテオスイッチ510 及び電圧比較器54
0 に出力される。電圧比較器540 は輝度信号LSPCが基準
電圧Ｖr より大きいときはハイレベル『Ｈ』、小さいと
きはローレベル『Ｌ』の比較信号COMPをＮＡＮＤ回路45
0 に出力する。又、スーパーインポーズ制御部420 は比
較信号COMPを有効にする許可信号CENBL をＮＡＮＤ回路
450 に出力する。

【０１３８】ＮＡＮＤ回路450 は比較信号COMPがハイレ
ベル『Ｈ』、許可信号CENBL がハイレベル『Ｈ』のとき
にのみ、ローレベル『Ｌ』の許可信号NENBL を出力す
る。

【０１３９】ＡＮＤ回路451 は３ポート映像メモリ310
から読み出され、ＤＡＣ410 により変換された輝度信号
LSDAを輝度信号LSPCにスーパーインポーズさせることを
許可する許可信号SENBL 、輝度信号LSPCに輝度信号LSDA
をスーパーインポーズすることを許可する許可信号SSEN
BL及びＮＡＮＤ回路450 が出力する許可信号NENBL が入
力される。

【０１４０】ビデオスイッチ510 は輝度信号LSPC内に映
像信号LSDAを、ＡＮＤ回路451 が出力する切換信号CNT
によりスーパーインポーズさせる。輝度信号LSPC内に輝
度信号LSDAをスーパーインポーズしているときに、輝度
信号LSPCのレベルが発生すると、電圧比較器450 の出力
信号COMPがハイレベル『Ｈ』になる。このとき、スーパ
ーインポーズ制御部420 が許可信号CENBL をＮＡＮＤ回
路450 に出力していると、ＮＡＮＤ回路450 がローレベ
ル『Ｌ』の許可信号NENBL を出力し、ＡＮＤ回路451 が
出力する切換信号CNT が輝度信号LSPCのレベル時間だけ
ローレベル『Ｌ』となる。従って、輝度信号LSDA内でさ
らに輝度信号LSPCがパソコンモニタの輝度信号LSMON 上
でスーパーインポーズされることになる。

【０１４１】図20は図19の動作を示すタイミングチャー
トである。なお、許可信号SENBL と許可信号CENBL はハ
イレベル『Ｈ』とする。これらにより得られたパソコン
モニタの輝度信号LSMON （図20(i) 参照）は、輝度信号
LSPC（図20(a) 参照）に輝度信号（図20(b) 参照）LSDA
がスーパーインポーズされ、輝度信号LSDAの走査中、輝
度信号LSPCで作成された文字、特殊形状を映像信号LSDA
内をさらにスーパーインポーズさせたことになる。

【０１４２】なお、上述した動作は正論理又は負論理に
拘らず成立することは言うまでもない。又、ＡＮＤ回路
451 及びＮＡＮＤ回路450 はＯＲ回路、マルチプレク
サ、アナログスイッチ等のスイッチ機能を有する全てに
おいても容易に実現できる容易な回路である。

【０１４３】輝度信号LSPCに輝度信号LSDAをスーパーイ
ンポーズさせることは一般的であるが、さらに輝度信号
LSPC内に輝度信号LSPCをスーパーインポーズさせること
は非常に時間を要し、まして、輝度信号LSDAが動画の場
合等は不可能であった。しかし、本発明のように輝度信
号LSDA内で表示させたい文字、特殊形状を輝度信号LSDA
の同一位置において輝度信号LSPCに出力し、輝度信号LS
PCのレベルの部分のみ、輝度信号LSDAのスーパーインポ
ーズを解除させるだけで、従来、輝度信号LSDAの動画に
おいても問題なく、又非常に容易な回路で実現できるた
め、今後の映像処理回路において必要不可欠である。

【０１４４】次に、映像静止画を出力する場合の動作に
ついて説明する。映像信号デコーダ140は輝度信号LSTV
から得られた垂直同期信号VSTSをＡＮＤ回路810 に出力
する。一方、ＣＰＵ620 は映像の静止画にオン・オフさ
せるオン・オフ信号をＡＮＤ回路810 に出力する。

【０１４５】ＣＰＵ620 がＡＮＤ回路810 に映像の静止
オンであるローレベル『Ｌ』のオン・オフ信号を出力す
ることにより、映像信号デコーダ140 からの垂直同期信
号VSTVは、垂直書込ラインクロック発生器224 、垂直書
込開始カウンタ225 、垂直書込回数カウンタ226 、垂直
オフセットカウンタ227 及び３ポート映像メモリ310に
出力されなくなる。垂直同期信号VSTVが出力されなくな
ると、垂直書込ラインクロック発生器224、垂直書込開
始カウンタ225 、垂直書込回数カウンタ226 、垂直オフ
セットカウンタ227 及び３ポート映像メモリ310 は垂直
同期信号VSTVによりセッアップされなくなる。このた
め、３ポート映像メモリ310 は垂直方向制御系がリセッ
トされないため、書き込み動作が自然と停止する。従っ
て、ＣＰＵ620 はどんな時でも静止画の制御信号を出力
でき、次のジョブに入ることができる。又、映像の静止
をオフする場合も、ＡＮＤ回路810 に対し必要なとき
に、ＣＰＵ620 が制御信号を出力できる。

【０１４６】ＣＰＵ620 が今後多目的なジョブをマルチ
で行なってゆく高速処理が要求されており、数10mSを損
失することがスループットやターンランドに影響を与え
大きな課題となってくる。従って、本発明により容易な
回路構成により、数10mSの損失がなくなる。

【０１４７】

【発明の効果】以上説明したように本発明によれば、画
像の水平方向と垂直方向のサイズを任意に変更できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理装置の概略的
なブロック構成図。

【図２】図１に示した画像処理装置の外観図。

【図３】図２に示した拡張スロットカードわ内蔵したパ
ソコン本体の外観図。

【図４】図１に示した画像処理装置の主要部の詳細なブ
ロック回路図。

【図５】図２に示した拡張スロットカードとチューナと
の接続図。

【図６】図１に示した画像処理装置の操作説明図。

【図７】メモリマップ。

【図８】図４に示したデジタイズ制御部及びその周辺回
路の回路図。

【図９】図４に示したデジタイズ制御部及びその周辺回
路の動作を示すタイミングチャート。

【図１０】図１０は図４に示したＤＭＡ回路の回路図。

【図１１】図１０に示したＤＭＡ回路の動作を示すタイ
ミングチャート。

【図１２】オフセット回路の回路図。

【図１３】図１２に示したオフセット回路の動作を示す
タイミングチャート。

【図１４】図４に示したスーパーインポーズ制御部及び
その周辺回路の回路図。

【図１５】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１６】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１７】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１８】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。

【図１９】多重スーパーインポーズ制御部の回路図。

【図２０】図１９に示した多重スーパーインポーズ制御
部の動作を示すタイミングチャート。

【図２１】従来の画像処理装置のブロック構成図。

【符号の説明】

100・・・映像デコーダ 101・・・音声信号端子 102・・・音声信号端子 103・・・映像信号端子 110・・・音声信号選択回路 120・・・音量制御回路 130・・・映像信号選択回路 140・・・映像信号デコーダ 200・・・ＡＤＣ制御部 210・・・ＡＤＣ 220・・・デジタイズ制御部 221・・・水平書込ドットクロック発生器 222・・・水平書込開始カウンタ 223・・・水平書込回数カウンタ 224・・・垂直書込ラインクロック発生器 225・・・垂直書込開始カウンタ 226・・・垂直書込開始カウンタ 227・・・垂直書込オフセットカウンタ 228・・・ＮＯＡ回路 229・・・ＡＮＤ回路 230・・・ＯＲ回路 300・・・３ポート映像メモリ制御部 310・・・３ポート映像メモリ 320・・・映像データ制御回路、 330・・・映像メモリ制御信号選択回路 340・・・書込制御部 350・・・ＦＩＦＯメモリ 360・・・ＦＩＦＯ読込制御部 370・・・読込制御部 400・・・ＤＡＣ制御部 410・・・ＤＡＣ 420・・・スーパーインポーズ制御部 421・・・水平基準読出ドットクロック発生器 422・・・水平読出開始カウンタ 423・・・水平64クロックカウンタ 424・・・水平読出回数カウンタ 425・・・水平読出ドットクロック発生器 426・・・垂直読出オフセットカウンタ 427・・・垂直ブラッキング数カウンタ 428・・・垂直読出開始カウンタ 429・・・垂直読出回数カウンタ 430・・・垂直読出ラインクロック発生器 431・・・ＡＮＤ回路 432・・・ＯＲ回路 433・・・ＮＯＲ回路 434、435・・・トライステート回路 436・・・インバ−タ回路 450・・・ＮＡＮＤ回路 451・・・ＡＮＤ回路 500・・・映像ミキシング制御部 510・・・ビデオスイッチ 520・・・ミキシング制御部 530・・・ＡＮＤ回路 540・・・電圧比較器 600・・・ＣＰＵ制御部 610・・・データバス（ＣＰＵバス） 620・・・ＣＰＵ 700・・・パソコン本体 701・・・パソコンモニタ 702・・・キーボード 703・・・マウス 704・・・拡張スロットカード 705・・・本体間映像ケーブル 706・・・モニタ間映像ケーブル 710・・・チューナ 711・・・アンテナ 712・・・チューナ制御コネクタ 713、714、715・・・出力コネクタ 716・・・プラグ 717 ・・・ヘッドホン、 VSTV・・・チューナの映像信号 LSTV・・・チューナの輝度信号 SSTV・・チューナの同期信号 HSTV・・チューナの水平同期信号 VSTV・・・チューナの水平同期信号 ASTV・・チューナの音声信号 VSEX・・ＶＴＲの映像信号 ASEX・・・ＶＴＲの音声信号 DIN0、DIN1、DIN2、DIN3・・・ポート０データ入力 ADD0、ADD1、ADD2・・アドレス入力 INC0・・ポート０ラインインクリメント HCLR0・・・ポート０水平クリア VCLR0・・・ポート０垂直クリア WE（負論理）・・・ポ−ト０ライトイネーブル LSMEM・・・メモリの輝度信号 CKR1・・・ポート１シフト信号 VCLR1・・・ポート１垂直クリア HCLR1・・・ポート１水平クリア INC1・・・ポート１ラインインクリメント RE1（負論理）・・・ポート１出力イネーブル D010、D011、D012、D013・・ポート１データ出力 LSPC・・ＰＣの輝度信号 HSPC・・・ＰＣの水平同期信号 VSPC・・ＰＣの垂直同期信号 ASMON・・・モニタの音声信号 VSMON・・・モニタの映像信号 LSMON・・・モニタの輝度信号 WETV、WEPC・・・映像メモリ制御信号 Ｖ_r・・基準電圧 HDCK・・水平書込ドットクロック信号 HWS・・・水平書込開始信号 HWT・・・水平書込回数信号 VWS・・・垂直書込開始信号 VWT・・・垂直書込回数信号 WENBL・・・書込許可信号 VWLCK・・・垂直書込ラインクロック信号 VWOFT・・・垂直書込オフセット信号 WE・・・ライトイネーブル信号 BSYNC・・基本同期信号 CC・・・書込制御回路の切換制御信号 HBDCK・・・水平基準読出ドットクロック信号 HRSA・・水平読出開始Ａ信号 HRST・・メモリ水平方向リセット信号 HRSB・・・水平読出開始Ｂ信号 HRT・・水平読出回数信号 HDDA・・・水平読出ドットクロック信号 VROFT・・・垂直読出オフセット信号 VBE・・垂直ブランツキング終了信号 VRS・・垂直読出開始信号 VRT・・・垂直読出回数信号 VRLCK・・・垂直読出ラインクロック信号 SENBL・・・スーパーインポーズ許可信号 LSDA・・輝度信号 HDCK・・メモリ駆動クロック信号 MRST・・・メモリ垂直／水平リセット信号 HRSP・・水平同期信号 VSPC・・垂直同期信号 SENBL・・・許可信号 SSENBL・・・許可信号、 CENBL・・・許可信号 COMP・・・比較信号 NENBL・・・許可信号 CNT・・・切換信号

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭63−331876 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭63−331878 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−28430 (32)優先日 平１(1989)２月７日 (33)優先権主張国 日本（ＪＰ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コンポジット映像信号をコンポーネント
   映像信号と水平同期信号と垂直同期信号とに分離するデ
   コーダと、 前記コンポーネント映像信号をアナログ信号からデジタ
   ル信号に変換するＡ／Ｄ変換器と、 前記デジタル・コンポーネント映像信号を記憶する記憶
   手段と、 前記水平同期信号に同期する水平基準ドットクロック信
   号を生成するとともに、前記垂直同期信号に同期するラ
   インクロック信号を生成する基準クロック信号生成手段
   と、 前記水平基準クロック信号の周波数を整数倍した第１の
   周波数を有する水平読出クロック信号を生成するととも
   に、前記ラインクロック信号の第２の周波数とは異なる
   第３の周波数を有する垂直読出クロックを生成する読出
   クロック信号生成手段と、 前記水平読出クロック信号と前記ラインクロック信号と
   前記垂直読出クロック信号とに応じて、前記記憶手段か
   ら前記デジタル・コンポーネント映像信号を読出す読出
   手段と、を備え、 前記第１の周波数を調整することによって前記記憶手段
   から読出される映像信号によって表わされる画像の水平
   方向の拡大、縮小を行なうとともに、前記第２および第
   ３の周波数を調整することによって前記画像の水平方向
   の拡大、縮小を行なうことを特徴とする画像処理装置。