JPH07131707A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH07131707A JPH07131707A JP5346530A JP34653093A JPH07131707A JP H07131707 A JPH07131707 A JP H07131707A JP 5346530 A JP5346530 A JP 5346530A JP 34653093 A JP34653093 A JP 34653093A JP H07131707 A JPH07131707 A JP H07131707A
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Abstract
(57)【要約】
【目的】 画像の水平方向と垂直方向のサイズを任意に
変更可能な画像処理装置を提供する。 【構成】 コンポジット映像信号をコンポーネント映像
信号と水平同期信号と垂直同期信号とに分離するデコー
ダ140と、コンポーネント映像信号をアナログ信号か
らデジタル信号に変換するA/D変換器210と、映像
メモリ310と、映像メモリ310に与える読出クロッ
ク信号を生成するスーパーインポーズ制御部420とを
備える。スーパーインポーズ制御部420は、水平読出
ドットクロック信号の周波数を調整することによって画
像の水平サイズを調整し、また、垂直読出ラインクロッ
ク信号の周波数を調整することによって画像の垂直サイ
ズを調整する。
変更可能な画像処理装置を提供する。 【構成】 コンポジット映像信号をコンポーネント映像
信号と水平同期信号と垂直同期信号とに分離するデコー
ダ140と、コンポーネント映像信号をアナログ信号か
らデジタル信号に変換するA/D変換器210と、映像
メモリ310と、映像メモリ310に与える読出クロッ
ク信号を生成するスーパーインポーズ制御部420とを
備える。スーパーインポーズ制御部420は、水平読出
ドットクロック信号の周波数を調整することによって画
像の水平サイズを調整し、また、垂直読出ラインクロッ
ク信号の周波数を調整することによって画像の垂直サイ
ズを調整する。
Description
【0001】
【産業上の利用分野】本発明は、パーソナルコンピュー
タなどに使用される画像処理装置に関し、特に画像を任
意に拡大、縮小することが可能な画像処理装置に関す
る。
タなどに使用される画像処理装置に関し、特に画像を任
意に拡大、縮小することが可能な画像処理装置に関す
る。
【0002】
【従来の技術】従来、パソコンのモニタ画面上に所定の
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。
【0003】図21は従来の映像処理装置のブロック構成
図である。図21において、100 は第1の映像信号VS1 を
第1の同期信号SS1 と第1の輝度信号LS1 とに分離する
映像デコーダ、200 は第1の輝度信号LS1 をデジタル変
換するアナログデジタルコンバータ(以下、ADCとい
う)、300 はデジタル変換した第1の輝度信号LS1 を記
憶する映像メモリ、340 は映像メモリ300 への第1の輝
度信号LS1 の書き込みを制御する書込制御部、350 は映
像メモリ300 からの第1の輝度信号LS1 の読み出しを制
御する読出制御部、400 は映像メモリ300 から読み出し
た第1の輝度信号LS1 をアナログ変換するデジタルアナ
ログコンバータ(以下、DACという)、600 はCPU
制御部、630 はマルチプレクサ、640 は第3の映像信号
VS3 を第3の同期信号SS3 と第3の輝度信号LS3 とに分
離する映像デーコダ部、500 は第1の輝度信号LS1 と第
3の輝度信号LS3 とミキシングして第4の輝度信号LS4
を出力するミキシング制御部である。
図である。図21において、100 は第1の映像信号VS1 を
第1の同期信号SS1 と第1の輝度信号LS1 とに分離する
映像デコーダ、200 は第1の輝度信号LS1 をデジタル変
換するアナログデジタルコンバータ(以下、ADCとい
う)、300 はデジタル変換した第1の輝度信号LS1 を記
憶する映像メモリ、340 は映像メモリ300 への第1の輝
度信号LS1 の書き込みを制御する書込制御部、350 は映
像メモリ300 からの第1の輝度信号LS1 の読み出しを制
御する読出制御部、400 は映像メモリ300 から読み出し
た第1の輝度信号LS1 をアナログ変換するデジタルアナ
ログコンバータ(以下、DACという)、600 はCPU
制御部、630 はマルチプレクサ、640 は第3の映像信号
VS3 を第3の同期信号SS3 と第3の輝度信号LS3 とに分
離する映像デーコダ部、500 は第1の輝度信号LS1 と第
3の輝度信号LS3 とミキシングして第4の輝度信号LS4
を出力するミキシング制御部である。
【0004】この従来の映像処理回路は映像デコーダ10
0 が映像信号VS1 を同期信号SS1 と輝度信号LS1 とに分
離し、ADC200 が輝度信号LS1 をデジタル変換して、
映像メモリ300 に書き込む。このとき、書込制御部340
が同期信号SS1 に基づいて、ADC200 及び映像メモリ
300 の動作を制御するタイミングクロックを出力する。
なお、CPU制御部600 が出力する第2の輝度信号LS2
も映像メモリ300 に書き込むことができる。
0 が映像信号VS1 を同期信号SS1 と輝度信号LS1 とに分
離し、ADC200 が輝度信号LS1 をデジタル変換して、
映像メモリ300 に書き込む。このとき、書込制御部340
が同期信号SS1 に基づいて、ADC200 及び映像メモリ
300 の動作を制御するタイミングクロックを出力する。
なお、CPU制御部600 が出力する第2の輝度信号LS2
も映像メモリ300 に書き込むことができる。
【0005】又、読込制御部350 が映像メモリ300 に書
き込まれた第1の輝度信号LS1 (又は第2の輝度信号LS
2 )はマルチプレクサ630 を介して読み出し、DAC40
0 が映像メモリ300 から読み出した第1の輝度信号LS1
をアナログ変換して、ミキシング制御部500 が第1の輝
度信号LS1 と第3の輝度信号LS3 とミキシングして、第
3の輝度信号LS3 に対応する画像内に第1の輝度信号LS
1 に対応する画像をスーパーインポーズした第4の輝度
信号LS4 を出力する。
き込まれた第1の輝度信号LS1 (又は第2の輝度信号LS
2 )はマルチプレクサ630 を介して読み出し、DAC40
0 が映像メモリ300 から読み出した第1の輝度信号LS1
をアナログ変換して、ミキシング制御部500 が第1の輝
度信号LS1 と第3の輝度信号LS3 とミキシングして、第
3の輝度信号LS3 に対応する画像内に第1の輝度信号LS
1 に対応する画像をスーパーインポーズした第4の輝度
信号LS4 を出力する。
【0006】又、画像静止するときはCPU620 が映像
デコーダ部100 の動作を監視しており、映像デコ−ダ部
100 が垂直同期信号を出力すると、CPU620 が映像信
号中の垂直ブランキング期間中にADC200 によるデジ
タイズ制御を停止させる。なお、画像静止するときも第
3の輝度信号LS3 に対応する画像内に第1の輝度信号LS
1 に対応する画像をスーパーインポーズした第4の輝度
信号LS4 を得られる。さらに、第1の輝度信号LS1 に対
応する画像上に文字、特殊形状をスーパーインポーズす
るときは、CPU制御部600 が映像メモリ300 に文字、
特殊形状データを書き込む。
デコーダ部100 の動作を監視しており、映像デコ−ダ部
100 が垂直同期信号を出力すると、CPU620 が映像信
号中の垂直ブランキング期間中にADC200 によるデジ
タイズ制御を停止させる。なお、画像静止するときも第
3の輝度信号LS3 に対応する画像内に第1の輝度信号LS
1 に対応する画像をスーパーインポーズした第4の輝度
信号LS4 を得られる。さらに、第1の輝度信号LS1 に対
応する画像上に文字、特殊形状をスーパーインポーズす
るときは、CPU制御部600 が映像メモリ300 に文字、
特殊形状データを書き込む。
【0007】
【発明が解決しようとする課題】ところで、図21に示し
た従来の映像処理装置は、今後発展する映像のスマート
化に対応した任意の解像度による表示、任意のアスペク
ト比変換、任意の位置への表示制御、スーパーインポー
ズ等のマルチ目的仕様には全くと言ってよい程対応でき
ないという問題点があった。
た従来の映像処理装置は、今後発展する映像のスマート
化に対応した任意の解像度による表示、任意のアスペク
ト比変換、任意の位置への表示制御、スーパーインポー
ズ等のマルチ目的仕様には全くと言ってよい程対応でき
ないという問題点があった。
【0008】又、マルチ目的仕様にするためには、現在
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。
【0009】又、一般に映像メモリ300 はダイナミック
メモリにより構成されていたので、リフレッシュが必要
であった。このため、映像メモリ300 をリフレッシュす
るためのクロック信号を映像メモリ300 のシリアルポー
トに加えていた。このクロック信号は例えば10(MHZ) 以
上の周波数である。そこで、マルチプレクサ630 側のシ
リアル出力のクロック数100(KHz)から数(MHz) の場合、
DAC400 側以外の前記シリアル出力より、10(MHZ) 以
上を供給しなければならない。DAC400 側以外の前記
シリアル出力には出力目的でない単なるリフレッシュ用
のクロックを送らねばならない。
メモリにより構成されていたので、リフレッシュが必要
であった。このため、映像メモリ300 をリフレッシュす
るためのクロック信号を映像メモリ300 のシリアルポー
トに加えていた。このクロック信号は例えば10(MHZ) 以
上の周波数である。そこで、マルチプレクサ630 側のシ
リアル出力のクロック数100(KHz)から数(MHz) の場合、
DAC400 側以外の前記シリアル出力より、10(MHZ) 以
上を供給しなければならない。DAC400 側以外の前記
シリアル出力には出力目的でない単なるリフレッシュ用
のクロックを送らねばならない。
【0010】映像メモリ300 の映像データをCPU制御
部600 により読み出したいとすると、マルチプレクサ63
0 を切り換えて映像データをCPU制御部600 が読出す
こととなり、その間DAC400 には映像データが送られ
ないため、第3の輝度信号LS3 にDAC400 からの映像
がスーパーインポーズされても、ブランキングされた状
態で第4の輝度信号LS4 になってしまうという問題点が
あった。
部600 により読み出したいとすると、マルチプレクサ63
0 を切り換えて映像データをCPU制御部600 が読出す
こととなり、その間DAC400 には映像データが送られ
ないため、第3の輝度信号LS3 にDAC400 からの映像
がスーパーインポーズされても、ブランキングされた状
態で第4の輝度信号LS4 になってしまうという問題点が
あった。
【0011】又、DAC400 側以外の前記シリアル出力
より常時 10(MHZ)以上の動作で、CPU制御部600 の
読込みを行なうことも、CPUでは不可能であるという
問題点があった。
より常時 10(MHZ)以上の動作で、CPU制御部600 の
読込みを行なうことも、CPUでは不可能であるという
問題点があった。
【0012】又、画像静止するときは、CPU制御部60
0 は垂直同期信号VS1 を監視する必要があるので、最悪
の場合CPU制御部600 は数10mSの待ち時間を必要とす
るという問題点があった。
0 は垂直同期信号VS1 を監視する必要があるので、最悪
の場合CPU制御部600 は数10mSの待ち時間を必要とす
るという問題点があった。
【0013】又、CPU制御部600 がデジタル・シグナ
ル・プロセッサ(DSPという)等の高速ICを備えて
いても、文字、特殊形状を書き換える時間が数10(us)以
上かかってしまう。
ル・プロセッサ(DSPという)等の高速ICを備えて
いても、文字、特殊形状を書き換える時間が数10(us)以
上かかってしまう。
【0014】又、第3の輝度信号LS3 が動画に対応する
信号である場合等は、第3の輝度信号LS3 のコマ数を減
らし、CPU620 が映像メモリ300 の記憶内容を書き換
える時間が必要である。
信号である場合等は、第3の輝度信号LS3 のコマ数を減
らし、CPU620 が映像メモリ300 の記憶内容を書き換
える時間が必要である。
【0015】さらに、第3の輝度信号LS3 に文字、特殊
形状等の上下、左右方向のスクロール等は不可能であっ
た。
形状等の上下、左右方向のスクロール等は不可能であっ
た。
【0016】本発明は上記問題点を解決するためになさ
れたもので、画像の水平サイズと垂直サイズを任意に変
更することのできる画像処理装置を提供することを目的
とする。
れたもので、画像の水平サイズと垂直サイズを任意に変
更することのできる画像処理装置を提供することを目的
とする。
【0017】
【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の画像処理装置は、コンポジッ
ト映像信号をコンポーネント映像信号と水平同期信号と
垂直同期信号とに分離するデコーダと、前記コンポーネ
ント映像信号をアナログ信号からデジタル信号に変換す
るA/D変換器と、前記デジタル・コンポーネント映像
信号を記憶する記憶手段と、前記水平同期信号に同期す
る水平基準ドットクロック信号を生成するとともに、前
記垂直同期信号に同期するラインクロック信号を生成す
る基準クロック信号生成手段と、前記水平基準クロック
信号の周波数を整数倍した第1の周波数を有する水平読
出クロック信号を生成するとともに、前記ラインクロッ
ク信号の第2の周波数とは異なる第3の周波数を有する
垂直読出クロックを生成する読出クロック信号生成手段
と、前記水平読出クロック信号と前記ラインクロック信
号と前記垂直読出クロック信号とに応じて、前記記憶手
段から前記デジタル・コンポーネント映像信号を読出す
読出手段と、を備える。前記第1の周波数を調整するこ
とによって前記記憶手段から読出される映像信号によっ
て表わされる画像の水平方向の拡大、縮小を行なうとと
もに、前記第2および第3の周波数を調整することによ
って前記画像の水平方向の拡大、縮小を行なう。
解決するため、この発明の画像処理装置は、コンポジッ
ト映像信号をコンポーネント映像信号と水平同期信号と
垂直同期信号とに分離するデコーダと、前記コンポーネ
ント映像信号をアナログ信号からデジタル信号に変換す
るA/D変換器と、前記デジタル・コンポーネント映像
信号を記憶する記憶手段と、前記水平同期信号に同期す
る水平基準ドットクロック信号を生成するとともに、前
記垂直同期信号に同期するラインクロック信号を生成す
る基準クロック信号生成手段と、前記水平基準クロック
信号の周波数を整数倍した第1の周波数を有する水平読
出クロック信号を生成するとともに、前記ラインクロッ
ク信号の第2の周波数とは異なる第3の周波数を有する
垂直読出クロックを生成する読出クロック信号生成手段
と、前記水平読出クロック信号と前記ラインクロック信
号と前記垂直読出クロック信号とに応じて、前記記憶手
段から前記デジタル・コンポーネント映像信号を読出す
読出手段と、を備える。前記第1の周波数を調整するこ
とによって前記記憶手段から読出される映像信号によっ
て表わされる画像の水平方向の拡大、縮小を行なうとと
もに、前記第2および第3の周波数を調整することによ
って前記画像の水平方向の拡大、縮小を行なう。
【0018】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図1は本発明の一実施例に係る画像
処理装置の概略的なブロック構成図である。図1におい
て、100 はチューナ(図示せず)からの映像信号VSTV又
はVTR等の外部機器(図示せず)からの映像信号VSEX
(以下、単に映像信号VSTVという)を、輝度信号LSTVと
同期信号SSTVとに分離する映像デコーダ、200 は輝度信
号LSTVをデジタル信号化するADC制御部、300 はデジ
タル信号化した輝度信号LSTVを記憶する3ポート映像メ
モリ制御部、400 は3ポート映像メモリ制御部300 が記
憶している輝度信号 LSMEM を読み出して、アナログ信
号化するDAC制御部、500 は3ポート映像メモリ制御
部300 から読み出し、アナログ信号化した輝度信号LSME
M とパーソナルコンピュータ、ワークステーション、端
末及びゲーム機等(以下、パソコンという)(図示せ
ず)出力した輝度信号LSPCとをミキシングして、輝度信
号LSPCに対応する画像内に輝度信号LSTVに対応する画像
をスーパーインポーズした輝度信号LSMON を出力する映
像ミキシング制御部、600 は映像デコーダ100 、ADC
制御部200 、3ポート映像メモリ300 、DAC制御部40
0 及び映像ミキシング制御部500 に、データバス610 を
介して制御データを出力するCPU制御部である。CP
U制御部600 が出力する制御データは目的に応じた輝度
信号LSMON を得るためのデータであり、CPU制御部60
0 が管理している。
て詳細に説明する。図1は本発明の一実施例に係る画像
処理装置の概略的なブロック構成図である。図1におい
て、100 はチューナ(図示せず)からの映像信号VSTV又
はVTR等の外部機器(図示せず)からの映像信号VSEX
(以下、単に映像信号VSTVという)を、輝度信号LSTVと
同期信号SSTVとに分離する映像デコーダ、200 は輝度信
号LSTVをデジタル信号化するADC制御部、300 はデジ
タル信号化した輝度信号LSTVを記憶する3ポート映像メ
モリ制御部、400 は3ポート映像メモリ制御部300 が記
憶している輝度信号 LSMEM を読み出して、アナログ信
号化するDAC制御部、500 は3ポート映像メモリ制御
部300 から読み出し、アナログ信号化した輝度信号LSME
M とパーソナルコンピュータ、ワークステーション、端
末及びゲーム機等(以下、パソコンという)(図示せ
ず)出力した輝度信号LSPCとをミキシングして、輝度信
号LSPCに対応する画像内に輝度信号LSTVに対応する画像
をスーパーインポーズした輝度信号LSMON を出力する映
像ミキシング制御部、600 は映像デコーダ100 、ADC
制御部200 、3ポート映像メモリ300 、DAC制御部40
0 及び映像ミキシング制御部500 に、データバス610 を
介して制御データを出力するCPU制御部である。CP
U制御部600 が出力する制御データは目的に応じた輝度
信号LSMON を得るためのデータであり、CPU制御部60
0 が管理している。
【0019】次に、図2は図1に示した画像処理装置の
外観図である。図2において、700はパソコン本体、701
はパソコンモニタ、702 はキーボード、703 はマウ
ス、704 は画像処理装置の主要部を実現した拡張スロッ
トカード、705 はパソコン本体700 と拡張スロットカー
ド704 とを接続する本体間映像ケーブル、706 はパソコ
ンモニタ701 と拡張スロットカード704 とを接続するモ
ニタ間映像ケーブル、710 はチューナ、711 はアンテナ
である。
外観図である。図2において、700はパソコン本体、701
はパソコンモニタ、702 はキーボード、703 はマウ
ス、704 は画像処理装置の主要部を実現した拡張スロッ
トカード、705 はパソコン本体700 と拡張スロットカー
ド704 とを接続する本体間映像ケーブル、706 はパソコ
ンモニタ701 と拡張スロットカード704 とを接続するモ
ニタ間映像ケーブル、710 はチューナ、711 はアンテナ
である。
【0020】この画像処理装置はパソコン本体700 とパ
ソコンモニタ701 との間に拡張スロットカード704 を設
けた構成になっている。拡張スロットカード704 はチュ
ーナ710 を接続して図3に示すようにパソコン本体700
の拡張スロット(図示せず)に挿入する。
ソコンモニタ701 との間に拡張スロットカード704 を設
けた構成になっている。拡張スロットカード704 はチュ
ーナ710 を接続して図3に示すようにパソコン本体700
の拡張スロット(図示せず)に挿入する。
【0021】チューナ710 が出力する輝度信号LSTVに対
応する画像は、キーボード702 又はマウス703 の操作に
より、パソコンモニタ701 が表示する輝度信号LSPCに対
応する画像の任意の位置に、任意の大きさで、任意のタ
イミングで輝度信号LSPCに対応する画像とともに表示さ
れる。
応する画像は、キーボード702 又はマウス703 の操作に
より、パソコンモニタ701 が表示する輝度信号LSPCに対
応する画像の任意の位置に、任意の大きさで、任意のタ
イミングで輝度信号LSPCに対応する画像とともに表示さ
れる。
【0022】次に、図4は図1に示した映像処理回路の
主要部の詳細なブロック回路ずである。図4において、
101 はVTR等が出力する音声信号ASEXを入力する音声
信号端子、110 は音声信号端子110 から入力される音声
信号ASEXとチューナ710 から入力される音声信号ASTVと
を選択出力する音声信号選択回路、120 は音声信号ASTV
の音量を制御する音量制御回路、102 は選択した音声信
号ASTVをパソコンモニタ701 の音声信号ASMON として出
力する音声信号端子、103 はVTR等が出力する映像信
号VSEXを入力する映像信号端子、130 は映像信号端子10
3 から入力される映像信号VSEXとチューナ710 から入力
される映像信号VSTVとを選択出力する映像信号選択回
路、140 は選択出力された映像信号VSTVを、輝度信号LS
TVと同期信号SSTVとに分離する映像信号デコーダであ
る。
主要部の詳細なブロック回路ずである。図4において、
101 はVTR等が出力する音声信号ASEXを入力する音声
信号端子、110 は音声信号端子110 から入力される音声
信号ASEXとチューナ710 から入力される音声信号ASTVと
を選択出力する音声信号選択回路、120 は音声信号ASTV
の音量を制御する音量制御回路、102 は選択した音声信
号ASTVをパソコンモニタ701 の音声信号ASMON として出
力する音声信号端子、103 はVTR等が出力する映像信
号VSEXを入力する映像信号端子、130 は映像信号端子10
3 から入力される映像信号VSEXとチューナ710 から入力
される映像信号VSTVとを選択出力する映像信号選択回
路、140 は選択出力された映像信号VSTVを、輝度信号LS
TVと同期信号SSTVとに分離する映像信号デコーダであ
る。
【0023】又、210 は輝度信号LSTVをデジタル変換す
るADC、220 は同期信号SSTVに基づいてADC210 等
を制御するデジタイズ制御部である。
るADC、220 は同期信号SSTVに基づいてADC210 等
を制御するデジタイズ制御部である。
【0024】又、310 は1つの書込ポートと2つの読出
ポートを有する3ポート映像メモリ、320 はADC210
が出力する輝度信号LSTV又はパソコン(図示せず)が出
力する輝度信号LSPCを選択出力する映像データ選択回
路、330 はデジタイズ制御部220 が出力する映像メモリ
制御信号WETV又は書込制御部340 が出力する映像メモリ
制御信号WEPCを選択出力する映像メモリ制御信号選択回
路、340 はパソコンが出力する輝度信号LSPCの3ポート
映像メモリ310 への書き込みを制御する書込制御部、35
0 は読込制御部、360 は3ポート映像メモリ310 が記憶
している輝度信号LSMEM を記憶する先入れ先出し方式の
FIFOメモリ、370 は3ポート映像メモリ310 からの
輝度信号LSMEM の読出しを制御するFIFO読込制御部
である。
ポートを有する3ポート映像メモリ、320 はADC210
が出力する輝度信号LSTV又はパソコン(図示せず)が出
力する輝度信号LSPCを選択出力する映像データ選択回
路、330 はデジタイズ制御部220 が出力する映像メモリ
制御信号WETV又は書込制御部340 が出力する映像メモリ
制御信号WEPCを選択出力する映像メモリ制御信号選択回
路、340 はパソコンが出力する輝度信号LSPCの3ポート
映像メモリ310 への書き込みを制御する書込制御部、35
0 は読込制御部、360 は3ポート映像メモリ310 が記憶
している輝度信号LSMEM を記憶する先入れ先出し方式の
FIFOメモリ、370 は3ポート映像メモリ310 からの
輝度信号LSMEM の読出しを制御するFIFO読込制御部
である。
【0025】又、410 はDAC、420 はパソコンが出力
する水平同期信号HSPC及び垂直同期信号VSPCを入力し、
3ポート映像メモリ310 、DAC410 、AND回路530
を制御するスーパーインポーズ制御部、510 はパソコン
からの輝度信号LSPC又は3ポート映像メモリ310 からの
輝度信号LSMEM のいずれか一方を、パソコンモニタの輝
度信号LSMON として出力するビデオスイッチ、520 はミ
キシング制御部、540は基準電圧Vr とパソコンからの
輝度信号LSPCとを比較する電圧比較器、620 はパソコン
本体内のCPUである。
する水平同期信号HSPC及び垂直同期信号VSPCを入力し、
3ポート映像メモリ310 、DAC410 、AND回路530
を制御するスーパーインポーズ制御部、510 はパソコン
からの輝度信号LSPC又は3ポート映像メモリ310 からの
輝度信号LSMEM のいずれか一方を、パソコンモニタの輝
度信号LSMON として出力するビデオスイッチ、520 はミ
キシング制御部、540は基準電圧Vr とパソコンからの
輝度信号LSPCとを比較する電圧比較器、620 はパソコン
本体内のCPUである。
【0026】次に、図5はチューナ710 と拡張スロット
カード704 との接続図である。図5において、712 はチ
ューナ710 の電源、選局信号等の制御信号をチューナ71
0 に出力するチューナ制御コネクタ、713 はチューナ71
0 が出力する音声信号ASTVを拡張スロットカード704 に
出力する出力コネクタ、714 はチューナ710 が出力する
映像信号VSTVを拡張スロットカード704 に出力する出力
コネクタである。
カード704 との接続図である。図5において、712 はチ
ューナ710 の電源、選局信号等の制御信号をチューナ71
0 に出力するチューナ制御コネクタ、713 はチューナ71
0 が出力する音声信号ASTVを拡張スロットカード704 に
出力する出力コネクタ、714 はチューナ710 が出力する
映像信号VSTVを拡張スロットカード704 に出力する出力
コネクタである。
【0027】なお、音声信号ASTVは出力コネクタ715 に
接続されたプラグ716 を介してヘッドホン717 又はスピ
ーカー(図示せず)等に出力することができる。
接続されたプラグ716 を介してヘッドホン717 又はスピ
ーカー(図示せず)等に出力することができる。
【0028】チューナ710 はアンテナ711 及びアンテナ
端子から受信した信号のうち、特定のチャンネルの音声
信号ASTV及び映像信号VSTVを出力コネクタ713 及び714
を介して音声信号選択回路110 及び映像信号選択回路13
0 にそれぞれ出力する。この場合、選局はCPU620 の
制御により行なわれる。
端子から受信した信号のうち、特定のチャンネルの音声
信号ASTV及び映像信号VSTVを出力コネクタ713 及び714
を介して音声信号選択回路110 及び映像信号選択回路13
0 にそれぞれ出力する。この場合、選局はCPU620 の
制御により行なわれる。
【0029】又、ビデオデッキ、レーザディスク等の映
像機器(図示せず)から音声信号ASEX及び映像信号VSEX
も、音声信号選択回路110 及び映像信号選択回路130 に
それぞれ出力される。
像機器(図示せず)から音声信号ASEX及び映像信号VSEX
も、音声信号選択回路110 及び映像信号選択回路130 に
それぞれ出力される。
【0030】音声信号選択回路110 はCPU620 の制御
により、音声信号ASTV又はASEXを選択して、音量制御回
路120 に出力する。音声制御回路120 はCPU620 によ
り制御され、音声信号選択回路110 が出力する音声信号
ASTVを増幅して、パソコンモニタケーブル間の音声信号
ASMON として音声信号端子102 に出力する。又、音声信
号ASTVは出力コネクタ714 にも出力される。又、映像信
号選択回路130 はCPU620 の制御により、映像信号VS
TV又はVSEXを選択して、映像信号デコーダ140 に出力す
る。
により、音声信号ASTV又はASEXを選択して、音量制御回
路120 に出力する。音声制御回路120 はCPU620 によ
り制御され、音声信号選択回路110 が出力する音声信号
ASTVを増幅して、パソコンモニタケーブル間の音声信号
ASMON として音声信号端子102 に出力する。又、音声信
号ASTVは出力コネクタ714 にも出力される。又、映像信
号選択回路130 はCPU620 の制御により、映像信号VS
TV又はVSEXを選択して、映像信号デコーダ140 に出力す
る。
【0031】次に、図6は本画像処理装置の操作説明図
であり、パソコンモニタ701 の表示画面内に表示したチ
ューナ710 から得た映像信号に対応する画像を縮小して
右上に移動させているところを示す。マウス703 により
マウスカーソル301 が示すチューナ710 、ビデオ映像領
域の決定を行なって、マウススイッチを行なう。
であり、パソコンモニタ701 の表示画面内に表示したチ
ューナ710 から得た映像信号に対応する画像を縮小して
右上に移動させているところを示す。マウス703 により
マウスカーソル301 が示すチューナ710 、ビデオ映像領
域の決定を行なって、マウススイッチを行なう。
【0032】次に、図7は本発明のユーティリティソフ
トを使用して、パソコンのOSであるMS−DOS(登
録商標)を用いたOS内デバイスドライバ(フロントプ
ロセッサ)として組込んだ状態のメモリマップである。
この組み込みによりOS上でどのようなアプリケーショ
ンソフトウェアが動作していても、簡単なキーボード操
作により、ユーティリティソフトウェアを稼動し、テレ
ビジョン又はビデオデッキからの映像を好みの位置、好
みのサイズで容易に見ることができる。
トを使用して、パソコンのOSであるMS−DOS(登
録商標)を用いたOS内デバイスドライバ(フロントプ
ロセッサ)として組込んだ状態のメモリマップである。
この組み込みによりOS上でどのようなアプリケーショ
ンソフトウェアが動作していても、簡単なキーボード操
作により、ユーティリティソフトウェアを稼動し、テレ
ビジョン又はビデオデッキからの映像を好みの位置、好
みのサイズで容易に見ることができる。
【0033】次に、映像信号デコーダ140 は映像信号選
択回路130 が出力する映像信号VSTVを輝度信号LSTV及び
同期信号SSTVに分離して、ADC210 及びデジタイズ制
御部220 に出力する。なお、同期信号SSTVは垂直同期信
号VSTV及び水平同期信号HSTVからなる。
択回路130 が出力する映像信号VSTVを輝度信号LSTV及び
同期信号SSTVに分離して、ADC210 及びデジタイズ制
御部220 に出力する。なお、同期信号SSTVは垂直同期信
号VSTV及び水平同期信号HSTVからなる。
【0034】ADC210 は映像信号デコーダ140 が出力
する輝度信号LSTVをデジタイズ制御部220 が出力するク
ロック信号CKADにより、デジタル信号に変換して、映像
データ選択部320 を介して3ポート映像メモリ310 に出
力する。
する輝度信号LSTVをデジタイズ制御部220 が出力するク
ロック信号CKADにより、デジタル信号に変換して、映像
データ選択部320 を介して3ポート映像メモリ310 に出
力する。
【0035】又、デジタイズ制御部220 はADC210 に
クロック信号CKADを出力するとともに、映像メモリ制御
信号選択部330 を介して3ポート映像メモリ310 に書込
制御信号WETVを出力する。従って、3ポート映像メモリ
310 はCPU620 により制御された条件において、更新
された輝度信号LSTVを記憶することになる。
クロック信号CKADを出力するとともに、映像メモリ制御
信号選択部330 を介して3ポート映像メモリ310 に書込
制御信号WETVを出力する。従って、3ポート映像メモリ
310 はCPU620 により制御された条件において、更新
された輝度信号LSTVを記憶することになる。
【0036】次に、図8は図4に示したデジタイズ制御
部 220及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部330 は除いてある。本実
施例では、3ポート映像メモリ310 として、例えばソニ
ー社製CXK1206 又は富士通社製MB81C1501 を用いてい
る。なお、3ポート映像メモリ310 の読込ポートのみを
用いて説明する。ソニー社製のデータシート71215-STの
21頁から26頁までに特性タイミングチャートが記載され
ている。
部 220及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部330 は除いてある。本実
施例では、3ポート映像メモリ310 として、例えばソニ
ー社製CXK1206 又は富士通社製MB81C1501 を用いてい
る。なお、3ポート映像メモリ310 の読込ポートのみを
用いて説明する。ソニー社製のデータシート71215-STの
21頁から26頁までに特性タイミングチャートが記載され
ている。
【0037】3ポート映像メモリ310 は 960行(COLUM
N)×306 列(ROW )*4ビット構成である。従って、
一有効水平走査期間を960 で量子化できる。又、3ポー
ト映像メモリ310 のアクセスは行をブロック単位、列を
ライン単位で行なう。
N)×306 列(ROW )*4ビット構成である。従って、
一有効水平走査期間を960 で量子化できる。又、3ポー
ト映像メモリ310 のアクセスは行をブロック単位、列を
ライン単位で行なう。
【0038】3ポート映像メモリ310 において、DINO〜
DIN3は輝度信号LSTVを入力するデータ入力、 ADD0〜ADD
3 はアドレス入力、CKW0はポート0シフト信号、INC0は
ポート0ラインインクリメント、HCLR0はポート0水平
クリア、VCLR0はポート0垂直クリア、WE(負論理)は
ポート0ライトイネーブルの各信号である。これらの信
号CKW0、 VCLR0、 HCLR0、 INC0、 WE(負論理)、ADD
0、DIN0〜DIN3により制御される輝度信号LSTVは、4ビ
ット、即ち16階段の白黒色の映像信号である。
DIN3は輝度信号LSTVを入力するデータ入力、 ADD0〜ADD
3 はアドレス入力、CKW0はポート0シフト信号、INC0は
ポート0ラインインクリメント、HCLR0はポート0水平
クリア、VCLR0はポート0垂直クリア、WE(負論理)は
ポート0ライトイネーブルの各信号である。これらの信
号CKW0、 VCLR0、 HCLR0、 INC0、 WE(負論理)、ADD
0、DIN0〜DIN3により制御される輝度信号LSTVは、4ビ
ット、即ち16階段の白黒色の映像信号である。
【0039】なお、4ビット以上及びカラーの輝度信号
も複数の3ポート映像メモリ310 を並列に接続すること
により、同様に取り扱えることは言うまでもない。
も複数の3ポート映像メモリ310 を並列に接続すること
により、同様に取り扱えることは言うまでもない。
【0040】図8において、140 は映像信号VSTVを水平
同期信号HSTV、垂直同期信号VSTV及び輝度信号LSTVに分
離して出力する映像信号デコーダ、221 は水平書込ドッ
トクロック信号HWDCK 及び基本同期信号BSYNC を出力す
るドットクロック発生器、222 は水平書込開始信号HWS
及びHCLR0 信号を出力する水平書込開始カウンタ、223
は水平書込回数信号HWT を出力する水平書込回数カウン
タ、224 は垂直書込ラインクロック信号VWLCK を出力す
る垂直書込ラインクロック発生器、225 は垂直書込開始
信号 VWS を出力する垂直書込開始カウンタ、226 は垂
直書込回数信号VWTを出力する垂直書込回数カウンタ、2
27 は3ポート映像メモリ310 の垂直方向の書込位置を
指定する垂直書込オフセット信号VWOFT 及びポート0ラ
インインクリメントINC0を出力する垂直書込オフセット
カウンタ、228 は垂直書込ラインクロック信号VWLCK と
垂直書込オフセット信号VWOFT のいずれかをポート0ラ
インインクリメント信号 INC0 として出力するOR回
路、229 は水平書込ドットクロック信号HWDCK、水平書
込開始信号 HWS、 水平書込回数信号HWT の反転出力、
垂直書込開始信号VWS 及び垂直書込回数信号VWT の反転
出力の論理積をとり、書込許可信号WENBL を出力するA
ND回路、230 は垂直同期信号VSTV、HCLR0 信号、OR
回路228 の出力信号及びAND回路229 が出力する書込
許可信号WENBL のOR−NOTをとり、ポート0ライト
イネーブル信号WEを出力するNOR回路である。
同期信号HSTV、垂直同期信号VSTV及び輝度信号LSTVに分
離して出力する映像信号デコーダ、221 は水平書込ドッ
トクロック信号HWDCK 及び基本同期信号BSYNC を出力す
るドットクロック発生器、222 は水平書込開始信号HWS
及びHCLR0 信号を出力する水平書込開始カウンタ、223
は水平書込回数信号HWT を出力する水平書込回数カウン
タ、224 は垂直書込ラインクロック信号VWLCK を出力す
る垂直書込ラインクロック発生器、225 は垂直書込開始
信号 VWS を出力する垂直書込開始カウンタ、226 は垂
直書込回数信号VWTを出力する垂直書込回数カウンタ、2
27 は3ポート映像メモリ310 の垂直方向の書込位置を
指定する垂直書込オフセット信号VWOFT 及びポート0ラ
インインクリメントINC0を出力する垂直書込オフセット
カウンタ、228 は垂直書込ラインクロック信号VWLCK と
垂直書込オフセット信号VWOFT のいずれかをポート0ラ
インインクリメント信号 INC0 として出力するOR回
路、229 は水平書込ドットクロック信号HWDCK、水平書
込開始信号 HWS、 水平書込回数信号HWT の反転出力、
垂直書込開始信号VWS 及び垂直書込回数信号VWT の反転
出力の論理積をとり、書込許可信号WENBL を出力するA
ND回路、230 は垂直同期信号VSTV、HCLR0 信号、OR
回路228 の出力信号及びAND回路229 が出力する書込
許可信号WENBL のOR−NOTをとり、ポート0ライト
イネーブル信号WEを出力するNOR回路である。
【0041】なお、カラーのときは、輝度信号LSTVは
R、G及びBの各輝度信号 RLSTV、GLSTV、 BLSTV とな
る。
R、G及びBの各輝度信号 RLSTV、GLSTV、 BLSTV とな
る。
【0042】映像信号デコーダ140 は映像信号選択回路
130 が出力する映像信号VSTVを水平同期信号HSTV、垂直
同期信号VSTV及び輝度信号LSTVに分離する。水平同期信
号HSTVはドットクロック発生器221 、水平書込開始カウ
ンタ222 、水平書込回数カウンタ223 及び垂直書込開始
カウンタ225 に出力される。又、垂直同期信号VSTVは垂
直書込ラインクロック発生器224 、垂直書込開始カウン
タ225 、垂直書込回数カウンタ226 、垂直書込オフセッ
トカウンタ227 、3ポート映像メモリ310 のポート0垂
直クリア端子VCLR0 及びNOR回路228 に出力される。
さらに、輝度信号LSTVはADC210 に出力される。
130 が出力する映像信号VSTVを水平同期信号HSTV、垂直
同期信号VSTV及び輝度信号LSTVに分離する。水平同期信
号HSTVはドットクロック発生器221 、水平書込開始カウ
ンタ222 、水平書込回数カウンタ223 及び垂直書込開始
カウンタ225 に出力される。又、垂直同期信号VSTVは垂
直書込ラインクロック発生器224 、垂直書込開始カウン
タ225 、垂直書込回数カウンタ226 、垂直書込オフセッ
トカウンタ227 、3ポート映像メモリ310 のポート0垂
直クリア端子VCLR0 及びNOR回路228 に出力される。
さらに、輝度信号LSTVはADC210 に出力される。
【0043】ADC210 はクロック信号CKADとして入力
される水平書込ドットクロック信号HWDCK により、輝度
信号LSTVをデジタル変換して、デジタル変換した輝度信
号LSTVを3ポート映像メモリ310 に出力する。
される水平書込ドットクロック信号HWDCK により、輝度
信号LSTVをデジタル変換して、デジタル変換した輝度信
号LSTVを3ポート映像メモリ310 に出力する。
【0044】ドットクロック発生器221 は水平同期信号
HSTVに同期した、即ち水平同期信号HSTVの周期63.5μs
に対して、1/N(Nは正整数)の周期の水平書込ドッ
トクロック信号HWDCK を発生する。この水平書込ドット
クロック信号HWDCK はADC210 、水平書込開始カウン
タ222 、水平書込回数カウンタ223 及びAND回路229
に出力される。
HSTVに同期した、即ち水平同期信号HSTVの周期63.5μs
に対して、1/N(Nは正整数)の周期の水平書込ドッ
トクロック信号HWDCK を発生する。この水平書込ドット
クロック信号HWDCK はADC210 、水平書込開始カウン
タ222 、水平書込回数カウンタ223 及びAND回路229
に出力される。
【0045】3ポート映像メモリ310 アドレスプリセッ
トのブロック単位を60ドット、映像信号VSTVの一有効水
平走査期間を 50(μs ) とした場合、水平書込ドットク
ロック信号HWDCK の周波数は、 60(ドット)/50・10-6(S)=1.2(MHz) になる。
トのブロック単位を60ドット、映像信号VSTVの一有効水
平走査期間を 50(μs ) とした場合、水平書込ドットク
ロック信号HWDCK の周波数は、 60(ドット)/50・10-6(S)=1.2(MHz) になる。
【0046】この水平書込ドットクロック信号HWDCK に
より一有効水平走査期間を60ドットで量子化できること
になる。従って、3ポート映像メモリ310 は60ドットを
1ブロックとして、16ブロック(960 ドット)により構
成されているので、 1.2 (MHz)×16(ブロック)=19.2(MHz) により一有効水平走査期間の輝度信号LSTVをブロック単
位で書き込める。このように、ドットクロック発生器22
1 はブロックBの値に基づく周波数の水平書込ドットク
ロック信号HWDCK を出力する。なお、ブロックBの値は
CPU620 が設定できる。
より一有効水平走査期間を60ドットで量子化できること
になる。従って、3ポート映像メモリ310 は60ドットを
1ブロックとして、16ブロック(960 ドット)により構
成されているので、 1.2 (MHz)×16(ブロック)=19.2(MHz) により一有効水平走査期間の輝度信号LSTVをブロック単
位で書き込める。このように、ドットクロック発生器22
1 はブロックBの値に基づく周波数の水平書込ドットク
ロック信号HWDCK を出力する。なお、ブロックBの値は
CPU620 が設定できる。
【0047】又、ドットクロック発生器221 は3ポート
映像メモリ310 のポート0シフト信号端子CKW0(3ポ−
ト映像メモリ310 の水平方向の書込アドレスをドット単
位でインクリメントする信号)のクロックとして用いら
れる基本同期信号BSYNC を発生する。
映像メモリ310 のポート0シフト信号端子CKW0(3ポ−
ト映像メモリ310 の水平方向の書込アドレスをドット単
位でインクリメントする信号)のクロックとして用いら
れる基本同期信号BSYNC を発生する。
【0048】従って、輝度信号LSTVをデジタル変換する
クロック信号CKADの周期が3ポート映像メモリ310 の水
平方向の書込アドレスをドット単位でインクリメントす
る基本同期信号BSYNC の周期よりも大きいときは、輝度
信号LSTVに対応する映像は拡大されることになる。又、
クロック信号CKADの周期が基本同期信号BSYNC の周期よ
りも小さいときは、輝度信号LSTVに対応する映像は縮小
されることになる。基本同期信号BSYNC は各制御回路に
対して基本的な同期をとる信号であり、水平書込開始カ
ウンタ222 、水平書込回数カウンタ223 、垂直書込ライ
ンクロック発生器224 、垂直書込開始カウンタ225 、垂
直書込回数カウンタ226 、垂直オフセットカウンタ227
及び3ポート映像メモリ310 に出力される。
クロック信号CKADの周期が3ポート映像メモリ310 の水
平方向の書込アドレスをドット単位でインクリメントす
る基本同期信号BSYNC の周期よりも大きいときは、輝度
信号LSTVに対応する映像は拡大されることになる。又、
クロック信号CKADの周期が基本同期信号BSYNC の周期よ
りも小さいときは、輝度信号LSTVに対応する映像は縮小
されることになる。基本同期信号BSYNC は各制御回路に
対して基本的な同期をとる信号であり、水平書込開始カ
ウンタ222 、水平書込回数カウンタ223 、垂直書込ライ
ンクロック発生器224 、垂直書込開始カウンタ225 、垂
直書込回数カウンタ226 、垂直オフセットカウンタ227
及び3ポート映像メモリ310 に出力される。
【0049】垂直書込ラインクロック発生器224 は垂直
同期信号VSTVに同期し、垂直同期信号VSTVの周波数のN
倍の周波数の垂直書込ラインクロック信号VWLCK を垂直
書込回数カウンタ226 及びOR回路230 に出力する。な
お、Nの値はCPU620 が設定できる。Nの値はドット
クロック発生器221に適合した縦横比に基づいて定め
る。
同期信号VSTVに同期し、垂直同期信号VSTVの周波数のN
倍の周波数の垂直書込ラインクロック信号VWLCK を垂直
書込回数カウンタ226 及びOR回路230 に出力する。な
お、Nの値はCPU620 が設定できる。Nの値はドット
クロック発生器221に適合した縦横比に基づいて定め
る。
【0050】水平書込開始カウンタ222 は水平同期信号
HSTVよりリセットされ、水平書込ドットクロック信号HW
DCK のクロック数をカウントし、映像信号VSTVの有効水
平走査期間中のS1 クロック目から、輝度信号LSTVの量
子化を許可する水平書込開始信号HWS を出力する。
HSTVよりリセットされ、水平書込ドットクロック信号HW
DCK のクロック数をカウントし、映像信号VSTVの有効水
平走査期間中のS1 クロック目から、輝度信号LSTVの量
子化を許可する水平書込開始信号HWS を出力する。
【0051】水平書込開始信号HWS の出力とともに、水
平書込開始カウンタ222 は3ポート映像メモリ310 にポ
ート0水平クリア信号HCLR0 を1クロック出力する。水
平書込回数カウンタ223 は水平同期信号HSTVによりリセ
ットされ、水平書込開始信号HWS が出力されると、水平
書込ドットクロック信号HWDCK のクロックのカウントを
開始し、映像信号VSTVの有効水平走査期間をE1 クロッ
ク間だけ、輝度信号LSTVの量子化を許可する水平書込回
数信号HWT を出力する。従って、水平書込回数カウンタ
223 は有効水平走査期間を制御することになる。
平書込開始カウンタ222 は3ポート映像メモリ310 にポ
ート0水平クリア信号HCLR0 を1クロック出力する。水
平書込回数カウンタ223 は水平同期信号HSTVによりリセ
ットされ、水平書込開始信号HWS が出力されると、水平
書込ドットクロック信号HWDCK のクロックのカウントを
開始し、映像信号VSTVの有効水平走査期間をE1 クロッ
ク間だけ、輝度信号LSTVの量子化を許可する水平書込回
数信号HWT を出力する。従って、水平書込回数カウンタ
223 は有効水平走査期間を制御することになる。
【0052】垂直書込開始カウンタ225 は垂直同期信号
VSTVよりリセットされ、水平同期信号HSTVのクロック数
をカウントし、映像信号VSTVの垂直有効走査期間中のS
2 クロック目から、有効水平走査の輝度信号LSTVの量子
化を許可する垂直書込開始信号VWS を出力する。
VSTVよりリセットされ、水平同期信号HSTVのクロック数
をカウントし、映像信号VSTVの垂直有効走査期間中のS
2 クロック目から、有効水平走査の輝度信号LSTVの量子
化を許可する垂直書込開始信号VWS を出力する。
【0053】垂直書込回数カウンタ226 は垂直同期信号
VSTVによりリセットされ、垂直書込開始信号VWS が出力
されると、垂直書込ラインクロック信号VWLCK のクロッ
クのカウントを開始し、映像信号VSTVの垂直有効走査期
間内をE2 クロック間、輝度信号LSTVの量子化を許可す
る垂直書込回数信号VWT を出力する。従って、垂直書込
回数カウンタ226 は垂直有効走査期間を制御することに
なる。
VSTVによりリセットされ、垂直書込開始信号VWS が出力
されると、垂直書込ラインクロック信号VWLCK のクロッ
クのカウントを開始し、映像信号VSTVの垂直有効走査期
間内をE2 クロック間、輝度信号LSTVの量子化を許可す
る垂直書込回数信号VWT を出力する。従って、垂直書込
回数カウンタ226 は垂直有効走査期間を制御することに
なる。
【0054】3ポート映像メモリ310 の表示画面に対す
る水平方向の書込位置、即ちCOLUMN方向の書込位置は、
アドレス・プリセットモードにより、量子化した輝度信
号LSTVの60ビットを1ブロックとして、ブロック指定し
て行なう。又、ブロック指定はアドレス入力信号ADD0〜
ADD3によって16段階で行なう。アドレス入力信号ADD0〜
ADD3はCPU620 が設定できる。3ポート映像メモリ31
0 の表示画面に対する垂直方向の書込位置は垂直書込オ
フセットカウンタ227 により設定する。
る水平方向の書込位置、即ちCOLUMN方向の書込位置は、
アドレス・プリセットモードにより、量子化した輝度信
号LSTVの60ビットを1ブロックとして、ブロック指定し
て行なう。又、ブロック指定はアドレス入力信号ADD0〜
ADD3によって16段階で行なう。アドレス入力信号ADD0〜
ADD3はCPU620 が設定できる。3ポート映像メモリ31
0 の表示画面に対する垂直方向の書込位置は垂直書込オ
フセットカウンタ227 により設定する。
【0055】垂直書込オフセットカウンタ227 は垂直同
期信号VSTVによりリセットされ、基本同期信号BSYNC に
同期しながら3ポート映像メモリ310 の垂直方向の書込
位置をオフセットする垂直書込オフセット信号VWOFT及
びラインインクリメント信号INC0をS3 クロック出力
し、3ポート映像メモリ310の垂直方向の書込位置を制
御する。
期信号VSTVによりリセットされ、基本同期信号BSYNC に
同期しながら3ポート映像メモリ310 の垂直方向の書込
位置をオフセットする垂直書込オフセット信号VWOFT及
びラインインクリメント信号INC0をS3 クロック出力
し、3ポート映像メモリ310の垂直方向の書込位置を制
御する。
【0056】なお、S1 の値、E1 の値、S2 の値、E
2 の値、S3 の値はCPU620 が設定する。
2 の値、S3 の値はCPU620 が設定する。
【0057】次に、図8に示したデジタイズ制御部220
及びその周辺回路の動作について、図9のタイミングチ
ャートを参照して説明する。
及びその周辺回路の動作について、図9のタイミングチ
ャートを参照して説明する。
【0058】(1) 垂直同期信号VSTVがハイレベル『H』
になると(図9(a) 参照)、垂直書込開始カウンタ225
、垂直書込回数カウンタ226 及び垂直書込オフセット
カウンタ227 がリセットされ、垂直書込開始信号VWS 及
び垂直書込回数信号VWT がロ−レベル『L』になる(図
9 (d) 及び (e) 参照)。
になると(図9(a) 参照)、垂直書込開始カウンタ225
、垂直書込回数カウンタ226 及び垂直書込オフセット
カウンタ227 がリセットされ、垂直書込開始信号VWS 及
び垂直書込回数信号VWT がロ−レベル『L』になる(図
9 (d) 及び (e) 参照)。
【0059】(2) 垂直書込オフセットカウンタ227 は基
本同期信号BSYNC を垂直書込オフセット信号VWOFT とし
てS3 クロック分だけ出力する(図9 (h)参照)。垂直
書込オフセット信号VWOFT がOR回路228 を介しての出
力により、3ポート映像メモリ310 のポート0ラインイ
ンクリメント信号端子INC0に出力され、3ポート映像メ
モリ310 は垂直方向のアドレスがS3 回インクリメント
されることになる。
本同期信号BSYNC を垂直書込オフセット信号VWOFT とし
てS3 クロック分だけ出力する(図9 (h)参照)。垂直
書込オフセット信号VWOFT がOR回路228 を介しての出
力により、3ポート映像メモリ310 のポート0ラインイ
ンクリメント信号端子INC0に出力され、3ポート映像メ
モリ310 は垂直方向のアドレスがS3 回インクリメント
されることになる。
【0060】(3)一方、垂直書込開始カウンタ225は水平
同期信号VSTVのクロック数がS2 になると、垂直書込開
始信号VWS をハイレベル『H』にして、垂直有効走査期
間にわたり量子化を許可する(図9(d) 参照)。
同期信号VSTVのクロック数がS2 になると、垂直書込開
始信号VWS をハイレベル『H』にして、垂直有効走査期
間にわたり量子化を許可する(図9(d) 参照)。
【0061】(4)垂直書込オフセット信号VWOFTのクロッ
クを得た3ポート映像メモリ310 は垂直書込がオフセッ
トされ、水平同期信号HSTVがハイレベル『H』になると
(図9(j) 参照)、水平書込開始カウンタ222 及び水平
書込回数カウンタ223 がリセットされ、水平書込開始信
号HWS 及び水平書込回数信号HWT をローレベル『L』に
する(図9(n) 及び(o) 参照)。又、ドットクロック発
生器221 は水平書込ドットクロック信号HWDCK を出力す
る(図9(m) 参照)。水平書込ドットクロック信号HWDC
K の出力により、ADC210 は水平書込ドットクロック
信号HWDCK をサンプリングホールド信号及びデータラッ
チ信号として動作し、輝度信号LSTVをサンプリングす
る。
クを得た3ポート映像メモリ310 は垂直書込がオフセッ
トされ、水平同期信号HSTVがハイレベル『H』になると
(図9(j) 参照)、水平書込開始カウンタ222 及び水平
書込回数カウンタ223 がリセットされ、水平書込開始信
号HWS 及び水平書込回数信号HWT をローレベル『L』に
する(図9(n) 及び(o) 参照)。又、ドットクロック発
生器221 は水平書込ドットクロック信号HWDCK を出力す
る(図9(m) 参照)。水平書込ドットクロック信号HWDC
K の出力により、ADC210 は水平書込ドットクロック
信号HWDCK をサンプリングホールド信号及びデータラッ
チ信号として動作し、輝度信号LSTVをサンプリングす
る。
【0062】水平書込開始カウンタ222 は水平書込ドッ
トクロック信号HWDCK のクロック数をカウントし、その
カウント値がS1 になると、水平書込開始信号HWS をハ
イレベル『H』にして、有効水平走査期間の量子化を許
可する(図9(n) 参照)。これと同時に、水平書込開始
カウンタ222 は3ポート映像メモリ310 のポート0水平
クリア信号HCLR0 を1クロック出力して、書き込み準備
をする。このとき、AND回路229 はハイレベル『H』
の水平書込開始信号HWS 、反転入力されるローレベル
『L』の水平書込回数信号HWT 、ハイレベル『H』の垂
直書込開始信号VWS 及び反転入力されるローレベル
『L』の垂直書込回数信号VWTの論理積条件をとり、水
平書込ドットクロック信号HWDCK を書込許可信号WENBL
として、NOR回路230 に出力することになる。
トクロック信号HWDCK のクロック数をカウントし、その
カウント値がS1 になると、水平書込開始信号HWS をハ
イレベル『H』にして、有効水平走査期間の量子化を許
可する(図9(n) 参照)。これと同時に、水平書込開始
カウンタ222 は3ポート映像メモリ310 のポート0水平
クリア信号HCLR0 を1クロック出力して、書き込み準備
をする。このとき、AND回路229 はハイレベル『H』
の水平書込開始信号HWS 、反転入力されるローレベル
『L』の水平書込回数信号HWT 、ハイレベル『H』の垂
直書込開始信号VWS 及び反転入力されるローレベル
『L』の垂直書込回数信号VWTの論理積条件をとり、水
平書込ドットクロック信号HWDCK を書込許可信号WENBL
として、NOR回路230 に出力することになる。
【0063】さらに、NOR回路230 はハイレベル
『H』のポート0水平クリア信号HCLR0、ハイレベル
『H』の垂直同期信号VSTV、ハイレベル『H』の垂直書
込オフセット信号VWOFT 又は垂直書込ラインクロック信
号VWLCK 及び書込許可信号WENBL のNOT−OR条件を
とり、3ポート映像メモリ310 のライトイネーブル信号
端子WEにライトイネーブル信号WEとして出力する。3ポ
ート映像メモリ310 はライトイネーブル信号WEの出力に
よりADC210 が出力する輝度信号LSTVを書き込む。
『H』のポート0水平クリア信号HCLR0、ハイレベル
『H』の垂直同期信号VSTV、ハイレベル『H』の垂直書
込オフセット信号VWOFT 又は垂直書込ラインクロック信
号VWLCK 及び書込許可信号WENBL のNOT−OR条件を
とり、3ポート映像メモリ310 のライトイネーブル信号
端子WEにライトイネーブル信号WEとして出力する。3ポ
ート映像メモリ310 はライトイネーブル信号WEの出力に
よりADC210 が出力する輝度信号LSTVを書き込む。
【0064】同時に、水平書込回数カウンタ223 は水平
書込ドットクロック信号HWDCK のクロック数をカウント
し、そのカウント値がE1 になるまで、輝度信号LSTVの
書き込みを許可する。カウント値がE1 になると、水平
書込回数カウンタ223 は水平書込回数信号HWT をハイレ
ベル『H』にし書込を禁止する(図9(o) 参照)。
書込ドットクロック信号HWDCK のクロック数をカウント
し、そのカウント値がE1 になるまで、輝度信号LSTVの
書き込みを許可する。カウント値がE1 になると、水平
書込回数カウンタ223 は水平書込回数信号HWT をハイレ
ベル『H』にし書込を禁止する(図9(o) 参照)。
【0065】輝度信号LSTVを書き込んでいる間に、垂直
書込ラインクロック発生器224 が垂直書込ラインクロッ
ク信号VWLCK を出力するまでの間は、同一の垂直方向の
ライトアドレスに対して、水平方向の書込が行われる。
書込ラインクロック発生器224 が垂直書込ラインクロッ
ク信号VWLCK を出力するまでの間は、同一の垂直方向の
ライトアドレスに対して、水平方向の書込が行われる。
【0066】垂直書込ラインクロック発生器224 が垂直
書込ラインクロック信号VWLCK を、3ポート映像メモリ
310 のポート0ラインインクリメントINC0信号として出
力すると、3ポート映像メモリ310 の垂直方向の書込ラ
インアドレスが1進む。
書込ラインクロック信号VWLCK を、3ポート映像メモリ
310 のポート0ラインインクリメントINC0信号として出
力すると、3ポート映像メモリ310 の垂直方向の書込ラ
インアドレスが1進む。
【0067】垂直書込回数カウンタ226 に垂直書込ライ
ンクロック発生器224 から出力される垂直書込ラインク
ロック信号VWLCK のクロック数がE2 になると、垂直書
込回数カウンタ226 は垂直書込回数信号VWT をハイレベ
ル『H』にして、垂直有効走査期間に対し、3ポート映
像メモリ310 の書込を停止する(図9(e) 参照)。この
書込の停止は次に垂直同期信号VSTVがハイベル『H』に
なるまで続く。
ンクロック発生器224 から出力される垂直書込ラインク
ロック信号VWLCK のクロック数がE2 になると、垂直書
込回数カウンタ226 は垂直書込回数信号VWT をハイレベ
ル『H』にして、垂直有効走査期間に対し、3ポート映
像メモリ310 の書込を停止する(図9(e) 参照)。この
書込の停止は次に垂直同期信号VSTVがハイベル『H』に
なるまで続く。
【0068】上述したように本実施例では、信号の単純
な流れに対して、ADC210 及び3ポート映像メモリ31
0 に出力する制御信号を制御することにより、従来は、
容易でなかったスマート映像を実現できる。
な流れに対して、ADC210 及び3ポート映像メモリ31
0 に出力する制御信号を制御することにより、従来は、
容易でなかったスマート映像を実現できる。
【0069】なお、上述動作はハイレベル『H』をアク
テイブ論理としたが、ローレベル『L』をアクティブ論
理としても同じである。
テイブ論理としたが、ローレベル『L』をアクティブ論
理としても同じである。
【0070】本実施例により、映像信号VSTVの任意の解
像度、任意のアスペクト比、任意の領域のウインドウ表
示及びマルチストロボ静止画等の映像テクニックを、C
PU620 により容易に操作でき、かつ民生機器向けの低
価格化の実現が容易であるため、今後普及するパソコン
テレビ、インテリジェンス端末、テレビ電話、スマート
テレビ等の映像機器の他映像を用いた監視カメラからに
対する領域指定監視システム等も用いられ、今後映像と
結び付く機器にはなくてはならない。
像度、任意のアスペクト比、任意の領域のウインドウ表
示及びマルチストロボ静止画等の映像テクニックを、C
PU620 により容易に操作でき、かつ民生機器向けの低
価格化の実現が容易であるため、今後普及するパソコン
テレビ、インテリジェンス端末、テレビ電話、スマート
テレビ等の映像機器の他映像を用いた監視カメラからに
対する領域指定監視システム等も用いられ、今後映像と
結び付く機器にはなくてはならない。
【0071】3ポート映像メモリ310 はCPU620 が映
像デ−タを書き込む場合には、以下の動作をする。ま
ず、CPU620 は書込制御部340 の切換制御信号CCを制
御して、映像データ選択部320 及び映像メモリ制御信号
選択部330 を切り換える。この切り換えにより、3ポー
ト映像メモリ310 はデジタイズ制御部220 が出力する書
込制御信号WTCVでなく、書込制御部340 が出力する書込
制御信号WCPCが入力されることになる。
像デ−タを書き込む場合には、以下の動作をする。ま
ず、CPU620 は書込制御部340 の切換制御信号CCを制
御して、映像データ選択部320 及び映像メモリ制御信号
選択部330 を切り換える。この切り換えにより、3ポー
ト映像メモリ310 はデジタイズ制御部220 が出力する書
込制御信号WTCVでなく、書込制御部340 が出力する書込
制御信号WCPCが入力されることになる。
【0072】CPU620 が出力する輝度信号LSPCは書込
制御部340 及び映像データ選択部320 を介して3ポート
映像メモリ310 に入力される。3ポート映像メモリ310
は書込制御部340 が出力する書込制御信号WCPCにより、
この輝度信号LSPCが書き込まれる。
制御部340 及び映像データ選択部320 を介して3ポート
映像メモリ310 に入力される。3ポート映像メモリ310
は書込制御部340 が出力する書込制御信号WCPCにより、
この輝度信号LSPCが書き込まれる。
【0073】次に、3ポート映像メモリ310 はDMA転
送により輝度信号がCPU620 に転送される。図10はこ
のDMA転送に関わる3ポート映像メモリ310 、FIF
Oメモリ360、FIFO読込制御部370 及びその周辺回
路のブロック回路図である。なお、FIFOメモリ360
は3ポート映像メモリ310 と同じ又はそれ以上の記憶容
量を有している。
送により輝度信号がCPU620 に転送される。図10はこ
のDMA転送に関わる3ポート映像メモリ310 、FIF
Oメモリ360、FIFO読込制御部370 及びその周辺回
路のブロック回路図である。なお、FIFOメモリ360
は3ポート映像メモリ310 と同じ又はそれ以上の記憶容
量を有している。
【0074】次に、CPU620 が3ポート映像メモリ31
0 の記憶している輝度信号LSMEM をDMA転送により読
み出すときの動作について説明する。まず、CPU620
に制御されている読込制御部350 は3ポート映像メモリ
310から読み出す走査線のオフセット値である走査線情
報を3ポート映像メモリ310に出力する。
0 の記憶している輝度信号LSMEM をDMA転送により読
み出すときの動作について説明する。まず、CPU620
に制御されている読込制御部350 は3ポート映像メモリ
310から読み出す走査線のオフセット値である走査線情
報を3ポート映像メモリ310に出力する。
【0075】FIFO読込制御部370 は指定された走査
線の輝度データLSMEM を3ポート映像メモリ310 をダイ
レクト・メモリ・アクセス(以下、DMAという)し
て、輝度信号LSMEM を非同期I/OであるFIFOメモ
リ360 の入力ポートに転送する。CPU620 は、FIF
Oメモリ360 に転送された輝度信号LSMEM をFIFOメ
モリ360 の出力ポートから読込制御部350 及びCPUバ
ス610 を介して読み込む。
線の輝度データLSMEM を3ポート映像メモリ310 をダイ
レクト・メモリ・アクセス(以下、DMAという)し
て、輝度信号LSMEM を非同期I/OであるFIFOメモ
リ360 の入力ポートに転送する。CPU620 は、FIF
Oメモリ360 に転送された輝度信号LSMEM をFIFOメ
モリ360 の出力ポートから読込制御部350 及びCPUバ
ス610 を介して読み込む。
【0076】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。
【0077】次に、図10に示したDMA回路の動作につ
いて、図11のタイミングチャートを参照して説明する。
いて、図11のタイミングチャートを参照して説明する。
【0078】(1) FIFO読込制御部370 が3ポート映
像メモリ310 の水平方向のアドレスをリセットする水平
クリア信号HCLRを輝度データバス371 を介して3ポート
映像メモリ310 に出力すると(図11(b) 参照)、3ポー
ト映像メモリ310 が0番地にセットされる。又、水平ク
リア信号HCLRの出力と同時にFIFO読込制御部370 が
FIFOメモリ360 の入力部のアドレスのリセット信号
FRR (水平クリア信号HCLRをNOT回路372 が反転した
信号)をFIFOメモリ360 に出力すると(図11(d) 参
照)、FIFOメモリ360 の書込アドレスが0番地にセ
ットされる。
像メモリ310 の水平方向のアドレスをリセットする水平
クリア信号HCLRを輝度データバス371 を介して3ポート
映像メモリ310 に出力すると(図11(b) 参照)、3ポー
ト映像メモリ310 が0番地にセットされる。又、水平ク
リア信号HCLRの出力と同時にFIFO読込制御部370 が
FIFOメモリ360 の入力部のアドレスのリセット信号
FRR (水平クリア信号HCLRをNOT回路372 が反転した
信号)をFIFOメモリ360 に出力すると(図11(d) 参
照)、FIFOメモリ360 の書込アドレスが0番地にセ
ットされる。
【0079】(2) 3ポート映像メモリ310 のセット後、
FIFO読込制御部370 の出力するクロック信号CLK が
立上る度毎に(図11(a) 参照)、3ポート映像メモリ31
0 が輝度信号LSMEM を出力し(図11(c) 参照)、FIF
Oメモリ360 が3ポート映像メモリ310 から出力された
輝度信号LSMEM を読み込む。
FIFO読込制御部370 の出力するクロック信号CLK が
立上る度毎に(図11(a) 参照)、3ポート映像メモリ31
0 が輝度信号LSMEM を出力し(図11(c) 参照)、FIF
Oメモリ360 が3ポート映像メモリ310 から出力された
輝度信号LSMEM を読み込む。
【0080】(3) クロック信号CLK が立下がる度毎に
(第11図(a) 参照)、3ポート映像メモリ310 のアドレ
ス及びFIFOメモリ360 のアドレスが1ずつインクリ
メントされ、3ポート映像メモリ310 からの輝度信号LS
MEM の読み出し及びFIFOメモリ360 への輝度信号LS
MEM の書き込みが繰り返して実行される。
(第11図(a) 参照)、3ポート映像メモリ310 のアドレ
ス及びFIFOメモリ360 のアドレスが1ずつインクリ
メントされ、3ポート映像メモリ310 からの輝度信号LS
MEM の読み出し及びFIFOメモリ360 への輝度信号LS
MEM の書き込みが繰り返して実行される。
【0081】(4) 輝度信号LSMEM の読み出し及び書き込
みがN回(最大繰返数)行われると、FIFO読込制御
部370 が水平クリア信号HCLR及びFRR 信号を出力し、3
ポート映像メモリ310 及びFIFOメモリ360 のアドレ
スを0番地にセットし、上述した動作を繰り返す。この
場合、FIFO読込制御部370 の出力するクロック信号
CLK は3ポート映像メモリ310 の読み出し条件の仕様上
から10 MHz以上の周波数であるため、3ポート映像メモ
リ310 のリフレッシュタイミングとして使用する。
みがN回(最大繰返数)行われると、FIFO読込制御
部370 が水平クリア信号HCLR及びFRR 信号を出力し、3
ポート映像メモリ310 及びFIFOメモリ360 のアドレ
スを0番地にセットし、上述した動作を繰り返す。この
場合、FIFO読込制御部370 の出力するクロック信号
CLK は3ポート映像メモリ310 の読み出し条件の仕様上
から10 MHz以上の周波数であるため、3ポート映像メモ
リ310 のリフレッシュタイミングとして使用する。
【0082】次に、図12は3ポート映像メモリ310 の輝
度信号を記憶したFIFOメモリ360 のアドレスを所定
の番地にセットして、FIFOメモリ360 から輝度信号
LSFIFOを読み出すオフセット回路の回路図である。この
オフセット回路の動作について図13のタイミングチャー
トを参照して説明する。
度信号を記憶したFIFOメモリ360 のアドレスを所定
の番地にセットして、FIFOメモリ360 から輝度信号
LSFIFOを読み出すオフセット回路の回路図である。この
オフセット回路の動作について図13のタイミングチャー
トを参照して説明する。
【0083】(1) CPU620 はCPUバス610 を介して
読込制御部350 にFIFOメモリ360 の読出オフセット
値Nをセットする。
読込制御部350 にFIFOメモリ360 の読出オフセット
値Nをセットする。
【0084】(2) CPU620 がハイレベル『H』のFI
FO読込メモリリセット信号PRを出力すると(図13(b)
参照)、FIFO読込制御部350 内のカウンタ及びFI
FOメモリ360 内の読出アドレスが0番地にセットされ
る。又、FIFO読込メモリリセツト信号RRの出力によ
り、読込制御部350 内のクロックをスタートさせるFI
FO読込オフセット許可信号CST 及びクロックを停止さ
せるFIFO読込オフセット終了信号CENDがローレベル
『L』になり、CPU620 がFIFOメモリ360 及びF
IFO読込制御部350 にクロック信号CLK をNクロック
分出力する。
FO読込メモリリセット信号PRを出力すると(図13(b)
参照)、FIFO読込制御部350 内のカウンタ及びFI
FOメモリ360 内の読出アドレスが0番地にセットされ
る。又、FIFO読込メモリリセツト信号RRの出力によ
り、読込制御部350 内のクロックをスタートさせるFI
FO読込オフセット許可信号CST 及びクロックを停止さ
せるFIFO読込オフセット終了信号CENDがローレベル
『L』になり、CPU620 がFIFOメモリ360 及びF
IFO読込制御部350 にクロック信号CLK をNクロック
分出力する。
【0085】(3) FIFO読込制御部350 はクロック信
号CLK がNクロック分出力された後(図13(a) 参照)、
FIFO読込オフセット終了信号CENDをハイレベル
『H』にし(図13(d) 参照)、FIF0メモリ360 及び
FIFO読込制御部350 に対するクロック信号CLK の出
力を停止させる。このとき、FIFOメモリ360 はその
出力部にN番地の輝度信号LSFIFOをDATA信号として出力
する。又、FIFO読込オフセット終了信号CENDはCP
U620 に対しても出力され、CPU620 はチップセレク
ト・読込信号RD/CS のハイレベル『H』により、DATA信
号を読み込む。
号CLK がNクロック分出力された後(図13(a) 参照)、
FIFO読込オフセット終了信号CENDをハイレベル
『H』にし(図13(d) 参照)、FIF0メモリ360 及び
FIFO読込制御部350 に対するクロック信号CLK の出
力を停止させる。このとき、FIFOメモリ360 はその
出力部にN番地の輝度信号LSFIFOをDATA信号として出力
する。又、FIFO読込オフセット終了信号CENDはCP
U620 に対しても出力され、CPU620 はチップセレク
ト・読込信号RD/CS のハイレベル『H』により、DATA信
号を読み込む。
【0086】(4) チップセレクト・読込信号RD/CS がロ
ーレベル『L』になると、FIFOメモリ360 のアドレ
スが1だけインクリメントされる。クロック信号CLK は
周波数が10 MHz以上と非常に高いので、CPU620 の持
つ読み込みサイクルによるFIFO読込位置にオフセッ
ト時間より1/10以下のオフセット時間で済むため、
CPU620 はFIFOメモリ360 の任意の領域の輝度信
号LSFIFOの読み込みを非常に効率良く行なうことができ
る。
ーレベル『L』になると、FIFOメモリ360 のアドレ
スが1だけインクリメントされる。クロック信号CLK は
周波数が10 MHz以上と非常に高いので、CPU620 の持
つ読み込みサイクルによるFIFO読込位置にオフセッ
ト時間より1/10以下のオフセット時間で済むため、
CPU620 はFIFOメモリ360 の任意の領域の輝度信
号LSFIFOの読み込みを非常に効率良く行なうことができ
る。
【0087】上述したように3ポート映像メモリ310 の
出力部を10(MHz )以上で動作させることができるの
で、クロック信号CLK を3ポート映像メモリ310 のダイ
ナミックメモリのリフレッシュタイミングとして使用で
きる。そのため、3ポート映像メモリ310 からDAC41
0 への輝度信号LSMEM の転送が中断されずに、パソコン
モニタへの輝度信号LSMON には常時スーパーインポーズ
された映像が出力されることになる。従って、これらは
今後期待される映像機器となり得るパソコンTV、イン
テリジェンス端末、TV電話等の機器に応用できる。
出力部を10(MHz )以上で動作させることができるの
で、クロック信号CLK を3ポート映像メモリ310 のダイ
ナミックメモリのリフレッシュタイミングとして使用で
きる。そのため、3ポート映像メモリ310 からDAC41
0 への輝度信号LSMEM の転送が中断されずに、パソコン
モニタへの輝度信号LSMON には常時スーパーインポーズ
された映像が出力されることになる。従って、これらは
今後期待される映像機器となり得るパソコンTV、イン
テリジェンス端末、TV電話等の機器に応用できる。
【0088】なお、図13に示したタイミングチャートの
論理は、説明上一例であり、これに限るものではない。
論理は、説明上一例であり、これに限るものではない。
【0089】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。
【0090】次に、スーパーインポーズ制御部420はC
PU620 により制御された条件に基づいて、3ポート映
像メモリ310 及びDAC410 に読出制御信号及びクロッ
ク信号CKADを出力する。3ポート映像メモリ310 は読出
制御信号により、更新されている輝度信号LSMEM が読み
出される。DAC410 は3ポート映像メモリ310 から読
み出された輝度信号LSMEMをアナログ信号LSDAに変換し
てビデオスイッチ510に出力する。
PU620 により制御された条件に基づいて、3ポート映
像メモリ310 及びDAC410 に読出制御信号及びクロッ
ク信号CKADを出力する。3ポート映像メモリ310 は読出
制御信号により、更新されている輝度信号LSMEM が読み
出される。DAC410 は3ポート映像メモリ310 から読
み出された輝度信号LSMEMをアナログ信号LSDAに変換し
てビデオスイッチ510に出力する。
【0091】AND回路530 はスーパーインポーズ制御
部420 が出力するスーパーインポーズ許可信号とCPU
620 により制御されているミキシング制御部520 が出力
する多重スーパーインポーズ許可信号のAND条件をと
る。
部420 が出力するスーパーインポーズ許可信号とCPU
620 により制御されているミキシング制御部520 が出力
する多重スーパーインポーズ許可信号のAND条件をと
る。
【0092】ビデオスイッチ510 はAND回路530 の出
力信号に基づいてスイッチング制御され、DAC410 が
出力する輝度信号LSMEM をパソコン本体側輝度信号LSPC
にスーパーインポーズして、パソコンモニタ輝度信号LS
MON として出力する。
力信号に基づいてスイッチング制御され、DAC410 が
出力する輝度信号LSMEM をパソコン本体側輝度信号LSPC
にスーパーインポーズして、パソコンモニタ輝度信号LS
MON として出力する。
【0093】次に、図14は図4に示したスーパーインポ
ーズ制御420 及びその部の周辺回路のブロック回路図で
ある。なお、AND回路530 は除いてある。又、3ポー
ト映像メモリ310 は上述したソニー社製CXK1206 又は富
士通社製MB81C1501 であり、3つの入出力ポートのう
ち、読出ポートを使用する。ソニ−社製CXK1206 のデー
タシート番号71215-STの27頁〜31頁までにタイミングチ
ャートが記載されている。使用ポートは2頁のリードポ
ート1を用いる。
ーズ制御420 及びその部の周辺回路のブロック回路図で
ある。なお、AND回路530 は除いてある。又、3ポー
ト映像メモリ310 は上述したソニー社製CXK1206 又は富
士通社製MB81C1501 であり、3つの入出力ポートのう
ち、読出ポートを使用する。ソニ−社製CXK1206 のデー
タシート番号71215-STの27頁〜31頁までにタイミングチ
ャートが記載されている。使用ポートは2頁のリードポ
ート1を用いる。
【0094】3ポート映像メモリ310 はメモリ駆動クロ
ック信号HDCKがポート1シフト信号CKR1に、メモリ垂直
/水平リセット信号MRSTがポート1直クリアVCLR1 に、
水平方向リセット信号HRSTがポート1水平クリアHCLR1
に、垂直オフセット信号VOFT又は垂直ラインクロック信
号VLCKがポート1ラインインクリメントINC1に、ポート
1出力イネーブルRE1 (負論理)がポート1出力イネー
ブルRE1 (負論理)にそれぞれ入力される。
ック信号HDCKがポート1シフト信号CKR1に、メモリ垂直
/水平リセット信号MRSTがポート1直クリアVCLR1 に、
水平方向リセット信号HRSTがポート1水平クリアHCLR1
に、垂直オフセット信号VOFT又は垂直ラインクロック信
号VLCKがポート1ラインインクリメントINC1に、ポート
1出力イネーブルRE1 (負論理)がポート1出力イネー
ブルRE1 (負論理)にそれぞれ入力される。
【0095】又、輝度信号LSMEM がポート1データ出力
DO10〜DO13から読み出される。これらのポート1シフト
信号CKR1、ポート1垂直クリアVCLR1 、ポート1水平ク
リア信号HCLR1 、ポート1ラインインクリメント信号IN
CL、ポート1出力イネーブルRE1 (負論理)、ポート1
データ出力DO10〜D013により、読出制御される輝度信号
LSMEM は、4ビット、即ち16階調の白黒色の輝度信号で
ある。なお、4ビット以上又はカラーの輝度信号も同様
に取り替えることは言うまでもない。
DO10〜DO13から読み出される。これらのポート1シフト
信号CKR1、ポート1垂直クリアVCLR1 、ポート1水平ク
リア信号HCLR1 、ポート1ラインインクリメント信号IN
CL、ポート1出力イネーブルRE1 (負論理)、ポート1
データ出力DO10〜D013により、読出制御される輝度信号
LSMEM は、4ビット、即ち16階調の白黒色の輝度信号で
ある。なお、4ビット以上又はカラーの輝度信号も同様
に取り替えることは言うまでもない。
【0096】図14において、310 は輝度信号LSMEM を記
憶している3ポート映像メモリ、410 は輝度信号 LSMEM
をアナログ変換して輝度信号LSDAを出力するDAC、51
0 は切換信号入力端子に入力される切換信号CNT によ
り、A点又はB点の入力を、コモン点C点から出力する
ビデオスイッチ、620 は輝度信号LSPC、水平同期信号HS
PC及び垂直同期信号VSPCを出力するパソコンのCPU、
610 はCPUバス、421は水平基準読出ドットクロック
信号HBDCK を出力する水平基準読出ドットクロック発生
器、422 は水平読出開始A信号HRSA及び水平読出方向リ
セット信号HRSTを出力する水平読出開始カウンタ、423
は水平読出開始B信号HRSBを出力する水平64クロックカ
ウンタ、424 は水平読出回数信号HRT を出力する水平読
出回数カウンタ、425 は水平読出ドットクロック信号HD
DAを出力する水平読出ドットクロック発生器、426 は水
平基準読出ドットクロック発生器421 のカウント数をC
PU620 により任意に設定できる機能を有しており、垂
直読出オフセット信号VROFTを出力するメモリ垂直読出
オフセットカウンタ、427 は垂直ブラッキング終了信号
VBE を出力する垂直ブラッキング数カウンタ、428 は垂
直読出開始信号VRS を出力する垂直読出開始カウンタ、
429 は垂直読出回数信号VRT を出力する垂直読出回数カ
ウンタ、430 は垂直読出ラインクロック信号VRLCK を出
力する垂直読出ラインクロック発生器、431 はスーパー
インポーズ許可信号SENBL を出力するAND回路、432
は垂直読出オフセット信号VTOFT 又は垂直読出ラインイ
ンクリメント信号VRLCK のいずれか一方を垂直読出クリ
ア信号VCLR1 として出力するOR回路、433 はリードイ
ネーブル信号RE1 を出力するNOR回路、434 、435 は
トライステート回路、436 はインバータ回路である。
憶している3ポート映像メモリ、410 は輝度信号 LSMEM
をアナログ変換して輝度信号LSDAを出力するDAC、51
0 は切換信号入力端子に入力される切換信号CNT によ
り、A点又はB点の入力を、コモン点C点から出力する
ビデオスイッチ、620 は輝度信号LSPC、水平同期信号HS
PC及び垂直同期信号VSPCを出力するパソコンのCPU、
610 はCPUバス、421は水平基準読出ドットクロック
信号HBDCK を出力する水平基準読出ドットクロック発生
器、422 は水平読出開始A信号HRSA及び水平読出方向リ
セット信号HRSTを出力する水平読出開始カウンタ、423
は水平読出開始B信号HRSBを出力する水平64クロックカ
ウンタ、424 は水平読出回数信号HRT を出力する水平読
出回数カウンタ、425 は水平読出ドットクロック信号HD
DAを出力する水平読出ドットクロック発生器、426 は水
平基準読出ドットクロック発生器421 のカウント数をC
PU620 により任意に設定できる機能を有しており、垂
直読出オフセット信号VROFTを出力するメモリ垂直読出
オフセットカウンタ、427 は垂直ブラッキング終了信号
VBE を出力する垂直ブラッキング数カウンタ、428 は垂
直読出開始信号VRS を出力する垂直読出開始カウンタ、
429 は垂直読出回数信号VRT を出力する垂直読出回数カ
ウンタ、430 は垂直読出ラインクロック信号VRLCK を出
力する垂直読出ラインクロック発生器、431 はスーパー
インポーズ許可信号SENBL を出力するAND回路、432
は垂直読出オフセット信号VTOFT 又は垂直読出ラインイ
ンクリメント信号VRLCK のいずれか一方を垂直読出クリ
ア信号VCLR1 として出力するOR回路、433 はリードイ
ネーブル信号RE1 を出力するNOR回路、434 、435 は
トライステート回路、436 はインバータ回路である。
【0097】パソコンが出力する輝度信号LSPCは、ビデ
オスイッチ510 のA点に入力される。又、水平同期信号
HSPCは水平基準読出ドットクロック発生器421 、水平読
出開始カウンタ422 、水平64クロックカウンタ423 、水
平読出回数カウンタ424 、水平読出ドットクロック発生
器425 、垂直ブラッキング数カウンタ427 、垂直読出開
始カウン428 、垂直読出回数カウンタ429 、垂直読出ラ
インクロック発生器430 及びパソコンモニタ(図示せ
ず)にそれぞれ入力される。
オスイッチ510 のA点に入力される。又、水平同期信号
HSPCは水平基準読出ドットクロック発生器421 、水平読
出開始カウンタ422 、水平64クロックカウンタ423 、水
平読出回数カウンタ424 、水平読出ドットクロック発生
器425 、垂直ブラッキング数カウンタ427 、垂直読出開
始カウン428 、垂直読出回数カウンタ429 、垂直読出ラ
インクロック発生器430 及びパソコンモニタ(図示せ
ず)にそれぞれ入力される。
【0098】水平読出開始カウンタ422 、水平64クロッ
クカウンタ423 及び水平読出回数カウンタ424 は水平同
期信号HSPCによりそのカウント値がそれぞれリセットさ
れる。
クカウンタ423 及び水平読出回数カウンタ424 は水平同
期信号HSPCによりそのカウント値がそれぞれリセットさ
れる。
【0099】さらに、垂直同期信号VSPCは3ポート映像
メモリ310 のポート1垂直クリアVCLR1 、NOR回路43
3 、垂直読出オフセットカウンタ426 、垂直ブラッキン
グ数カウンタ427 、垂直読出開始カウンタ428 、垂直読
出回数カウンタ429 、垂直読出ラインクロック発生器43
0 及びパソコンモニタにそれぞれ入力される。
メモリ310 のポート1垂直クリアVCLR1 、NOR回路43
3 、垂直読出オフセットカウンタ426 、垂直ブラッキン
グ数カウンタ427 、垂直読出開始カウンタ428 、垂直読
出回数カウンタ429 、垂直読出ラインクロック発生器43
0 及びパソコンモニタにそれぞれ入力される。
【0100】垂直読出オフセットカウンタ426 、垂直ブ
ランキング数カウンタ427 、垂直読出開始カウンタ428
、垂直読出回数カウンタ429 は垂直同期信号VSPCによ
りそのカウント値がそれぞれリセットされる。
ランキング数カウンタ427 、垂直読出開始カウンタ428
、垂直読出回数カウンタ429 は垂直同期信号VSPCによ
りそのカウント値がそれぞれリセットされる。
【0101】水平基準読出ドットクロック発生器421
は、水平同期信号HSPCに同期し、垂直同期信号HSPCの数
100 倍の周波数の信号を出力するPLL回路により構成
されており、パソコンモニタの水平ドットクロック信号
に対応した水平基準読出ドットクロック信号HBDCK を出
力する。
は、水平同期信号HSPCに同期し、垂直同期信号HSPCの数
100 倍の周波数の信号を出力するPLL回路により構成
されており、パソコンモニタの水平ドットクロック信号
に対応した水平基準読出ドットクロック信号HBDCK を出
力する。
【0102】水平基準読出ドットクロック信号HBDCK は
水平読出開始カウンタ422 、水平64クロックカウンタ42
3 、水平読出回数カウンタ424 、垂直読出オフセットカ
ウンタ426 及びトライステート回路435 を介して3ポー
ト映像メモリ310 のクロック信号HDCKとして3ポート映
像メモリ310 のポート1シフト信号端子CKR1に出力され
る。
水平読出開始カウンタ422 、水平64クロックカウンタ42
3 、水平読出回数カウンタ424 、垂直読出オフセットカ
ウンタ426 及びトライステート回路435 を介して3ポー
ト映像メモリ310 のクロック信号HDCKとして3ポート映
像メモリ310 のポート1シフト信号端子CKR1に出力され
る。
【0103】水平読出ドットクロック発生器425 は水平
同期信号HSPCに同期し、水平同期信号HSPCの周波数のN
1 倍の周波数の信号を出力するPLL回路により構成さ
れており、水平読出ドットクロック信号HDDAを出力す
る。
同期信号HSPCに同期し、水平同期信号HSPCの周波数のN
1 倍の周波数の信号を出力するPLL回路により構成さ
れており、水平読出ドットクロック信号HDDAを出力す
る。
【0104】水平読出ドットクロック信号HDDAはトライ
ステート回路434 を介して3ポート映像メモリ310 のク
ロック信号HDCKとして3ポート映像メモリ310 のポート
1シフト信号端子CKR1及びDAC410 に出力され、輝度
信号LSMEM の読出クロック信号及びDAC410 の変換ク
ロック信号として用いられる。
ステート回路434 を介して3ポート映像メモリ310 のク
ロック信号HDCKとして3ポート映像メモリ310 のポート
1シフト信号端子CKR1及びDAC410 に出力され、輝度
信号LSMEM の読出クロック信号及びDAC410 の変換ク
ロック信号として用いられる。
【0105】垂直読出ラインクロック発生器430 は垂直
同期信号VSPCに同期し、垂直同期信号VSPCの周波数のN
2 倍の周波数の信号を出力するをPLL回路により構成
されており、垂直読出ラインクロック信号VRLCK を出力
する。
同期信号VSPCに同期し、垂直同期信号VSPCの周波数のN
2 倍の周波数の信号を出力するをPLL回路により構成
されており、垂直読出ラインクロック信号VRLCK を出力
する。
【0106】垂直読出ラインクロック信号VRLCK は3ポ
ート映像メモリ310 のクロック信号HDCKと同期してお
り、OR回路432 を介して3ポート映像メモリ310 の垂
直方向のアドレスであるラインアドレスを進めるポート
1ラインインクリメント1NC1及びOR回路432 、NOR
回路433 を介してポート1出力イネーブルRE1 (負論
理)に出力される。
ート映像メモリ310 のクロック信号HDCKと同期してお
り、OR回路432 を介して3ポート映像メモリ310 の垂
直方向のアドレスであるラインアドレスを進めるポート
1ラインインクリメント1NC1及びOR回路432 、NOR
回路433 を介してポート1出力イネーブルRE1 (負論
理)に出力される。
【0107】これら水平基準読出ドットクロック信号HB
DCK 、水平読出ドットクロック信号HDDA及び垂直読出ラ
インクロック信号VRLCK により、スーパーインポーズ回
路420 の基本的なタイミングを得る。
DCK 、水平読出ドットクロック信号HDDA及び垂直読出ラ
インクロック信号VRLCK により、スーパーインポーズ回
路420 の基本的なタイミングを得る。
【0108】垂直読出オフセットカウンタ426 は3ポー
ト映像メモリ310 の読出開始オフセット点を決めるた
め、垂直同期信号VSPCによりカウント値がリセットされ
た後に、水平基準読出ドットクロック発生器421 が出力
する水平基準読出ドットクロック信号HBDCK に同期しな
がら、3ポート映像メモリ310 の垂直方向のラインアド
レスを加算する垂直オフセット信号VOFTを出力する。
ト映像メモリ310 の読出開始オフセット点を決めるた
め、垂直同期信号VSPCによりカウント値がリセットされ
た後に、水平基準読出ドットクロック発生器421 が出力
する水平基準読出ドットクロック信号HBDCK に同期しな
がら、3ポート映像メモリ310 の垂直方向のラインアド
レスを加算する垂直オフセット信号VOFTを出力する。
【0109】垂直ブラッキング数カウンタ427 は輝度信
号LSPCの垂直バックポーチ領域を削除させるためのカウ
ンタ(図示せず)が水平同期信号HSPCのクロック数をカ
ウントし、垂直バックポーチ領域を過ぎると垂直ブラッ
キング終了信号VBE を出力する。
号LSPCの垂直バックポーチ領域を削除させるためのカウ
ンタ(図示せず)が水平同期信号HSPCのクロック数をカ
ウントし、垂直バックポーチ領域を過ぎると垂直ブラッ
キング終了信号VBE を出力する。
【0110】垂直読出開始カウンタ428 は垂直ブラッキ
ング数カウンタ427 が出力する許可信号である垂直ブラ
ッキング終了信号VBE の出力により、水平同期信号HSPC
のクロック数をカウントし、3ポート映像メモリ310 か
らの垂直方向に対する読出開始 許可信号である垂直読
出開始信号VRS を出力する。
ング数カウンタ427 が出力する許可信号である垂直ブラ
ッキング終了信号VBE の出力により、水平同期信号HSPC
のクロック数をカウントし、3ポート映像メモリ310 か
らの垂直方向に対する読出開始 許可信号である垂直読
出開始信号VRS を出力する。
【0111】垂直読出回数カウンタ429 は垂直読出開始
カウンタ428 が出力する許可信号である輝度信号VRS の
出力により、水平同期信号HSPCのクロック数をカウント
し、3ポート映像メモリ310 からの垂直方向に対する読
出期間である垂直読出回数信号VRTを出力する。
カウンタ428 が出力する許可信号である輝度信号VRS の
出力により、水平同期信号HSPCのクロック数をカウント
し、3ポート映像メモリ310 からの垂直方向に対する読
出期間である垂直読出回数信号VRTを出力する。
【0112】垂直読出オフセットカウンタ426 、垂直ブ
ランキング数カウンタ427 、垂直読出開始カウンタ428
及び垂直読出回数カウンタ429 により、3ポ−ト映像メ
モリ310 の垂直制御をする。
ランキング数カウンタ427 、垂直読出開始カウンタ428
及び垂直読出回数カウンタ429 により、3ポ−ト映像メ
モリ310 の垂直制御をする。
【0113】なお、垂直読出オフセットカウンタ426 が
カウントする水平基準読出ドットクロック信号HBDCK の
クロック数、垂直ブラッキング数カウンタ427 がカウン
トする水平同期信号HSPCのクロック数、垂直読出開始カ
ウンタ428 がカウントする水平同期信号HSPCのクロック
数及び垂直読出回数カウンタ429 がカウントする水平同
期信号HSPCのクロック数はCPU620 がそれぞれの任意
の値に設定できる。
カウントする水平基準読出ドットクロック信号HBDCK の
クロック数、垂直ブラッキング数カウンタ427 がカウン
トする水平同期信号HSPCのクロック数、垂直読出開始カ
ウンタ428 がカウントする水平同期信号HSPCのクロック
数及び垂直読出回数カウンタ429 がカウントする水平同
期信号HSPCのクロック数はCPU620 がそれぞれの任意
の値に設定できる。
【0114】又、水平読出開始カウンタ422 は水平基準
読出ドットクロック発生器421 が出力する水平基準読出
ドットクロック信号HBDCK のクロック数をカウントし、
3ポート映像メモリ310 の水平方向に対する読出開始許
可信号である水平読出開始A信号HRSAを出力する。
読出ドットクロック発生器421 が出力する水平基準読出
ドットクロック信号HBDCK のクロック数をカウントし、
3ポート映像メモリ310 の水平方向に対する読出開始許
可信号である水平読出開始A信号HRSAを出力する。
【0115】水平64クロックカウンタ192 は水平読出開
始カウンタ422 が出力する許可信号である水平読出開始
A信号HRSAの出力により、水平基準読出ドットクロック
発生器421 が出力する基準ドットクロック信号HBDCK の
クロック数をカウントし、そのカウント値が3ポート映
像メモリ310 の読出時の特性である64クロックになる
と、水平読出開始B信号HRSBを出力する。
始カウンタ422 が出力する許可信号である水平読出開始
A信号HRSAの出力により、水平基準読出ドットクロック
発生器421 が出力する基準ドットクロック信号HBDCK の
クロック数をカウントし、そのカウント値が3ポート映
像メモリ310 の読出時の特性である64クロックになる
と、水平読出開始B信号HRSBを出力する。
【0116】水平読出回数カウンタ424 は水平基準読出
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、3ポート映像
メモリ310 の水平方向に対する読出期間の許可信号であ
る水平読出回数信号HRT を出力する。
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、3ポート映像
メモリ310 の水平方向に対する読出期間の許可信号であ
る水平読出回数信号HRT を出力する。
【0117】水平読出開始カウンタ422 、水平64クロッ
クカウンタ192 及び水平読出回数カウンタ424 により、
3ポート映像メモリ310 の水平制御をする。
クカウンタ192 及び水平読出回数カウンタ424 により、
3ポート映像メモリ310 の水平制御をする。
【0118】なお、水平読出開始カウンタ422 がカウン
トする水平基準読出ドットクロック信号HBDCK のクロッ
ク数、水平読出回数カウンタ424 がカウントする基準ド
ットクロック信号HBDCK のクロック数はCPU620 がそ
れぞれ任意の値に設定できる。
トする水平基準読出ドットクロック信号HBDCK のクロッ
ク数、水平読出回数カウンタ424 がカウントする基準ド
ットクロック信号HBDCK のクロック数はCPU620 がそ
れぞれ任意の値に設定できる。
【0119】次に、スーパーインポーズ制御部420 の動
作について、図15、図16、図17及び図18を参照して説明
する。なお、図15は3ポート映像メモリ310 の垂直方向
の読出許可のタイミングチャートであり、図16は3ポー
ト映像メモリ310 の垂直オフセットのタイミングチャー
トであり、図17は3ポート映像メモリ310 の水平方向の
読出許可のタイミングチャートであり、図18は3ポート
映像メモリ310 の水平方向の読み出しのタイミングチャ
ートである。
作について、図15、図16、図17及び図18を参照して説明
する。なお、図15は3ポート映像メモリ310 の垂直方向
の読出許可のタイミングチャートであり、図16は3ポー
ト映像メモリ310 の垂直オフセットのタイミングチャー
トであり、図17は3ポート映像メモリ310 の水平方向の
読出許可のタイミングチャートであり、図18は3ポート
映像メモリ310 の水平方向の読み出しのタイミングチャ
ートである。
【0120】まず、3ポート映像メモリ310の垂直方向
の読出許可について、図15を参照して説明する。垂直同
期信号VSPCがハイレベル『H』になると(図15(a)参
照)、垂直ブラッキング数カウンタ427 、垂直読出開始
カウンタ428 及び垂直読出回数カウンタ429 がリセット
され、垂直ブラッキング終了信号VBE 、垂直読出開始信
号VRS 及び垂直読出回数信号VRT がそれぞれロ−レベル
『L』になり、(図15(d) 、(e) 、(f) 、参照)、垂直
ブラッキング数カウンタ427 が水平同期信号HSPCのクロ
ック数をカウントし、垂直バックポーチ領域を過ぎると
垂直ブラッキング終了信号VBE をハイレベル『H』にす
る(図15(d) 参照)。
の読出許可について、図15を参照して説明する。垂直同
期信号VSPCがハイレベル『H』になると(図15(a)参
照)、垂直ブラッキング数カウンタ427 、垂直読出開始
カウンタ428 及び垂直読出回数カウンタ429 がリセット
され、垂直ブラッキング終了信号VBE 、垂直読出開始信
号VRS 及び垂直読出回数信号VRT がそれぞれロ−レベル
『L』になり、(図15(d) 、(e) 、(f) 、参照)、垂直
ブラッキング数カウンタ427 が水平同期信号HSPCのクロ
ック数をカウントし、垂直バックポーチ領域を過ぎると
垂直ブラッキング終了信号VBE をハイレベル『H』にす
る(図15(d) 参照)。
【0121】垂直ブラッキング終了信号VBEがハイレベ
ル『H』になると、垂直読出開始カウンタ428 が水平同
期信号HSPCのクロック数のカウントを開始する。垂直読
出開始カウンタ428 がCPU620 の設定した値をカウン
トすると、垂直読出開始信号VRS をハイレベル『H』に
する(図15(e) 参照)。
ル『H』になると、垂直読出開始カウンタ428 が水平同
期信号HSPCのクロック数のカウントを開始する。垂直読
出開始カウンタ428 がCPU620 の設定した値をカウン
トすると、垂直読出開始信号VRS をハイレベル『H』に
する(図15(e) 参照)。
【0122】垂直読出開始信号VRS がハイレベル『H』
になると、3ポート映像メモリ310が垂直方向に対して
て、輝度信号LSMEM の読み出しの開始が許可されたこと
になるので、垂直読出回数カウンタ429 が水平同期信号
HSPCのクロック数のカウントを開始する。垂直読出回数
カウンタ429 がCPU620 の設定した値をカウントする
と、垂直読出回数信号VRT をハイレベル『H』にする
(図15(f) 参照)。
になると、3ポート映像メモリ310が垂直方向に対して
て、輝度信号LSMEM の読み出しの開始が許可されたこと
になるので、垂直読出回数カウンタ429 が水平同期信号
HSPCのクロック数のカウントを開始する。垂直読出回数
カウンタ429 がCPU620 の設定した値をカウントする
と、垂直読出回数信号VRT をハイレベル『H』にする
(図15(f) 参照)。
【0123】AND回路431 は水平読出開始B信号HRSB
がハイレベル『H』、水平読出回数信号HRT がローレベ
ル『L』であるときは、垂直読出開始信号VRS がハイレ
ベル『H』であり、垂直読出回数信号VRT がローレベル
『L』である期間だけ、ハイレベル『H』のスーパーイ
ンポーズ許可信号SENBL を出力する。従って、3ポート
映像メモリ310 は水平方向の読出許可に基づいて輝度信
号LSMEM が読み出される。
がハイレベル『H』、水平読出回数信号HRT がローレベ
ル『L』であるときは、垂直読出開始信号VRS がハイレ
ベル『H』であり、垂直読出回数信号VRT がローレベル
『L』である期間だけ、ハイレベル『H』のスーパーイ
ンポーズ許可信号SENBL を出力する。従って、3ポート
映像メモリ310 は水平方向の読出許可に基づいて輝度信
号LSMEM が読み出される。
【0124】次に、3ポート映像メモリ310 の垂直オフ
セットについて、図16を参照して説明する。垂直同期信
号VSPCがハイレベル『H』になると(図16(a) 参照)、
垂直読出オフセットカウンタ426 がリセットされ、基準
ドットクロック信号HBDCK のクロック数のカウントを開
始する。
セットについて、図16を参照して説明する。垂直同期信
号VSPCがハイレベル『H』になると(図16(a) 参照)、
垂直読出オフセットカウンタ426 がリセットされ、基準
ドットクロック信号HBDCK のクロック数のカウントを開
始する。
【0125】垂直読出オフセットカウンタ426 がCPU
620 の設定した値をカウントしながら、垂直読出オフセ
ット信号VROFT をOR回路432 を介して3ポ−ト映像メ
モリ310 のポート1ラインインクリメントINC1に出力し
(図16(c) 参照)、3ポート映像メモリ310 の垂直オフ
セットをする。
620 の設定した値をカウントしながら、垂直読出オフセ
ット信号VROFT をOR回路432 を介して3ポ−ト映像メ
モリ310 のポート1ラインインクリメントINC1に出力し
(図16(c) 参照)、3ポート映像メモリ310 の垂直オフ
セットをする。
【0126】そのとき、NOR回路433 に垂直同期信号
VSPC及び垂直読出オフセット信号VROFT が入力されてい
るので、リードイネーブル信号RE1 (負論理)も3ポー
ト映像メモリ310 のリードイネーブルRE1 (負論理)に
出力される。
VSPC及び垂直読出オフセット信号VROFT が入力されてい
るので、リードイネーブル信号RE1 (負論理)も3ポー
ト映像メモリ310 のリードイネーブルRE1 (負論理)に
出力される。
【0127】次に、3ポート映像メモリ310 の水平方向
の読出し許可について、図17を参照して説明する。水平
同期信号HSPCが出力されると、水平読出開始カウンタ42
2 、水平64クロックカウンタ423 及び水平読出回数カウ
ンタ424 がリセットされ、水平読出開始A信号HRSA、水
平読出開始B信号HRSB及び水平読出回数信号HRT がロー
レベル『L』になる(図17(d) 、(e) 、(f) 、参照)。
の読出し許可について、図17を参照して説明する。水平
同期信号HSPCが出力されると、水平読出開始カウンタ42
2 、水平64クロックカウンタ423 及び水平読出回数カウ
ンタ424 がリセットされ、水平読出開始A信号HRSA、水
平読出開始B信号HRSB及び水平読出回数信号HRT がロー
レベル『L』になる(図17(d) 、(e) 、(f) 、参照)。
【0128】水平読出開始カウンタ422 は水平基準読出
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、そのカウント
値がCPU620 の設定した値になると、水平読出開始A
信号HRSAをハイレベル『H』にする(図17(d) 参照)。
ドットクロック発生器421 が出力する基準ドットクロッ
ク信号HBDCK のクロック数をカウントし、そのカウント
値がCPU620 の設定した値になると、水平読出開始A
信号HRSAをハイレベル『H』にする(図17(d) 参照)。
【0129】水平読出開始A信号HRSAがハイレベル
『H』になると、水平64クロックカウンタ423 が基準ド
ットクロック信号HBDCK のクロック数のカウントを開始
し、そのカウント値が64になると、水平読出開始B信号
HRSBをハイレベル『H』にする(図17(e) 参照)。な
お、水平64クロックカウンタ423 は3ポート映像メモリ
310 の特性上生じるもので、64に限る訳ではない。
『H』になると、水平64クロックカウンタ423 が基準ド
ットクロック信号HBDCK のクロック数のカウントを開始
し、そのカウント値が64になると、水平読出開始B信号
HRSBをハイレベル『H』にする(図17(e) 参照)。な
お、水平64クロックカウンタ423 は3ポート映像メモリ
310 の特性上生じるもので、64に限る訳ではない。
【0130】水平読出開始B信号HRSBがハイレベル
『H』になると、3ポート映像メモリ310 の水平方向の
読出が許可されたことになり、水平読出回数カウンタ42
4 は基準ドットクロック信号HBDCK のクロック数のカウ
ントを開始し、そのカウント値がCPU620 の設定した
値になると、水平読出回数信号HRT をハイレベル『H』
にする(図17(f) 参照)。
『H』になると、3ポート映像メモリ310 の水平方向の
読出が許可されたことになり、水平読出回数カウンタ42
4 は基準ドットクロック信号HBDCK のクロック数のカウ
ントを開始し、そのカウント値がCPU620 の設定した
値になると、水平読出回数信号HRT をハイレベル『H』
にする(図17(f) 参照)。
【0131】AND回路431 は垂直読出開始信号VRS が
ハイレベル『H』であり、垂直読出回数信号VRT がロー
レベル『L』であるときは、水平読出開始B信号HRSBが
ハイレベル『H』であり、水平読出回数信号HRT がロー
レベル『L』である期間だけ、ハイレベル『H』のスー
パーインポーズ許可信号SENBL を出力する。従って、3
ポート映像メモリ310 は垂直方向の読出許可に基づい
て、輝度信号LSMEM が読み出される。
ハイレベル『H』であり、垂直読出回数信号VRT がロー
レベル『L』であるときは、水平読出開始B信号HRSBが
ハイレベル『H』であり、水平読出回数信号HRT がロー
レベル『L』である期間だけ、ハイレベル『H』のスー
パーインポーズ許可信号SENBL を出力する。従って、3
ポート映像メモリ310 は垂直方向の読出許可に基づい
て、輝度信号LSMEM が読み出される。
【0132】次に、3ポート映像メモリ310 の水平方向
の読み出しについて、図18を参照して説明する。スーパ
ーインポーズ許可信号SENBL がハイレベル『H』となり
(図18(c) 参照)、水平読出ドットクロック発生器425
が出力する水平読出ドットクロック信号HDDAのクロック
に基づいて(図18(b) 参照)、3ポート映像メモリ310
からの輝度信号LSMEM の読み出し及びDAC410 のアナ
ログ変換が行われたときのリードイネーブル信号RE1 も
示したものである。
の読み出しについて、図18を参照して説明する。スーパ
ーインポーズ許可信号SENBL がハイレベル『H』となり
(図18(c) 参照)、水平読出ドットクロック発生器425
が出力する水平読出ドットクロック信号HDDAのクロック
に基づいて(図18(b) 参照)、3ポート映像メモリ310
からの輝度信号LSMEM の読み出し及びDAC410 のアナ
ログ変換が行われたときのリードイネーブル信号RE1 も
示したものである。
【0133】パソコンの輝度信号LSPCはビデオスイッチ
510 のA点に入力される。又、3ポート映像メモリ310
から読み出され、DAC410 がアナログ変換した輝度信
号LSDAはビデオスイッチ510 のB点に入力される。ビデ
オスイッチ510 の切り換えにより、ビデオスイッチ510
の出力である輝度信号LSMON は、パソコンが出力する輝
度信号LSPCに対応する画像の中に、アナログ変換した輝
度信号LSDAに対応する画像をスーパーインポーズした画
像に対応する輝度信号LSMOM として出力される。なお、
輝度信号LSMON の出力とともに、水平同期信号HSPC及び
垂直同期信号VSPCもパソコンモニタに出力される。
510 のA点に入力される。又、3ポート映像メモリ310
から読み出され、DAC410 がアナログ変換した輝度信
号LSDAはビデオスイッチ510 のB点に入力される。ビデ
オスイッチ510 の切り換えにより、ビデオスイッチ510
の出力である輝度信号LSMON は、パソコンが出力する輝
度信号LSPCに対応する画像の中に、アナログ変換した輝
度信号LSDAに対応する画像をスーパーインポーズした画
像に対応する輝度信号LSMOM として出力される。なお、
輝度信号LSMON の出力とともに、水平同期信号HSPC及び
垂直同期信号VSPCもパソコンモニタに出力される。
【0134】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。
【0135】又、図14においては、ハイレベル『H』の
スーパーインポーズ許可信号SENBLがNOT回路436 を
介してトライスレート回路434 に出力されているとき
は、トライステート回路434 が動作して、水平読出ドッ
トクロック信号HDDAを駆逐クロック信号HDCKとして出力
し、スーパーインポーズ許可信号SENBL がローレベル
『L』のときは、トライステート回路435 が動作して、
基準ドットクロック信号HBDCKを駆動クロック信号HDCK
として出力している。
スーパーインポーズ許可信号SENBLがNOT回路436 を
介してトライスレート回路434 に出力されているとき
は、トライステート回路434 が動作して、水平読出ドッ
トクロック信号HDDAを駆逐クロック信号HDCKとして出力
し、スーパーインポーズ許可信号SENBL がローレベル
『L』のときは、トライステート回路435 が動作して、
基準ドットクロック信号HBDCKを駆動クロック信号HDCK
として出力している。
【0136】本発明によれば、インテリジェント端末
機、民生用のテレビにスーパーインポーズ制御部420 を
用いることにより、テレビ電話、インタ−フォン等の映
像を容易にスーパーインポーズできるため、モニタなし
のテレビ電話、インターフォンが実現でき、当然パソコ
ンテレビとして、ワープロを操作しながら同一モニタ上
で野球中継を楽しめたり、CAIによるリアルな映像に
よる教育、VDT作業者に対するストレス予防対策、又
コンピュータ上により動画による監視システム等、映像
がコンピュータ内で自由に制御されることにより新しい
ソフト的コンピュータ化実現の一歩とも伝える。
機、民生用のテレビにスーパーインポーズ制御部420 を
用いることにより、テレビ電話、インタ−フォン等の映
像を容易にスーパーインポーズできるため、モニタなし
のテレビ電話、インターフォンが実現でき、当然パソコ
ンテレビとして、ワープロを操作しながら同一モニタ上
で野球中継を楽しめたり、CAIによるリアルな映像に
よる教育、VDT作業者に対するストレス予防対策、又
コンピュータ上により動画による監視システム等、映像
がコンピュータ内で自由に制御されることにより新しい
ソフト的コンピュータ化実現の一歩とも伝える。
【0137】次に、図19は輝度信号を多重スーパーイン
ポーズする回路のブロック図である。パソコンが出力し
た輝度信号LSPCはビテオスイッチ510 及び電圧比較器54
0 に出力される。電圧比較器540 は輝度信号LSPCが基準
電圧Vr より大きいときはハイレベル『H』、小さいと
きはローレベル『L』の比較信号COMPをNAND回路45
0 に出力する。又、スーパーインポーズ制御部420 は比
較信号COMPを有効にする許可信号CENBL をNAND回路
450 に出力する。
ポーズする回路のブロック図である。パソコンが出力し
た輝度信号LSPCはビテオスイッチ510 及び電圧比較器54
0 に出力される。電圧比較器540 は輝度信号LSPCが基準
電圧Vr より大きいときはハイレベル『H』、小さいと
きはローレベル『L』の比較信号COMPをNAND回路45
0 に出力する。又、スーパーインポーズ制御部420 は比
較信号COMPを有効にする許可信号CENBL をNAND回路
450 に出力する。
【0138】NAND回路450 は比較信号COMPがハイレ
ベル『H』、許可信号CENBL がハイレベル『H』のとき
にのみ、ローレベル『L』の許可信号NENBL を出力す
る。
ベル『H』、許可信号CENBL がハイレベル『H』のとき
にのみ、ローレベル『L』の許可信号NENBL を出力す
る。
【0139】AND回路451 は3ポート映像メモリ310
から読み出され、DAC410 により変換された輝度信号
LSDAを輝度信号LSPCにスーパーインポーズさせることを
許可する許可信号SENBL 、輝度信号LSPCに輝度信号LSDA
をスーパーインポーズすることを許可する許可信号SSEN
BL及びNAND回路450 が出力する許可信号NENBL が入
力される。
から読み出され、DAC410 により変換された輝度信号
LSDAを輝度信号LSPCにスーパーインポーズさせることを
許可する許可信号SENBL 、輝度信号LSPCに輝度信号LSDA
をスーパーインポーズすることを許可する許可信号SSEN
BL及びNAND回路450 が出力する許可信号NENBL が入
力される。
【0140】ビデオスイッチ510 は輝度信号LSPC内に映
像信号LSDAを、AND回路451 が出力する切換信号CNT
によりスーパーインポーズさせる。輝度信号LSPC内に輝
度信号LSDAをスーパーインポーズしているときに、輝度
信号LSPCのレベルが発生すると、電圧比較器450 の出力
信号COMPがハイレベル『H』になる。このとき、スーパ
ーインポーズ制御部420 が許可信号CENBL をNAND回
路450 に出力していると、NAND回路450 がローレベ
ル『L』の許可信号NENBL を出力し、AND回路451 が
出力する切換信号CNT が輝度信号LSPCのレベル時間だけ
ローレベル『L』となる。従って、輝度信号LSDA内でさ
らに輝度信号LSPCがパソコンモニタの輝度信号LSMON 上
でスーパーインポーズされることになる。
像信号LSDAを、AND回路451 が出力する切換信号CNT
によりスーパーインポーズさせる。輝度信号LSPC内に輝
度信号LSDAをスーパーインポーズしているときに、輝度
信号LSPCのレベルが発生すると、電圧比較器450 の出力
信号COMPがハイレベル『H』になる。このとき、スーパ
ーインポーズ制御部420 が許可信号CENBL をNAND回
路450 に出力していると、NAND回路450 がローレベ
ル『L』の許可信号NENBL を出力し、AND回路451 が
出力する切換信号CNT が輝度信号LSPCのレベル時間だけ
ローレベル『L』となる。従って、輝度信号LSDA内でさ
らに輝度信号LSPCがパソコンモニタの輝度信号LSMON 上
でスーパーインポーズされることになる。
【0141】図20は図19の動作を示すタイミングチャー
トである。なお、許可信号SENBL と許可信号CENBL はハ
イレベル『H』とする。これらにより得られたパソコン
モニタの輝度信号LSMON (図20(i) 参照)は、輝度信号
LSPC(図20(a) 参照)に輝度信号(図20(b) 参照)LSDA
がスーパーインポーズされ、輝度信号LSDAの走査中、輝
度信号LSPCで作成された文字、特殊形状を映像信号LSDA
内をさらにスーパーインポーズさせたことになる。
トである。なお、許可信号SENBL と許可信号CENBL はハ
イレベル『H』とする。これらにより得られたパソコン
モニタの輝度信号LSMON (図20(i) 参照)は、輝度信号
LSPC(図20(a) 参照)に輝度信号(図20(b) 参照)LSDA
がスーパーインポーズされ、輝度信号LSDAの走査中、輝
度信号LSPCで作成された文字、特殊形状を映像信号LSDA
内をさらにスーパーインポーズさせたことになる。
【0142】なお、上述した動作は正論理又は負論理に
拘らず成立することは言うまでもない。又、AND回路
451 及びNAND回路450 はOR回路、マルチプレク
サ、アナログスイッチ等のスイッチ機能を有する全てに
おいても容易に実現できる容易な回路である。
拘らず成立することは言うまでもない。又、AND回路
451 及びNAND回路450 はOR回路、マルチプレク
サ、アナログスイッチ等のスイッチ機能を有する全てに
おいても容易に実現できる容易な回路である。
【0143】輝度信号LSPCに輝度信号LSDAをスーパーイ
ンポーズさせることは一般的であるが、さらに輝度信号
LSPC内に輝度信号LSPCをスーパーインポーズさせること
は非常に時間を要し、まして、輝度信号LSDAが動画の場
合等は不可能であった。しかし、本発明のように輝度信
号LSDA内で表示させたい文字、特殊形状を輝度信号LSDA
の同一位置において輝度信号LSPCに出力し、輝度信号LS
PCのレベルの部分のみ、輝度信号LSDAのスーパーインポ
ーズを解除させるだけで、従来、輝度信号LSDAの動画に
おいても問題なく、又非常に容易な回路で実現できるた
め、今後の映像処理回路において必要不可欠である。
ンポーズさせることは一般的であるが、さらに輝度信号
LSPC内に輝度信号LSPCをスーパーインポーズさせること
は非常に時間を要し、まして、輝度信号LSDAが動画の場
合等は不可能であった。しかし、本発明のように輝度信
号LSDA内で表示させたい文字、特殊形状を輝度信号LSDA
の同一位置において輝度信号LSPCに出力し、輝度信号LS
PCのレベルの部分のみ、輝度信号LSDAのスーパーインポ
ーズを解除させるだけで、従来、輝度信号LSDAの動画に
おいても問題なく、又非常に容易な回路で実現できるた
め、今後の映像処理回路において必要不可欠である。
【0144】次に、映像静止画を出力する場合の動作に
ついて説明する。映像信号デコーダ140は輝度信号LSTV
から得られた垂直同期信号VSTSをAND回路810 に出力
する。一方、CPU620 は映像の静止画にオン・オフさ
せるオン・オフ信号をAND回路810 に出力する。
ついて説明する。映像信号デコーダ140は輝度信号LSTV
から得られた垂直同期信号VSTSをAND回路810 に出力
する。一方、CPU620 は映像の静止画にオン・オフさ
せるオン・オフ信号をAND回路810 に出力する。
【0145】CPU620 がAND回路810 に映像の静止
オンであるローレベル『L』のオン・オフ信号を出力す
ることにより、映像信号デコーダ140 からの垂直同期信
号VSTVは、垂直書込ラインクロック発生器224 、垂直書
込開始カウンタ225 、垂直書込回数カウンタ226 、垂直
オフセットカウンタ227 及び3ポート映像メモリ310に
出力されなくなる。垂直同期信号VSTVが出力されなくな
ると、垂直書込ラインクロック発生器224、垂直書込開
始カウンタ225 、垂直書込回数カウンタ226 、垂直オフ
セットカウンタ227 及び3ポート映像メモリ310 は垂直
同期信号VSTVによりセッアップされなくなる。このた
め、3ポート映像メモリ310 は垂直方向制御系がリセッ
トされないため、書き込み動作が自然と停止する。従っ
て、CPU620 はどんな時でも静止画の制御信号を出力
でき、次のジョブに入ることができる。又、映像の静止
をオフする場合も、AND回路810 に対し必要なとき
に、CPU620 が制御信号を出力できる。
オンであるローレベル『L』のオン・オフ信号を出力す
ることにより、映像信号デコーダ140 からの垂直同期信
号VSTVは、垂直書込ラインクロック発生器224 、垂直書
込開始カウンタ225 、垂直書込回数カウンタ226 、垂直
オフセットカウンタ227 及び3ポート映像メモリ310に
出力されなくなる。垂直同期信号VSTVが出力されなくな
ると、垂直書込ラインクロック発生器224、垂直書込開
始カウンタ225 、垂直書込回数カウンタ226 、垂直オフ
セットカウンタ227 及び3ポート映像メモリ310 は垂直
同期信号VSTVによりセッアップされなくなる。このた
め、3ポート映像メモリ310 は垂直方向制御系がリセッ
トされないため、書き込み動作が自然と停止する。従っ
て、CPU620 はどんな時でも静止画の制御信号を出力
でき、次のジョブに入ることができる。又、映像の静止
をオフする場合も、AND回路810 に対し必要なとき
に、CPU620 が制御信号を出力できる。
【0146】CPU620 が今後多目的なジョブをマルチ
で行なってゆく高速処理が要求されており、数10mSを損
失することがスループットやターンランドに影響を与え
大きな課題となってくる。従って、本発明により容易な
回路構成により、数10mSの損失がなくなる。
で行なってゆく高速処理が要求されており、数10mSを損
失することがスループットやターンランドに影響を与え
大きな課題となってくる。従って、本発明により容易な
回路構成により、数10mSの損失がなくなる。
【0147】
【発明の効果】以上説明したように本発明によれば、画
像の水平方向と垂直方向のサイズを任意に変更できると
いう効果がある。
像の水平方向と垂直方向のサイズを任意に変更できると
いう効果がある。
【図1】本発明の一実施例に係る画像処理装置の概略的
なブロック構成図。
なブロック構成図。
【図2】図1に示した画像処理装置の外観図。
【図3】図2に示した拡張スロットカードわ内蔵したパ
ソコン本体の外観図。
ソコン本体の外観図。
【図4】図1に示した画像処理装置の主要部の詳細なブ
ロック回路図。
ロック回路図。
【図5】図2に示した拡張スロットカードとチューナと
の接続図。
の接続図。
【図6】図1に示した画像処理装置の操作説明図。
【図7】メモリマップ。
【図8】図4に示したデジタイズ制御部及びその周辺回
路の回路図。
路の回路図。
【図9】図4に示したデジタイズ制御部及びその周辺回
路の動作を示すタイミングチャート。
路の動作を示すタイミングチャート。
【図10】図10は図4に示したDMA回路の回路図。
【図11】図10に示したDMA回路の動作を示すタイ
ミングチャート。
ミングチャート。
【図12】オフセット回路の回路図。
【図13】図12に示したオフセット回路の動作を示す
タイミングチャート。
タイミングチャート。
【図14】図4に示したスーパーインポーズ制御部及び
その周辺回路の回路図。
その周辺回路の回路図。
【図15】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図16】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図17】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図18】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図19】多重スーパーインポーズ制御部の回路図。
【図20】図19に示した多重スーパーインポーズ制御
部の動作を示すタイミングチャート。
部の動作を示すタイミングチャート。
【図21】従来の画像処理装置のブロック構成図。
100・・・映像デコーダ 101・・・音声信号端子 102・・・音声信号端子 103・・・映像信号端子 110・・・音声信号選択回路 120・・・音量制御回路 130・・・映像信号選択回路 140・・・映像信号デコーダ 200・・・ADC制御部 210・・・ADC 220・・・デジタイズ制御部 221・・・水平書込ドットクロック発生器 222・・・水平書込開始カウンタ 223・・・水平書込回数カウンタ 224・・・垂直書込ラインクロック発生器 225・・・垂直書込開始カウンタ 226・・・垂直書込開始カウンタ 227・・・垂直書込オフセットカウンタ 228・・・NOA回路 229・・・AND回路 230・・・OR回路 300・・・3ポート映像メモリ制御部 310・・・3ポート映像メモリ 320・・・映像データ制御回路、 330・・・映像メモリ制御信号選択回路 340・・・書込制御部 350・・・FIFOメモリ 360・・・FIFO読込制御部 370・・・読込制御部 400・・・DAC制御部 410・・・DAC 420・・・スーパーインポーズ制御部 421・・・水平基準読出ドットクロック発生器 422・・・水平読出開始カウンタ 423・・・水平64クロックカウンタ 424・・・水平読出回数カウンタ 425・・・水平読出ドットクロック発生器 426・・・垂直読出オフセットカウンタ 427・・・垂直ブラッキング数カウンタ 428・・・垂直読出開始カウンタ 429・・・垂直読出回数カウンタ 430・・・垂直読出ラインクロック発生器 431・・・AND回路 432・・・OR回路 433・・・NOR回路 434、435・・・トライステート回路 436・・・インバ−タ回路 450・・・NAND回路 451・・・AND回路 500・・・映像ミキシング制御部 510・・・ビデオスイッチ 520・・・ミキシング制御部 530・・・AND回路 540・・・電圧比較器 600・・・CPU制御部 610・・・データバス(CPUバス) 620・・・CPU 700・・・パソコン本体 701・・・パソコンモニタ 702・・・キーボード 703・・・マウス 704・・・拡張スロットカード 705・・・本体間映像ケーブル 706・・・モニタ間映像ケーブル 710・・・チューナ 711・・・アンテナ 712・・・チューナ制御コネクタ 713、714、715・・・出力コネクタ 716・・・プラグ 717 ・・・ヘッドホン、 VSTV・・・チューナの映像信号 LSTV・・・チューナの輝度信号 SSTV・・チューナの同期信号 HSTV・・チューナの水平同期信号 VSTV・・・チューナの水平同期信号 ASTV・・チューナの音声信号 VSEX・・VTRの映像信号 ASEX・・・VTRの音声信号 DIN0、DIN1、DIN2、DIN3・・・ポート0データ入力 ADD0、ADD1、ADD2・・アドレス入力 INC0・・ポート0ラインインクリメント HCLR0・・・ポート0水平クリア VCLR0・・・ポート0垂直クリア WE(負論理)・・・ポ−ト0ライトイネーブル LSMEM・・・メモリの輝度信号 CKR1・・・ポート1シフト信号 VCLR1・・・ポート1垂直クリア HCLR1・・・ポート1水平クリア INC1・・・ポート1ラインインクリメント RE1(負論理)・・・ポート1出力イネーブル D010、D011、D012、D013・・ポート1データ出力 LSPC・・PCの輝度信号 HSPC・・・PCの水平同期信号 VSPC・・PCの垂直同期信号 ASMON・・・モニタの音声信号 VSMON・・・モニタの映像信号 LSMON・・・モニタの輝度信号 WETV、WEPC・・・映像メモリ制御信号 Vr・・基準電圧 HDCK・・水平書込ドットクロック信号 HWS・・・水平書込開始信号 HWT・・・水平書込回数信号 VWS・・・垂直書込開始信号 VWT・・・垂直書込回数信号 WENBL・・・書込許可信号 VWLCK・・・垂直書込ラインクロック信号 VWOFT・・・垂直書込オフセット信号 WE・・・ライトイネーブル信号 BSYNC・・基本同期信号 CC・・・書込制御回路の切換制御信号 HBDCK・・・水平基準読出ドットクロック信号 HRSA・・水平読出開始A信号 HRST・・メモリ水平方向リセット信号 HRSB・・・水平読出開始B信号 HRT・・水平読出回数信号 HDDA・・・水平読出ドットクロック信号 VROFT・・・垂直読出オフセット信号 VBE・・垂直ブランツキング終了信号 VRS・・垂直読出開始信号 VRT・・・垂直読出回数信号 VRLCK・・・垂直読出ラインクロック信号 SENBL・・・スーパーインポーズ許可信号 LSDA・・輝度信号 HDCK・・メモリ駆動クロック信号 MRST・・・メモリ垂直/水平リセット信号 HRSP・・水平同期信号 VSPC・・垂直同期信号 SENBL・・・許可信号 SSENBL・・・許可信号、 CENBL・・・許可信号 COMP・・・比較信号 NENBL・・・許可信号 CNT・・・切換信号
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭63−331876 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭63−331878 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平1−28430 (32)優先日 平1(1989)2月7日 (33)優先権主張国 日本(JP)
Claims (1)
- 【請求項1】 コンポジット映像信号をコンポーネント
映像信号と水平同期信号と垂直同期信号とに分離するデ
コーダと、 前記コンポーネント映像信号をアナログ信号からデジタ
ル信号に変換するA/D変換器と、 前記デジタル・コンポーネント映像信号を記憶する記憶
手段と、 前記水平同期信号に同期する水平基準ドットクロック信
号を生成するとともに、前記垂直同期信号に同期するラ
インクロック信号を生成する基準クロック信号生成手段
と、 前記水平基準クロック信号の周波数を整数倍した第1の
周波数を有する水平読出クロック信号を生成するととも
に、前記ラインクロック信号の第2の周波数とは異なる
第3の周波数を有する垂直読出クロックを生成する読出
クロック信号生成手段と、 前記水平読出クロック信号と前記ラインクロック信号と
前記垂直読出クロック信号とに応じて、前記記憶手段か
ら前記デジタル・コンポーネント映像信号を読出す読出
手段と、を備え、 前記第1の周波数を調整することによって前記記憶手段
から読出される映像信号によって表わされる画像の水平
方向の拡大、縮小を行なうとともに、前記第2および第
3の周波数を調整することによって前記画像の水平方向
の拡大、縮小を行なうことを特徴とする画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5346530A JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Applications Claiming Priority (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17594888 | 1988-07-13 | ||
JP33187888 | 1988-12-28 | ||
JP33187688 | 1988-12-28 | ||
JP33187488 | 1988-12-28 | ||
JP33187588 | 1988-12-28 | ||
JP63-175948 | 1989-02-07 | ||
JP63-331874 | 1989-02-07 | ||
JP63-331875 | 1989-02-07 | ||
JP2843089 | 1989-02-07 | ||
JP63-331876 | 1989-02-07 | ||
JP1-28430 | 1989-02-07 | ||
JP63-331878 | 1989-02-07 | ||
JP5346530A JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1145274A Division JP2748562B2 (ja) | 1988-07-13 | 1989-06-09 | 画像処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7212689A Division JP2738356B2 (ja) | 1988-07-13 | 1995-07-27 | コンピュータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07131707A true JPH07131707A (ja) | 1995-05-19 |
JP2738286B2 JP2738286B2 (ja) | 1998-04-08 |
Family
ID=27564177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5346530A Expired - Lifetime JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2738286B2 (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52115121A (en) * | 1976-03-19 | 1977-09-27 | Rca Corp | Device for altering television picture size |
JPS5595369U (ja) * | 1978-12-26 | 1980-07-02 | ||
JPS58160983A (ja) * | 1982-03-18 | 1983-09-24 | 横河電機株式会社 | Crt表示装置 |
JPS60172091A (ja) * | 1984-02-17 | 1985-09-05 | ソニー株式会社 | カラ−表示装置 |
JPS60206383A (ja) * | 1984-03-30 | 1985-10-17 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
JPS61131976A (ja) * | 1984-11-30 | 1986-06-19 | Pioneer Electronic Corp | 画像処理装置 |
JPS61245775A (ja) * | 1985-04-24 | 1986-11-01 | Nec Corp | デジタル特殊効果装置の水平アドレス発生回路 |
JPS62104383A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | マルチム−ブ画像効果装置 |
JPS63123284A (ja) * | 1986-11-12 | 1988-05-27 | Sharp Corp | テレビジヨン受像機 |
-
1993
- 1993-12-22 JP JP5346530A patent/JP2738286B2/ja not_active Expired - Lifetime
Patent Citations (9)
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Also Published As
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