JP3229135B2 - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
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- JP3229135B2 JP3229135B2 JP22014294A JP22014294A JP3229135B2 JP 3229135 B2 JP3229135 B2 JP 3229135B2 JP 22014294 A JP22014294 A JP 22014294A JP 22014294 A JP22014294 A JP 22014294A JP 3229135 B2 JP3229135 B2 JP 3229135B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ／デジタル変
換装置に関し、特に、複数の比較器の出力信号からエン
コーダ用の読出信号を生成するアナログ／デジタル変換
装置に関するものである。
換装置に関し、特に、複数の比較器の出力信号からエン
コーダ用の読出信号を生成するアナログ／デジタル変換
装置に関するものである。
【０００２】
【従来の技術】以下、従来のアナログ／デジタル変換装
置（以下Ａ／Ｄ変換装置という）について図面を参照し
ながら説明する。
置（以下Ａ／Ｄ変換装置という）について図面を参照し
ながら説明する。
【０００３】図１０は、従来のＡ／Ｄ変換装置の構成を
示すブロック図である。図１０では、たとえば、アナロ
グ入力信号を３ビットのデジタルコードに変換する並列
型のＡ／Ｄ変換装置の一例を示している。
示すブロック図である。図１０では、たとえば、アナロ
グ入力信号を３ビットのデジタルコードに変換する並列
型のＡ／Ｄ変換装置の一例を示している。
【０００４】図１０を参照して、Ａ／Ｄ変換装置は、基
準電圧発生回路ＶＧ、スイッチユニットＳＵ１、ＳＵ
２、比較器ＣＰ１〜ＣＰ７、判定回路ＤＵ、エンコーダ
ＥＮを含む。
準電圧発生回路ＶＧ、スイッチユニットＳＵ１、ＳＵ
２、比較器ＣＰ１〜ＣＰ７、判定回路ＤＵ、エンコーダ
ＥＮを含む。
【０００５】基準電圧発生回路ＶＧは、基準電位ＶＲを
３ビット分、すなわち８等分した基準電圧Ｖｒ１〜Ｖｒ
７をスイッチユニットＳＵ１を介して比較器ＣＰ１〜Ｃ
Ｐ７へ出力する。スイッチユニットＳＵ２には、アナロ
グ入力電圧ＶＩＮが入力される。アナログ入力電圧ＶＩ
Ｎは、スイッチユニットＳＵ２を介して比較器ＣＰ１〜
ＣＰ７へ入力される。スイッチユニットＳＵ１には、制
御信号Ｓ１が入力され（図示省略）、スイッチユニット
ＳＵ１は制御信号Ｓ１に応じて基準電圧Ｖｒ１〜Ｖｒ７
を対応する比較器ＣＰ１〜ＣＰ７へ出力する。スイッチ
ユニットＳＵ２には制御信号Ｓ２が入力され（図示省
略）、スイッチユニットＳＵ２は制御信号Ｓ２に応じて
アナログ入力電圧ＶＩＮを対応する比較器ＣＰ１〜ＣＰ
７へ出力する。図１１は、スイッチユニットＳＵ１およ
びＳＵ２に入力される制御信号Ｓ１およびＳ２を示す図
である。
３ビット分、すなわち８等分した基準電圧Ｖｒ１〜Ｖｒ
７をスイッチユニットＳＵ１を介して比較器ＣＰ１〜Ｃ
Ｐ７へ出力する。スイッチユニットＳＵ２には、アナロ
グ入力電圧ＶＩＮが入力される。アナログ入力電圧ＶＩ
Ｎは、スイッチユニットＳＵ２を介して比較器ＣＰ１〜
ＣＰ７へ入力される。スイッチユニットＳＵ１には、制
御信号Ｓ１が入力され（図示省略）、スイッチユニット
ＳＵ１は制御信号Ｓ１に応じて基準電圧Ｖｒ１〜Ｖｒ７
を対応する比較器ＣＰ１〜ＣＰ７へ出力する。スイッチ
ユニットＳＵ２には制御信号Ｓ２が入力され（図示省
略）、スイッチユニットＳＵ２は制御信号Ｓ２に応じて
アナログ入力電圧ＶＩＮを対応する比較器ＣＰ１〜ＣＰ
７へ出力する。図１１は、スイッチユニットＳＵ１およ
びＳＵ２に入力される制御信号Ｓ１およびＳ２を示す図
である。
【０００６】比較器ＣＰ１〜ＣＰ７は各々、基準電圧Ｖ
ｒi （ｉ＝１〜７）とアナログ入力電圧ＶＩＮとを比較
し、アナログ入力電圧ＶＩＮが基準電圧Ｖｒi より大き
い場合は論理値Ｃi （ｉ＝１〜７）＝“Ｈ”を出力し、
アナログ入力電圧ＶＩＮが基準電圧Ｖｒi より小さい場
合は論理値Ｃi ＝“Ｌ”を出力する。
ｒi （ｉ＝１〜７）とアナログ入力電圧ＶＩＮとを比較
し、アナログ入力電圧ＶＩＮが基準電圧Ｖｒi より大き
い場合は論理値Ｃi （ｉ＝１〜７）＝“Ｈ”を出力し、
アナログ入力電圧ＶＩＮが基準電圧Ｖｒi より小さい場
合は論理値Ｃi ＝“Ｌ”を出力する。
【０００７】比較器ＣＰ１〜ＣＰ７の出力端は判定回路
ＤＵへ接続される。判定回路ＤＵでは、比較器ＣＰ１〜
ＣＰ７から出力される各々の論理値Ｃi を用いて、次段
のエンコーダＥＮの読出信号を生成する。すなわち、８
つの読出信号Ｊ１〜Ｊ８のうちただ１つの読出信号のみ
が“Ｈ”で、残りの読出信号はすへて“Ｌ”の信号であ
る。エンコーダＥＮは、読出信号Ｊ１〜Ｊ８に応じた３
ビットのデジタルコードＤ１〜Ｄ３を出力し、これがＡ
／Ｄ変換装置の出力信号となる。
ＤＵへ接続される。判定回路ＤＵでは、比較器ＣＰ１〜
ＣＰ７から出力される各々の論理値Ｃi を用いて、次段
のエンコーダＥＮの読出信号を生成する。すなわち、８
つの読出信号Ｊ１〜Ｊ８のうちただ１つの読出信号のみ
が“Ｈ”で、残りの読出信号はすへて“Ｌ”の信号であ
る。エンコーダＥＮは、読出信号Ｊ１〜Ｊ８に応じた３
ビットのデジタルコードＤ１〜Ｄ３を出力し、これがＡ
／Ｄ変換装置の出力信号となる。
【０００８】次に、図１０に示す判定回路ＤＵについて
詳細に説明する。図１２は、図１０に示す判定回路の構
成を示す回路図である。
詳細に説明する。図１２は、図１０に示す判定回路の構
成を示す回路図である。
【０００９】図１２を参照して、判定回路は、反転回路
Ｇ１０１〜Ｇ１０７、論理積回路Ｇ１１１〜Ｇ１１８を
含む。
Ｇ１０１〜Ｇ１０７、論理積回路Ｇ１１１〜Ｇ１１８を
含む。
【００１０】論理積回路Ｇ１１１〜Ｇ１１８の一方の入
力端には、比較器ＣＰ１〜ＣＰ７から出力された論理値
Ｃ１〜Ｃ７が、反転回路Ｇ１０１〜Ｇ１０７を介して各
々入力される。また、論理積回路Ｇ１１８の一方の入力
端は、電源電位ＶＤＤと接続され、論理値“Ｈ”が印加
される。一方、論理積回路Ｇ１１２〜Ｇ１１７の他方の
入力端には、比較器ＶＰ２〜ＣＰ８から出力された論理
値Ｃ２〜Ｃ８がそれぞれ印加され、論理積回路Ｇ１１１
の他方の入力端は、電源電位ＶＤＤと接続され、論理値
“Ｈ”が印加される。
力端には、比較器ＣＰ１〜ＣＰ７から出力された論理値
Ｃ１〜Ｃ７が、反転回路Ｇ１０１〜Ｇ１０７を介して各
々入力される。また、論理積回路Ｇ１１８の一方の入力
端は、電源電位ＶＤＤと接続され、論理値“Ｈ”が印加
される。一方、論理積回路Ｇ１１２〜Ｇ１１７の他方の
入力端には、比較器ＶＰ２〜ＣＰ８から出力された論理
値Ｃ２〜Ｃ８がそれぞれ印加され、論理積回路Ｇ１１１
の他方の入力端は、電源電位ＶＤＤと接続され、論理値
“Ｈ”が印加される。
【００１１】表１は、比較器ＣＰ１〜ＣＰ７から出力さ
れた論理値Ｃ１〜Ｃ７、判定回路の出力信号すなわちエ
ンコーダ読出信号Ｊ１〜Ｊ８、およびエンコーダの出力
コードＤ１〜Ｄ３の関係を示す表である。
れた論理値Ｃ１〜Ｃ７、判定回路の出力信号すなわちエ
ンコーダ読出信号Ｊ１〜Ｊ８、およびエンコーダの出力
コードＤ１〜Ｄ３の関係を示す表である。
【００１２】
【表１】
【００１３】比較器ＣＰ１〜ＣＰ７に印加される基準電
圧Ｖｒ１〜Ｖｒ７は、Ｖｒ１＜Ｖｒ２＜…＜Ｖｒ７とい
う大小関係を保つため、正常に出力される論理値Ｃ
i は、表１に示すように、比較器ＣＰk （ｋ＝２〜７）
から出力される論理値Ｃk が“Ｈ”ならば、比較器ＣＰ
j （ｊ＜ｋ）から出力される論理値Ｃj もすべて“Ｈ”
となり、比較器ＣＰn （ｎ＞ｋ）から出力される論理値
ＣＮはすべて“Ｌ”となる。たとえば、比較器ＣＰ
i （ｉ＝１〜７）から出力された論理値Ｃi が｛Ｈ、
Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝とき、判定回路ＤＵの出力信
号はＪ５のみが“Ｈ”で出力され、残りの出力信号Ｊ１
〜Ｊ４、Ｊ６〜Ｊ８が“Ｌ”となり、エンコーダＥＮか
ら出力されるデジタルコードは“１００”となる。
圧Ｖｒ１〜Ｖｒ７は、Ｖｒ１＜Ｖｒ２＜…＜Ｖｒ７とい
う大小関係を保つため、正常に出力される論理値Ｃ
i は、表１に示すように、比較器ＣＰk （ｋ＝２〜７）
から出力される論理値Ｃk が“Ｈ”ならば、比較器ＣＰ
j （ｊ＜ｋ）から出力される論理値Ｃj もすべて“Ｈ”
となり、比較器ＣＰn （ｎ＞ｋ）から出力される論理値
ＣＮはすべて“Ｌ”となる。たとえば、比較器ＣＰ
i （ｉ＝１〜７）から出力された論理値Ｃi が｛Ｈ、
Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝とき、判定回路ＤＵの出力信
号はＪ５のみが“Ｈ”で出力され、残りの出力信号Ｊ１
〜Ｊ４、Ｊ６〜Ｊ８が“Ｌ”となり、エンコーダＥＮか
ら出力されるデジタルコードは“１００”となる。
【００１４】上記の動作により、比較器ＣＰ１〜ＣＰ７
の出力Ｃ１〜Ｃ７をもとに判定回路ＤＵが“Ｈ”から
“Ｌ”へ変化する出力を判定し、出力回路ＤＵの出力を
もとに、エンコーダが比較器ＣＰの出力Ｃ１〜Ｃ７に応
じた出力コードＤ１〜Ｄ３を出力していた。
の出力Ｃ１〜Ｃ７をもとに判定回路ＤＵが“Ｈ”から
“Ｌ”へ変化する出力を判定し、出力回路ＤＵの出力を
もとに、エンコーダが比較器ＣＰの出力Ｃ１〜Ｃ７に応
じた出力コードＤ１〜Ｄ３を出力していた。
【００１５】
【発明が解決しようとする課題】近年、映像分野におい
ては、アナログ信号を１０ビット以上のデジタルコード
に変換するＡ／Ｄ変換装置が求められるとともに、民生
用電子機器の分野では、製造コストの削減、半導体集積
回路装置の面積の縮小、および各種半導体集積回路装置
を配置するボード上のノイズ干渉を低減するため、Ａ／
Ｄ変換装置をデジタル信号処理用半導体集積回路装置と
同一半導体基板上に形成することが望まれている。この
場合、デジタルコードのビット数Ｎの増加に伴って、Ａ
／Ｄ変換装置の比較器が比較すべき基準電圧は１／２Ｎ
に分割され、比較器は極めて微小な電位差を比較する必
要が生じる。また、デジタル信号処理用半導体集積回路
装置の低電源電圧化に伴なって、Ａ／Ｄ変換装置も低電
源電圧化する必要があり、このため基準電圧発生回路に
印加される基準電位も低くなり、結果として基準電圧の
間隔はさらに細かくなる。以上の理由により、Ａ／Ｄ変
換装置をデジタル信号処理用半導体集積回路装置と同一
半導体基板上に形成することにより、半導体基板を介し
てデジタル信号処理用半導体集積回路装置から伝達され
るノイズの影響が大きくなる。
ては、アナログ信号を１０ビット以上のデジタルコード
に変換するＡ／Ｄ変換装置が求められるとともに、民生
用電子機器の分野では、製造コストの削減、半導体集積
回路装置の面積の縮小、および各種半導体集積回路装置
を配置するボード上のノイズ干渉を低減するため、Ａ／
Ｄ変換装置をデジタル信号処理用半導体集積回路装置と
同一半導体基板上に形成することが望まれている。この
場合、デジタルコードのビット数Ｎの増加に伴って、Ａ
／Ｄ変換装置の比較器が比較すべき基準電圧は１／２Ｎ
に分割され、比較器は極めて微小な電位差を比較する必
要が生じる。また、デジタル信号処理用半導体集積回路
装置の低電源電圧化に伴なって、Ａ／Ｄ変換装置も低電
源電圧化する必要があり、このため基準電圧発生回路に
印加される基準電位も低くなり、結果として基準電圧の
間隔はさらに細かくなる。以上の理由により、Ａ／Ｄ変
換装置をデジタル信号処理用半導体集積回路装置と同一
半導体基板上に形成することにより、半導体基板を介し
てデジタル信号処理用半導体集積回路装置から伝達され
るノイズの影響が大きくなる。
【００１６】したがって、従来のＡ／Ｄ変換装置では、
比較器を形成するトランジスタ等の素子の形状または物
理的特性のばらつきにより、比較器が基準電圧とアナロ
グ入力電圧との電位差を正確に行なうことができないと
いう問題が発生していた。この結果、比較器が正常に動
作すれば守られるべき、「比較器ＣＰk （ｋ＝２〜７）
から出力される論理値Ｃk が“Ｈ”ならば、比較器ＣＰ
j （ｊ＜ｋ）から出力される論理値Ｃj もすべて“Ｈ”
となり、比較器ＣＰn （ｎ＞ｋ）から出力される論理値
Ｃn はすべて“Ｌ”となる」という規則が守られなくな
る。
比較器を形成するトランジスタ等の素子の形状または物
理的特性のばらつきにより、比較器が基準電圧とアナロ
グ入力電圧との電位差を正確に行なうことができないと
いう問題が発生していた。この結果、比較器が正常に動
作すれば守られるべき、「比較器ＣＰk （ｋ＝２〜７）
から出力される論理値Ｃk が“Ｈ”ならば、比較器ＣＰ
j （ｊ＜ｋ）から出力される論理値Ｃj もすべて“Ｈ”
となり、比較器ＣＰn （ｎ＞ｋ）から出力される論理値
Ｃn はすべて“Ｌ”となる」という規則が守られなくな
る。
【００１７】このため、たとえば、比較器ＣＰi （ｉ＝
１〜７）から出力される論理値Ｃiが正常な場合には
｛Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝となるはずのときに、
表２に示すような異常な組合わせとなる可能性がある。
１〜７）から出力される論理値Ｃiが正常な場合には
｛Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝となるはずのときに、
表２に示すような異常な組合わせとなる可能性がある。
【００１８】
【表２】
【００１９】表２に示す異常な組合わせのうち最上段の
例について説明する。比較器ＣＰ４から出力される論理
値Ｃ４が、正常な場合は“Ｈ”であるのに、“Ｌ”と誤
って出力され、比較器ＣＰ５から出力される論理値Ｃ５
が、正常の場合は“Ｌ”であるのに、“Ｈ”と誤って出
力されている。このとき、正常な場合は、判定回路ＥＵ
の出力値が、Ｊ５のみが“Ｈ”となり、残りのＪ１〜Ｊ
４、Ｊ６〜Ｊ８が“Ｌ”となるはずが、出力値Ｊ４およ
びＪ６が“Ｈ”で出力され、残りの出力値Ｊ１〜Ｊ３、
Ｊ５、Ｊ７、Ｊ８が“Ｌ”で出力される。したがって、
エンコーダＥＮからは２つのデジタルコード“０１１”
と“１０１”とが重畳されて出力され、エンコーダＥＮ
が“０”を優先的に出力する場合は、“００１”という
デジタル出力がＡ／Ｄ変換装置から出力され、エンコー
ダＥＮが“１”を優先的に出力する場合は、“１１１”
というデジタル出力がＡ／Ｄ変換装置から出力される。
上記のどちらの場合でも、正常な場合に出力される“１
００”というデジタルコードから大きく異なった値とな
っている。
例について説明する。比較器ＣＰ４から出力される論理
値Ｃ４が、正常な場合は“Ｈ”であるのに、“Ｌ”と誤
って出力され、比較器ＣＰ５から出力される論理値Ｃ５
が、正常の場合は“Ｌ”であるのに、“Ｈ”と誤って出
力されている。このとき、正常な場合は、判定回路ＥＵ
の出力値が、Ｊ５のみが“Ｈ”となり、残りのＪ１〜Ｊ
４、Ｊ６〜Ｊ８が“Ｌ”となるはずが、出力値Ｊ４およ
びＪ６が“Ｈ”で出力され、残りの出力値Ｊ１〜Ｊ３、
Ｊ５、Ｊ７、Ｊ８が“Ｌ”で出力される。したがって、
エンコーダＥＮからは２つのデジタルコード“０１１”
と“１０１”とが重畳されて出力され、エンコーダＥＮ
が“０”を優先的に出力する場合は、“００１”という
デジタル出力がＡ／Ｄ変換装置から出力され、エンコー
ダＥＮが“１”を優先的に出力する場合は、“１１１”
というデジタル出力がＡ／Ｄ変換装置から出力される。
上記のどちらの場合でも、正常な場合に出力される“１
００”というデジタルコードから大きく異なった値とな
っている。
【００２０】以上のように、比較器から出力される出力
値が誤っている場合、Ａ／Ｄ変換装置から出力されるデ
ジタルコードは正常な値からかけ離れた値となり、たと
えば、映像分野で用いられるＡ／Ｄ変換装置では、上記
のデジタルコードの誤差により、画面上で縞模様ノイズ
等の障害が現われ、画質を劣化させるという問題が発生
していた。
値が誤っている場合、Ａ／Ｄ変換装置から出力されるデ
ジタルコードは正常な値からかけ離れた値となり、たと
えば、映像分野で用いられるＡ／Ｄ変換装置では、上記
のデジタルコードの誤差により、画面上で縞模様ノイズ
等の障害が現われ、画質を劣化させるという問題が発生
していた。
【００２１】本発明は、上記課題を解決するためになさ
れたものであって、比較器が誤った出力値を出力して
も、大きな誤差を生じさせず、アナログ信号をデジタル
信号に変換することができるＡ／Ｄ変換装置を提供する
ことを目的とする。
れたものであって、比較器が誤った出力値を出力して
も、大きな誤差を生じさせず、アナログ信号をデジタル
信号に変換することができるＡ／Ｄ変換装置を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】請求項１記載のＡ／Ｄ変
換装置は、アナログ信号をデジタル信号に変換して出力
するアナログ／デジタル変換装置であって、アナログ信
号の電位と複数の基準電位とを比較する複数の比較器
と、複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、エン
コード用出力信号をエンコードし、デジタル信号を出力
するエンコーダとを含み、基準電位は、第１基準電位
と、第１基準電位の次に低い第２基準電位と、第２基準
電位の次に低い第３基準電位と、第３基準電位の次に低
い第４基準電位とを含み、複数の比較器は、アナログ信
号の電位と第１基準電位とを比較した結果を示す第１比
較結果信号Ｃi+1 を出力する第１比較器と、アナログ信
号の電位と第２基準電位とを比較した結果を示す第２比
較結果信号Ｃi を出力する第２比較器と、アナログ信号
の電位と第３基準電位とを比較した結果を示す第３比較
結果信号Ｃi-1 を出力する第３比較器と、アナログ信号
の電位と第４基準電位とを比較した結果を示す第４比較
結果信号Ｃi-2 を出力する第４比較器とを含み、多数決
論理手段は、∧：論理積、∨：論理和、¬：否定とした
場合、以下に示す論理式を満たすエンコード用出力信号
Ｊi を出力し、 Ｊi ＝¬Ｍi ∧Ｍi-1 …（１） Ｍi ＝（Ｃi+1 ∧Ｃi ）∨（Ｃi+1 ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-1 ）…（２） Ｍi-1 ＝（Ｃi ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-2 ）∨（Ｃi-1 ∧Ｃi-2 ）…（３）多数決論理手段は、第１比較結果信号を受けるゲートを
有し、一端に電源電位を受ける第１ＰＭＯＳトランジス
タと、第１比較結果信号を受けるゲートを有し、一端が
第１ＰＭＯＳトランジスタの他端と接続される第１ＮＭ
ＯＳトランジスタと、第３比較結果信号を受けるゲート
を有し、一端が第１ＮＭＯＳトランジスタの他端と接続
され、他端が接地電位を受ける第２ＮＭＯＳトランジス
タと、第２比較結果信号を受けるゲートを有し、一端に
電源電位を受ける第２ＰＭＯＳトランジスタと、第１比
較結果信号を受けるゲートを有し、一端が第１ＰＭＯＳ
トランジスタと第１ＮＭＯＳトランジスタとの接続点お
よび第２ＰＭＯＳトランジスタの他端と接続される第３
ＮＭＯＳトランジスタと、第２比較結果信号を受け るゲ
ートを有し、一端が第３ＮＭＯＳトランジスタの他端と
接続され、他端が接地電位を受ける第４ＮＭＯＳトラン
ジスタと、第３比較結果信号を受けるゲートを有し、一
端に電源電位を受け、他端が第２ＰＭＯＳトランジスタ
と第３ＮＭＯＳトランジスタとの接続点と接続される第
３ＰＭＯＳトランジスタと、第１比較結果信号を受ける
ゲートを有し、一端に電源電位を受ける第４ＰＭＯＳト
ランジスタと、第３比較結果信号を受けるゲートを有
し、一端が第４ＰＭＯＳトランジスタの他端と接続さ
れ、他端が第３ＰＭＯＳトランジスタの他端と接続され
る第５ＰＭＯＳトランジスタと、第３比較結果信号を受
けるゲートを有し、一端が第５ＰＭＯＳトランジスタの
他端と接続され、他端が第３ＮＭＯＳトランジスタと第
４ＮＭＯＳトランジスタとの接続点と接続される第５Ｎ
ＭＯＳトランジスタとを含む 。
換装置は、アナログ信号をデジタル信号に変換して出力
するアナログ／デジタル変換装置であって、アナログ信
号の電位と複数の基準電位とを比較する複数の比較器
と、複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、エン
コード用出力信号をエンコードし、デジタル信号を出力
するエンコーダとを含み、基準電位は、第１基準電位
と、第１基準電位の次に低い第２基準電位と、第２基準
電位の次に低い第３基準電位と、第３基準電位の次に低
い第４基準電位とを含み、複数の比較器は、アナログ信
号の電位と第１基準電位とを比較した結果を示す第１比
較結果信号Ｃi+1 を出力する第１比較器と、アナログ信
号の電位と第２基準電位とを比較した結果を示す第２比
較結果信号Ｃi を出力する第２比較器と、アナログ信号
の電位と第３基準電位とを比較した結果を示す第３比較
結果信号Ｃi-1 を出力する第３比較器と、アナログ信号
の電位と第４基準電位とを比較した結果を示す第４比較
結果信号Ｃi-2 を出力する第４比較器とを含み、多数決
論理手段は、∧：論理積、∨：論理和、¬：否定とした
場合、以下に示す論理式を満たすエンコード用出力信号
Ｊi を出力し、 Ｊi ＝¬Ｍi ∧Ｍi-1 …（１） Ｍi ＝（Ｃi+1 ∧Ｃi ）∨（Ｃi+1 ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-1 ）…（２） Ｍi-1 ＝（Ｃi ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-2 ）∨（Ｃi-1 ∧Ｃi-2 ）…（３）多数決論理手段は、第１比較結果信号を受けるゲートを
有し、一端に電源電位を受ける第１ＰＭＯＳトランジス
タと、第１比較結果信号を受けるゲートを有し、一端が
第１ＰＭＯＳトランジスタの他端と接続される第１ＮＭ
ＯＳトランジスタと、第３比較結果信号を受けるゲート
を有し、一端が第１ＮＭＯＳトランジスタの他端と接続
され、他端が接地電位を受ける第２ＮＭＯＳトランジス
タと、第２比較結果信号を受けるゲートを有し、一端に
電源電位を受ける第２ＰＭＯＳトランジスタと、第１比
較結果信号を受けるゲートを有し、一端が第１ＰＭＯＳ
トランジスタと第１ＮＭＯＳトランジスタとの接続点お
よび第２ＰＭＯＳトランジスタの他端と接続される第３
ＮＭＯＳトランジスタと、第２比較結果信号を受け るゲ
ートを有し、一端が第３ＮＭＯＳトランジスタの他端と
接続され、他端が接地電位を受ける第４ＮＭＯＳトラン
ジスタと、第３比較結果信号を受けるゲートを有し、一
端に電源電位を受け、他端が第２ＰＭＯＳトランジスタ
と第３ＮＭＯＳトランジスタとの接続点と接続される第
３ＰＭＯＳトランジスタと、第１比較結果信号を受ける
ゲートを有し、一端に電源電位を受ける第４ＰＭＯＳト
ランジスタと、第３比較結果信号を受けるゲートを有
し、一端が第４ＰＭＯＳトランジスタの他端と接続さ
れ、他端が第３ＰＭＯＳトランジスタの他端と接続され
る第５ＰＭＯＳトランジスタと、第３比較結果信号を受
けるゲートを有し、一端が第５ＰＭＯＳトランジスタの
他端と接続され、他端が第３ＮＭＯＳトランジスタと第
４ＮＭＯＳトランジスタとの接続点と接続される第５Ｎ
ＭＯＳトランジスタとを含む 。
【００２３】請求項２記載のＡ／Ｄ変換装置は、アナロ
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第１基準電位と、第１基準電位の次
に低い第２基準電位と、第２基準電位の次に低い第３基
準電位と、第３基準電位の次に低い第４基準電位とを含
み、複数の比較器は、アナログ信号の電位と第１基準電
位とを比較した結果を示す第１比較結果信号Ｃ i+1 を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号Ｃ i を出力
する第２比較器と、アナログ信号の電位と第３基準電位
とを比較した結果を示す第３比較結果信号Ｃ i-1 を出力
する第３比較器と、アナログ信号の電位と第４基準電位
とを比較した結果を示す第４比較結果信号Ｃ i-2 を出力
する第４比較器とを含み、多数決論理手段は、∧：論理
積、∨：論理和、¬：否定とした場合、以下に示す論理
式を満たすエンコード用出力信号Ｊ i を出力し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） アナログ／デジタル変換装置は、さらに、第１制御信
号、および第１制御信号の反転信号である第２制御信号
を出力する制御手段を含み、多数決論理手段は、第２制
御信号に応答して、入力した第１比較結果信号を出力す
る第１スイッチ手段と、第２制御信号に応答して、入力
した第２比較結果信号を出力する第２スイッチ手段と、
第２制御信号に応答して、入力した第３比較結果信号を
出力する第３スイッチ手段と、第１スイッチ手段の出力
を受ける第１容量手段と、第２スイッチ手段の出力を受
ける第２容量手段と、第３スイッチ手段の出力を受ける
第３容量手段と、第１制御信号に応答して、第１容量手
段の入力端の電位を接地電位に設定する第１電位設定手
段と、第１制御信号に応答して、第２容量手段の入力端
の電位を接地電位に設定する第２電位設定手段と、第１
制御信号に応答して、 第３容量手段の入力端の電位を接
地電位に設定する第３電位設定手段とを含み、第１ない
し第３容量手段の出力端は、第１ノードに共通接続さ
れ、多数決論理手段は、さらに、第１制御信号に応答し
て、第１ノードの電位を接地電位に設定する第４電位設
定手段と、電源電位および接地電位を受け、第１ノード
の電位に応じた出力信号を出力する反転増幅手段とを含
み、反転増幅手段の論理しきい値Ｖthは、電源電位をＶ
とすると、Ｖ／３＜Ｖth＜２Ｖ／３を満たす 。
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第１基準電位と、第１基準電位の次
に低い第２基準電位と、第２基準電位の次に低い第３基
準電位と、第３基準電位の次に低い第４基準電位とを含
み、複数の比較器は、アナログ信号の電位と第１基準電
位とを比較した結果を示す第１比較結果信号Ｃ i+1 を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号Ｃ i を出力
する第２比較器と、アナログ信号の電位と第３基準電位
とを比較した結果を示す第３比較結果信号Ｃ i-1 を出力
する第３比較器と、アナログ信号の電位と第４基準電位
とを比較した結果を示す第４比較結果信号Ｃ i-2 を出力
する第４比較器とを含み、多数決論理手段は、∧：論理
積、∨：論理和、¬：否定とした場合、以下に示す論理
式を満たすエンコード用出力信号Ｊ i を出力し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） アナログ／デジタル変換装置は、さらに、第１制御信
号、および第１制御信号の反転信号である第２制御信号
を出力する制御手段を含み、多数決論理手段は、第２制
御信号に応答して、入力した第１比較結果信号を出力す
る第１スイッチ手段と、第２制御信号に応答して、入力
した第２比較結果信号を出力する第２スイッチ手段と、
第２制御信号に応答して、入力した第３比較結果信号を
出力する第３スイッチ手段と、第１スイッチ手段の出力
を受ける第１容量手段と、第２スイッチ手段の出力を受
ける第２容量手段と、第３スイッチ手段の出力を受ける
第３容量手段と、第１制御信号に応答して、第１容量手
段の入力端の電位を接地電位に設定する第１電位設定手
段と、第１制御信号に応答して、第２容量手段の入力端
の電位を接地電位に設定する第２電位設定手段と、第１
制御信号に応答して、 第３容量手段の入力端の電位を接
地電位に設定する第３電位設定手段とを含み、第１ない
し第３容量手段の出力端は、第１ノードに共通接続さ
れ、多数決論理手段は、さらに、第１制御信号に応答し
て、第１ノードの電位を接地電位に設定する第４電位設
定手段と、電源電位および接地電位を受け、第１ノード
の電位に応じた出力信号を出力する反転増幅手段とを含
み、反転増幅手段の論理しきい値Ｖthは、電源電位をＶ
とすると、Ｖ／３＜Ｖth＜２Ｖ／３を満たす 。
【００２４】請求項３記載のＡ／Ｄ変換装置は、アナロ
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第１基準電位と、第１基準電位の次
に低い第２基準電位と、第２基準電位の次に低い第３基
準電位と、第３基準電位の次に低い第４基準電位とを含
み、複数の比較器は、アナログ信号の電位と第１基準電
位とを比較した結果を示す第１比較結果信号Ｃ i+1 を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号Ｃ i を出力
する第２比較器と、アナログ信号の電位と第３基準電位
とを比較した結果を示す第３比較結果信号Ｃ i-1 を出力
する第３比較器と、アナログ信号の電位と第４基準電位
とを比較した結果を示す第４比較結果信号Ｃ i-2 を出力
する第４比較器とを含み、多数決論理手段は、∧：論理
積、∨：論理和、¬：否定とした場合、以下に示す論理
式を満たすエンコード用出力信号Ｊ i を出力し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） 多数決論理手段は、一端に接地電位を受ける第１ないし
第３電流源と、第１電流源の他端と第１ノードとの間に
接続され、第１比較結果信号に応じて第１電流源と第１
ノードとを接続する第１スイッチ手段と、第２電流源の
他端と第１ノードとの間に接続され、第２比較結果信号
に応じて第２電流源と第１ノードとを接続する第２スイ
ッチ手段と、第３電流源の他端と第１ノードとの間に接
続され、第３比較結果信号に応じて第３電流源と第１ノ
ードとを接続する第３スイッチ手段と、一端に電源電位
を受け、他端が第１ノードに接続される抵抗手段と、電
源電位および接地電位を受け、第１ノードの電位に応じ
た出力信号を出力する反転増幅手段とを含み、反転増幅
手段の論理しきい値Ｖthは、電源電位をＶ、第１ないし
第３電流源の電流値をＩ、抵抗手段の抵抗値をＲとする
と、Ｖ−２・Ｒ・Ｉ ＜Ｖth＜Ｖ−Ｒ・Ｉを満たす 。
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と複数の
基準電位とを比較する複数の比較器と、複数の比較器の
出力信号から多数決論理を用いてエンコード用出力信号
を出力する多数決論理手段と、エンコード用出力信号を
エンコードし、デジタル信号を出力するエンコーダとを
含み、基準電位は、第１基準電位と、第１基準電位の次
に低い第２基準電位と、第２基準電位の次に低い第３基
準電位と、第３基準電位の次に低い第４基準電位とを含
み、複数の比較器は、アナログ信号の電位と第１基準電
位とを比較した結果を示す第１比較結果信号Ｃ i+1 を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号Ｃ i を出力
する第２比較器と、アナログ信号の電位と第３基準電位
とを比較した結果を示す第３比較結果信号Ｃ i-1 を出力
する第３比較器と、アナログ信号の電位と第４基準電位
とを比較した結果を示す第４比較結果信号Ｃ i-2 を出力
する第４比較器とを含み、多数決論理手段は、∧：論理
積、∨：論理和、¬：否定とした場合、以下に示す論理
式を満たすエンコード用出力信号Ｊ i を出力し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） 多数決論理手段は、一端に接地電位を受ける第１ないし
第３電流源と、第１電流源の他端と第１ノードとの間に
接続され、第１比較結果信号に応じて第１電流源と第１
ノードとを接続する第１スイッチ手段と、第２電流源の
他端と第１ノードとの間に接続され、第２比較結果信号
に応じて第２電流源と第１ノードとを接続する第２スイ
ッチ手段と、第３電流源の他端と第１ノードとの間に接
続され、第３比較結果信号に応じて第３電流源と第１ノ
ードとを接続する第３スイッチ手段と、一端に電源電位
を受け、他端が第１ノードに接続される抵抗手段と、電
源電位および接地電位を受け、第１ノードの電位に応じ
た出力信号を出力する反転増幅手段とを含み、反転増幅
手段の論理しきい値Ｖthは、電源電位をＶ、第１ないし
第３電流源の電流値をＩ、抵抗手段の抵抗値をＲとする
と、Ｖ−２・Ｒ・Ｉ ＜Ｖth＜Ｖ−Ｒ・Ｉを満たす 。
【００２５】請求項４記載のＡ／Ｄ変換装置は、請求項
１ないし請求項３記載のＡ／Ｄ変換装置の構成に加え、
アナログ／デジタル変換装置は、アナログ信号を３ビッ
トのデジタルデータに変換する並列型のアナログ／デジ
タル変換装置を含み、多数決論理手段は、７つの多数決
論理回路と、７つの多数決論理回路ごとに設けられ、多
数決論理回路の出力信号を反転する７つの反転回路と、
電源電位と７つの多数決論理回路のうち最下位の多数決
論理回路の出力信号との論理積を出力する第１論理積回
路と、７つの反転回路のうち対応する反転回路の出力信
号と７つの多数決論理回路のうち対応する多数決論理回
路の出力信号との論理積を出力する６つの第２論理積回
路と、電源電位と７つの反転回路のうち最上位の反転回
路の出力信号との論理積を出力する第３論理積回路とを
含む。
１ないし請求項３記載のＡ／Ｄ変換装置の構成に加え、
アナログ／デジタル変換装置は、アナログ信号を３ビッ
トのデジタルデータに変換する並列型のアナログ／デジ
タル変換装置を含み、多数決論理手段は、７つの多数決
論理回路と、７つの多数決論理回路ごとに設けられ、多
数決論理回路の出力信号を反転する７つの反転回路と、
電源電位と７つの多数決論理回路のうち最下位の多数決
論理回路の出力信号との論理積を出力する第１論理積回
路と、７つの反転回路のうち対応する反転回路の出力信
号と７つの多数決論理回路のうち対応する多数決論理回
路の出力信号との論理積を出力する６つの第２論理積回
路と、電源電位と７つの反転回路のうち最上位の反転回
路の出力信号との論理積を出力する第３論理積回路とを
含む。
【００２６】請求項５記載のＡ／Ｄ変換装置は、アナロ
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第１基準電位と、第１基準電位の次に低い
第２基準電位と、第２基準電位の次に低い第３基準電位
とを含み、複数の比較器は、アナログ信号の電位と第１
基準電位とを比較した結果を示す第１比較結果信号を出
力する第１比較器と、アナログ信号の電位と第１基準電
位とを比較した結果を示す第２比較結果信号を出力する
第２比較器と、アナログ信号の電位と第３基準電位とを
比較した結果を示す第３比較結果信号を出力する第３比
較器とを含み、多数決論理手段は、第１比較結果信号を
受けるゲートを有し、一端に電源電位を受ける第１ＰＭ
ＯＳトランジスタと、第１比較結果信号を受けるゲート
を有し、一端が第１ＰＭＯＳトランジスタの他端と接続
される第１ＮＭＯＳトランジスタと、第３比較結果信号
を受けるゲートを有し、一端が第１ＮＭＯＳトランジス
タの他端と接続され、他端が接地電位を受ける第２ＮＭ
ＯＳトランジスタと、第２比較結果信号を受けるゲート
を有し、一端に電源電位を受ける第２ＰＭＯＳトランジ
スタと、第１比較結果信号を受けるゲートを有し、一端
が第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジス
タとの接続点および第２ＰＭＯＳトランジスタの他端と
接続される第３ＮＭＯＳトランジスタと、第２比較結果
信号を受けるゲートを有し、一端が第３ＮＭＯＳトラン
ジスタの他端と接続され、他端が接地電位を受ける第４
ＮＭＯＳトランジスタと、第３比較結果信号を受けるゲ
ートを有し、一端に電源電位を受け、他端が第２ＰＭＯ
Ｓトランジスタと第３ＮＭＯＳトランジスタとの接続点
と接続される第３ＰＭＯＳトランジスタと、第１比較結
果信号を受けるゲートを有し、一端に電源電位を受ける
第４ＰＭＯＳトランジスタと、第３比較結果信号を受け
るゲートを有し、一端が第４ＰＭＯＳトランジスタの他
端と接続され、他端が第３ＰＭＯＳトランジスタの他端
と接続される第５ＰＭＯＳトランジスタと、第３比較結
果信号を受けるゲートを有し、一端が第５ＰＭＯＳトラ
ンジスタの他端と接続され、 他端が第３ＮＭＯＳトラン
ジスタと第４ＮＭＯＳトランジスタとの接続点と接続さ
れる第５ＮＭＯＳトランジスタとを含む。
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第１基準電位と、第１基準電位の次に低い
第２基準電位と、第２基準電位の次に低い第３基準電位
とを含み、複数の比較器は、アナログ信号の電位と第１
基準電位とを比較した結果を示す第１比較結果信号を出
力する第１比較器と、アナログ信号の電位と第１基準電
位とを比較した結果を示す第２比較結果信号を出力する
第２比較器と、アナログ信号の電位と第３基準電位とを
比較した結果を示す第３比較結果信号を出力する第３比
較器とを含み、多数決論理手段は、第１比較結果信号を
受けるゲートを有し、一端に電源電位を受ける第１ＰＭ
ＯＳトランジスタと、第１比較結果信号を受けるゲート
を有し、一端が第１ＰＭＯＳトランジスタの他端と接続
される第１ＮＭＯＳトランジスタと、第３比較結果信号
を受けるゲートを有し、一端が第１ＮＭＯＳトランジス
タの他端と接続され、他端が接地電位を受ける第２ＮＭ
ＯＳトランジスタと、第２比較結果信号を受けるゲート
を有し、一端に電源電位を受ける第２ＰＭＯＳトランジ
スタと、第１比較結果信号を受けるゲートを有し、一端
が第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジス
タとの接続点および第２ＰＭＯＳトランジスタの他端と
接続される第３ＮＭＯＳトランジスタと、第２比較結果
信号を受けるゲートを有し、一端が第３ＮＭＯＳトラン
ジスタの他端と接続され、他端が接地電位を受ける第４
ＮＭＯＳトランジスタと、第３比較結果信号を受けるゲ
ートを有し、一端に電源電位を受け、他端が第２ＰＭＯ
Ｓトランジスタと第３ＮＭＯＳトランジスタとの接続点
と接続される第３ＰＭＯＳトランジスタと、第１比較結
果信号を受けるゲートを有し、一端に電源電位を受ける
第４ＰＭＯＳトランジスタと、第３比較結果信号を受け
るゲートを有し、一端が第４ＰＭＯＳトランジスタの他
端と接続され、他端が第３ＰＭＯＳトランジスタの他端
と接続される第５ＰＭＯＳトランジスタと、第３比較結
果信号を受けるゲートを有し、一端が第５ＰＭＯＳトラ
ンジスタの他端と接続され、 他端が第３ＮＭＯＳトラン
ジスタと第４ＮＭＯＳトランジスタとの接続点と接続さ
れる第５ＮＭＯＳトランジスタとを含む。
【００２７】請求項６記載のＡ／Ｄ変換装置は、アナロ
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード出力信号をエンコー
ドし、デジタル信号を出力するエンコーダと、第１制御
信号、および第１制御信号の反転信号である第２制御信
号を出力する制御手段とを含み、基準電位は、第１基準
電位と、第１基準電位の次に低い第２基準電位と、第２
基準電位の次に低い第３基準電位とを含み、複数の比較
器は、アナログ信号の電位と第１基準電位とを比較した
結果を示す第１比較結果信号を出力する第１比較器と、
アナログ信号の電位と第２基準電位とを比較した結果を
示す第２比較結果信号を出力する第２比較器と、アナロ
グ信号の電位と第３基準電位とを比較した結果を示す第
３比較結果信号を出力する第３比較器とを含み、多数決
論理手段は、第２制御信号に応答して、入力した第１比
較結果信号を出力する第１スイッチ手段と、第２制御信
号に応答して、入力した第２比較結果信号を出力する第
２スイッチ手段と、第２制御信号に応答して、入力した
第３比較結果信号を出力する第３スイッチ手段と、第１
スイッチ手段の出力を受ける第１容量手段と、第２スイ
ッチ手段の出力を受ける第２容量手段と、第３スイッチ
手段の出力を受ける第３容量手段と、第１制御信号に応
答して、第１容量手段の出力端の電位を接地電位に設定
する第１電位設定手段と、第１制御信号に応答して、第
２容量手段の入力端の電位を接地電位に設定する第２電
位設定手段と、第１制御信号に応答して、第３容量手段
の入力端の電位を接地電位に設定する第３電位設定手段
とを含み、第１ないし第３容量手段の出力端は、第１ノ
ードに共通接続され、多数決論理手段は、さらに、第１
制御信号に応答して、第１ノードの電位を接地転移に設
定する第４電位設定手段と、電源電位および接地電位を
受け、第１ノードの電位に応じた出力信号を出力する反
転増幅手段とを含み、反転増幅手段の論理しきい値Ｖth
は、電源電位をＶとすると、Ｖ／３＜Ｖth＜２Ｖ／３を
満たす。
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード出力信号をエンコー
ドし、デジタル信号を出力するエンコーダと、第１制御
信号、および第１制御信号の反転信号である第２制御信
号を出力する制御手段とを含み、基準電位は、第１基準
電位と、第１基準電位の次に低い第２基準電位と、第２
基準電位の次に低い第３基準電位とを含み、複数の比較
器は、アナログ信号の電位と第１基準電位とを比較した
結果を示す第１比較結果信号を出力する第１比較器と、
アナログ信号の電位と第２基準電位とを比較した結果を
示す第２比較結果信号を出力する第２比較器と、アナロ
グ信号の電位と第３基準電位とを比較した結果を示す第
３比較結果信号を出力する第３比較器とを含み、多数決
論理手段は、第２制御信号に応答して、入力した第１比
較結果信号を出力する第１スイッチ手段と、第２制御信
号に応答して、入力した第２比較結果信号を出力する第
２スイッチ手段と、第２制御信号に応答して、入力した
第３比較結果信号を出力する第３スイッチ手段と、第１
スイッチ手段の出力を受ける第１容量手段と、第２スイ
ッチ手段の出力を受ける第２容量手段と、第３スイッチ
手段の出力を受ける第３容量手段と、第１制御信号に応
答して、第１容量手段の出力端の電位を接地電位に設定
する第１電位設定手段と、第１制御信号に応答して、第
２容量手段の入力端の電位を接地電位に設定する第２電
位設定手段と、第１制御信号に応答して、第３容量手段
の入力端の電位を接地電位に設定する第３電位設定手段
とを含み、第１ないし第３容量手段の出力端は、第１ノ
ードに共通接続され、多数決論理手段は、さらに、第１
制御信号に応答して、第１ノードの電位を接地転移に設
定する第４電位設定手段と、電源電位および接地電位を
受け、第１ノードの電位に応じた出力信号を出力する反
転増幅手段とを含み、反転増幅手段の論理しきい値Ｖth
は、電源電位をＶとすると、Ｖ／３＜Ｖth＜２Ｖ／３を
満たす。
【００２８】請求項７記載のＡ／Ｄ変換装置は、アナロ
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第１基準電位と、第１基準電位の次に低い
第２基準電位と、第２基準電位の次に低い第３基準電位
とを含み、複数の比較器は、アナログ信号の電位と第１
基準電位とを比較した結果を示す第１比較結果信号を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号を出力する
第２比較器と、アナログ信号の電位と第３基準電位とを
比較した結果を示す第３比較結果信号を出力する第３比
較器とを含み、多数決論理手段は、一端に接地電位を受
ける第１ないし第３電流源と、第１電流源の他端と第１
ノードとの間に接続され、第１比較結果信号に応じて第
１電流源と第１ノードとを接続する第１スイッチ手段
と、第２電流源の他端と第１ノードとの間に接続され、
第２比較結果信号に応じて第２電流源と第１ノードとを
接続する第２スイッチ手段と、第３電流源の他端と第１
ノードとの間に接続され、第３比較結果信号に応じて第
３電流源と第１ノードとを接続する第３スイッチ手段
と、一端に電源電位を受け、他端が第１ノードと接続さ
れる抵抗手段と、電源電位および接地電位を受け、第１
ノードの電位に応じた出力信号を出力する反転増幅手段
とを含み、反転増幅手段の論理しきい値Ｖthは、電源電
位をＶ、第１ないし第３電流源の電流値をＩ、抵抗手段
の抵抗値をＲとすると、Ｖ−２・Ｒ・Ｉ＜Ｖth＜Ｖ−Ｒ
・Ｉを満たす。
グ信号をデジタル信号に変換して出力するアナログ／デ
ジタル変換装置であって、アナログ信号の電位と基準電
位とを比較する複数の比較器と、複数の比較器の出力信
号から多数決論理を用いてエンコード用出力信号を出力
する多数決論理手段と、エンコード用出力信号をエンコ
ードし、デジタル信号を出力するエンコーダとを含み、
基準電位は、第１基準電位と、第１基準電位の次に低い
第２基準電位と、第２基準電位の次に低い第３基準電位
とを含み、複数の比較器は、アナログ信号の電位と第１
基準電位とを比較した結果を示す第１比較結果信号を出
力する第１比較器と、アナログ信号の電位と第２基準電
位とを比較した結果を示す第２比較結果信号を出力する
第２比較器と、アナログ信号の電位と第３基準電位とを
比較した結果を示す第３比較結果信号を出力する第３比
較器とを含み、多数決論理手段は、一端に接地電位を受
ける第１ないし第３電流源と、第１電流源の他端と第１
ノードとの間に接続され、第１比較結果信号に応じて第
１電流源と第１ノードとを接続する第１スイッチ手段
と、第２電流源の他端と第１ノードとの間に接続され、
第２比較結果信号に応じて第２電流源と第１ノードとを
接続する第２スイッチ手段と、第３電流源の他端と第１
ノードとの間に接続され、第３比較結果信号に応じて第
３電流源と第１ノードとを接続する第３スイッチ手段
と、一端に電源電位を受け、他端が第１ノードと接続さ
れる抵抗手段と、電源電位および接地電位を受け、第１
ノードの電位に応じた出力信号を出力する反転増幅手段
とを含み、反転増幅手段の論理しきい値Ｖthは、電源電
位をＶ、第１ないし第３電流源の電流値をＩ、抵抗手段
の抵抗値をＲとすると、Ｖ−２・Ｒ・Ｉ＜Ｖth＜Ｖ−Ｒ
・Ｉを満たす。
【００２９】
【００３０】
【作用】請求項１ないし請求項４記載のＡ／Ｄ変換装置
においては、複数の比較器の出力信号から多数決論理を
用いて、第（１）式ないし第（３）式を満たすエンコー
ド用出力信号を出力するので、比較器が誤った出力値を
出力しても、多数決論理手段により誤った出力値を補正
して出力することが可能となる。
においては、複数の比較器の出力信号から多数決論理を
用いて、第（１）式ないし第（３）式を満たすエンコー
ド用出力信号を出力するので、比較器が誤った出力値を
出力しても、多数決論理手段により誤った出力値を補正
して出力することが可能となる。
【００３１】請求項５記載のＡ／Ｄ変換装置において
は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
を用いた回路構成により多数決論理手段を構成すること
ができるので、少ない素子数で多数決論理手段を構成す
ることができ、回路規模を削減することが可能となる。
は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
を用いた回路構成により多数決論理手段を構成すること
ができるので、少ない素子数で多数決論理手段を構成す
ることができ、回路規模を削減することが可能となる。
【００３２】請求項６記載のＡ／Ｄ変換装置において
は、容量手段、スイッチ手段および反転増幅手段を用い
た回路構成により多数決論理手段を構成することができ
るので、少ない素子数で多数決論理手段を構成すること
ができるとともに、貫通電流を低減することができる。
請求項７記載のＡ／Ｄ変換装置においては、電流源、ス
イッチ手段、抵抗手段および反転増幅手段を用いた回路
構成により多数決論理手段を構成することができるの
で、少ない素子数で多数決論理手段を構成することがで
き、回路規模を削減することが可能となる。
は、容量手段、スイッチ手段および反転増幅手段を用い
た回路構成により多数決論理手段を構成することができ
るので、少ない素子数で多数決論理手段を構成すること
ができるとともに、貫通電流を低減することができる。
請求項７記載のＡ／Ｄ変換装置においては、電流源、ス
イッチ手段、抵抗手段および反転増幅手段を用いた回路
構成により多数決論理手段を構成することができるの
で、少ない素子数で多数決論理手段を構成することがで
き、回路規模を削減することが可能となる。
【００３３】
【実施例】以下、本発明の一実施例のＡ／Ｄ変換装置に
ついて図面を参照しながら説明する。図１は、本発明の
一実施例のＡ／Ｄ変換装置の構成を示すブロック図であ
る。図１では、アナログ入力信号を３ビットのデジタル
コードに変換する並列型のＡ／Ｄ変換装置を示してい
る。本発明が適用されるＡ／Ｄ変換装置は、３ビットの
Ａ／Ｄ変換装置に限定されるものでなく、他のビット数
のＡ／Ｄ変換装置にも適用することができ、また、直並
列型Ａ／Ｄ変換装置にも適用することが可能である。
ついて図面を参照しながら説明する。図１は、本発明の
一実施例のＡ／Ｄ変換装置の構成を示すブロック図であ
る。図１では、アナログ入力信号を３ビットのデジタル
コードに変換する並列型のＡ／Ｄ変換装置を示してい
る。本発明が適用されるＡ／Ｄ変換装置は、３ビットの
Ａ／Ｄ変換装置に限定されるものでなく、他のビット数
のＡ／Ｄ変換装置にも適用することができ、また、直並
列型Ａ／Ｄ変換装置にも適用することが可能である。
【００３４】図１に示すＡ／Ｄ変換装置と、図１０に示
すＡ／Ｄ変換装置とで異なる点は、判定回路ＤＵが多数
決論理ユニットＭＵに変更された点であり、その他の部
分は同様であるので、同一部分には同一符号を付し以下
その説明を省略する。
すＡ／Ｄ変換装置とで異なる点は、判定回路ＤＵが多数
決論理ユニットＭＵに変更された点であり、その他の部
分は同様であるので、同一部分には同一符号を付し以下
その説明を省略する。
【００３５】図１に示すＡ／Ｄ変換装置では、比較器Ｃ
Ｐ１〜ＣＰ７の出力値が多数決論理ユニットＭＵに入力
され、後述する処理により多数決論理ユニットＭＵにお
いて比較器Ｃ１〜Ｃ７の出力値が異常な場合でも、正し
い値に近いエンコーダの読出信号Ｊ１〜Ｊ８が出力され
る。この結果、エンコーダＥＮから出力される出力コー
ドＤ１〜Ｄ３は正常な出力コードに近い値が出力され、
Ａ／Ｄ変換装置は大きな誤差を生じさせずアナログ信号
をデジタル信号に変換することができる。
Ｐ１〜ＣＰ７の出力値が多数決論理ユニットＭＵに入力
され、後述する処理により多数決論理ユニットＭＵにお
いて比較器Ｃ１〜Ｃ７の出力値が異常な場合でも、正し
い値に近いエンコーダの読出信号Ｊ１〜Ｊ８が出力され
る。この結果、エンコーダＥＮから出力される出力コー
ドＤ１〜Ｄ３は正常な出力コードに近い値が出力され、
Ａ／Ｄ変換装置は大きな誤差を生じさせずアナログ信号
をデジタル信号に変換することができる。
【００３６】次に、図１に示す多数決論理ユニットＭＵ
について詳細に説明する。図２は、図１に示す多数決論
理ユニットの構成を示す図である。
について詳細に説明する。図２は、図１に示す多数決論
理ユニットの構成を示す図である。
【００３７】図２を参照し、多数決論理ユニットは、多
数決論理回路ＭＣ１〜ＭＣ７、反転回路Ｇ１〜Ｇ７、論
理積回路Ｇ１１〜Ｇ１８を含む。多数決論理回路ＭＣ１
〜ＭＣ６の入力端子Ｉａ１〜Ｉａ６には、比較器ＣＰ１
〜ＣＰ６から出力された論理値Ｃ１〜Ｃ６が各々入力さ
れる。また、多数決論理回路ＭＣ７の第１の入力端Ｉａ
７は接地電位ＧＮＤを受け、第１の入力端子Ｉａ７には
論理値“Ｌ”が印加される。一方、多数決論理回路ＭＣ
１〜ＭＣ７の第２の入力端子Ｉｂ１〜Ｉｂ７には、比較
器ＣＰ１〜ＣＰ７から出力された論理値Ｃ１〜Ｃ７が各
々入力される。さらに、多数決論理回路ＭＣ１〜ＭＣ７
の第３の入力端子Ｉｃ２〜Ｉｃ７には、比較器ＣＰ２〜
ＣＰ７から出力された論理値Ｃ１〜Ｃ６が各々入力され
る。また、多数決論理回路ＭＣ１の第３の入力端子Ｉｃ
１は電源電圧ＶＤＤを受け、第３の入力端子Ｉｃ１は論
理値“Ｈ”が印加される。
数決論理回路ＭＣ１〜ＭＣ７、反転回路Ｇ１〜Ｇ７、論
理積回路Ｇ１１〜Ｇ１８を含む。多数決論理回路ＭＣ１
〜ＭＣ６の入力端子Ｉａ１〜Ｉａ６には、比較器ＣＰ１
〜ＣＰ６から出力された論理値Ｃ１〜Ｃ６が各々入力さ
れる。また、多数決論理回路ＭＣ７の第１の入力端Ｉａ
７は接地電位ＧＮＤを受け、第１の入力端子Ｉａ７には
論理値“Ｌ”が印加される。一方、多数決論理回路ＭＣ
１〜ＭＣ７の第２の入力端子Ｉｂ１〜Ｉｂ７には、比較
器ＣＰ１〜ＣＰ７から出力された論理値Ｃ１〜Ｃ７が各
々入力される。さらに、多数決論理回路ＭＣ１〜ＭＣ７
の第３の入力端子Ｉｃ２〜Ｉｃ７には、比較器ＣＰ２〜
ＣＰ７から出力された論理値Ｃ１〜Ｃ６が各々入力され
る。また、多数決論理回路ＭＣ１の第３の入力端子Ｉｃ
１は電源電圧ＶＤＤを受け、第３の入力端子Ｉｃ１は論
理値“Ｈ”が印加される。
【００３８】多数決論理回路ＭＣ１〜ＭＣ７の出力信号
Ｍ１〜Ｍ７は各々、対応する論理積回路Ｇ１１〜Ｇ１７
の第１の入力端子に入力される。また、出力信号Ｍ１〜
Ｍ７は反転回路Ｇ１〜Ｇ７を介して論理積回路Ｇ１２〜
Ｇ１８の第２の入力端子に各々入力される。論理積回路
Ｇ１１の第２の入力端子および論理積回路Ｇ１８の第２
の入力端子は、電源電圧ＶＤＤを受け、各端子には論理
値“Ｈ”が印加される。したがって、エンコーダの読出
信号Ｊ１〜Ｊ８は第（１）式を満たす論理値を出力す
る。
Ｍ１〜Ｍ７は各々、対応する論理積回路Ｇ１１〜Ｇ１７
の第１の入力端子に入力される。また、出力信号Ｍ１〜
Ｍ７は反転回路Ｇ１〜Ｇ７を介して論理積回路Ｇ１２〜
Ｇ１８の第２の入力端子に各々入力される。論理積回路
Ｇ１１の第２の入力端子および論理積回路Ｇ１８の第２
の入力端子は、電源電圧ＶＤＤを受け、各端子には論理
値“Ｈ”が印加される。したがって、エンコーダの読出
信号Ｊ１〜Ｊ８は第（１）式を満たす論理値を出力す
る。
【００３９】次に、図２に示す多数決論理回路の第１の
具体例について詳細に説明する。図３は、図２に示す多
数決論理回路の第１の具体例を示す回路図である。
具体例について詳細に説明する。図３は、図２に示す多
数決論理回路の第１の具体例を示す回路図である。
【００４０】図３を参照して、多数決論理回路は、論理
積回路Ｇ２１〜Ｇ２３、否定論理和回路Ｇ２４を含む。
第１の入力端子Ｉａi は、論理積回路Ｇ２１およびＧ２
２の第１の入力端子と接続される。第２の入力端子Ｉｂ
i は、論理積回路Ｇ２１の第２の入力端子および論理積
回路Ｇ２３の第１の入力端子と接続される。第３の入力
端子Ｉｃi は、論理積回路Ｇ２２およびＧ２３の第２の
入力端子と接続される。論理積回路Ｇ２１〜Ｇ２３の出
力端子は各々否定論理和回路Ｇ２４の入力端子にそれぞ
れ接続される。否定論理和回路Ｇ２４の反転出力端子か
ら出力信号Ｍiが出力される。上記接続により、多数決
論理回路ＭＣi から第（２）式を満たす出力信号Ｍi が
出力され、多数決論理回路ＭＣi から１つ下位側にある
多数決論理回路ＭＣi-1 から第（３）式を満たす出力信
号Ｍi-1 が出力される。
積回路Ｇ２１〜Ｇ２３、否定論理和回路Ｇ２４を含む。
第１の入力端子Ｉａi は、論理積回路Ｇ２１およびＧ２
２の第１の入力端子と接続される。第２の入力端子Ｉｂ
i は、論理積回路Ｇ２１の第２の入力端子および論理積
回路Ｇ２３の第１の入力端子と接続される。第３の入力
端子Ｉｃi は、論理積回路Ｇ２２およびＧ２３の第２の
入力端子と接続される。論理積回路Ｇ２１〜Ｇ２３の出
力端子は各々否定論理和回路Ｇ２４の入力端子にそれぞ
れ接続される。否定論理和回路Ｇ２４の反転出力端子か
ら出力信号Ｍiが出力される。上記接続により、多数決
論理回路ＭＣi から第（２）式を満たす出力信号Ｍi が
出力され、多数決論理回路ＭＣi から１つ下位側にある
多数決論理回路ＭＣi-1 から第（３）式を満たす出力信
号Ｍi-1 が出力される。
【００４１】以上の構成により、多数決論理ユニットＭ
Ｕから第（１）式〜第（３）式を満たすエンコーダの読
出信号Ｊi （ｉ＝１〜８）が出力される。次に、比較器
ＣＰ１〜ＣＰ７から出力された論理値Ｃ１〜Ｃ７と多数
決論理ユニットＭＵの出力値Ｊ１〜Ｊ８、およびエンコ
ーダＥＮの出力コードＤ１〜Ｄ３の関係を表３に示す。
Ｕから第（１）式〜第（３）式を満たすエンコーダの読
出信号Ｊi （ｉ＝１〜８）が出力される。次に、比較器
ＣＰ１〜ＣＰ７から出力された論理値Ｃ１〜Ｃ７と多数
決論理ユニットＭＵの出力値Ｊ１〜Ｊ８、およびエンコ
ーダＥＮの出力コードＤ１〜Ｄ３の関係を表３に示す。
【００４２】
【表３】
【００４３】表３を参照して、たとえば、比較器ＣＰ１
〜ＣＰ７から出力された出力値Ｃ１〜Ｃ７が｛Ｈ、Ｈ、
Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝のとき、多数決論理ユニットの出
力値はＪ５のみが“Ｈ”となり、残りの出力値Ｊ１〜Ｊ
４、Ｊ６〜Ｊ８が“Ｌ”となる。このとき、エンコーダ
ＥＮからは、“１００”というデジタルコードが出力さ
れる。したがって、本実施例の多数決論理ユニットＭＵ
を用いた場合、比較器ＣＰ１〜ＣＰ７から正常な出力値
が出力された場合、表１に示した従来のＡ／Ｄ変換装置
と同様の出力コードを得ることができる。
〜ＣＰ７から出力された出力値Ｃ１〜Ｃ７が｛Ｈ、Ｈ、
Ｈ、Ｈ、Ｌ、Ｌ、Ｌ｝のとき、多数決論理ユニットの出
力値はＪ５のみが“Ｈ”となり、残りの出力値Ｊ１〜Ｊ
４、Ｊ６〜Ｊ８が“Ｌ”となる。このとき、エンコーダ
ＥＮからは、“１００”というデジタルコードが出力さ
れる。したがって、本実施例の多数決論理ユニットＭＵ
を用いた場合、比較器ＣＰ１〜ＣＰ７から正常な出力値
が出力された場合、表１に示した従来のＡ／Ｄ変換装置
と同様の出力コードを得ることができる。
【００４４】次に、比較器ＣＰ１〜ＣＰ７から出力値が
異常な組合わせとなった場合について説明する。一例と
して、表４に、比較器ＣＰ１〜ＣＰ７から出力される出
力値Ｃ１〜Ｃ７が、正常の場合は｛Ｈ、Ｈ、Ｈ、Ｈ、
Ｌ、Ｌ、Ｌ｝となるはずのときに、異常な組合わせとな
った場合の多数決論理ユニットＭＵの出力値すなわちエ
ンコーダの読出信号Ｊ１〜Ｊ８、およびエンコーダＥＮ
の出力コードＤ１〜Ｄ３の関係を示す。
異常な組合わせとなった場合について説明する。一例と
して、表４に、比較器ＣＰ１〜ＣＰ７から出力される出
力値Ｃ１〜Ｃ７が、正常の場合は｛Ｈ、Ｈ、Ｈ、Ｈ、
Ｌ、Ｌ、Ｌ｝となるはずのときに、異常な組合わせとな
った場合の多数決論理ユニットＭＵの出力値すなわちエ
ンコーダの読出信号Ｊ１〜Ｊ８、およびエンコーダＥＮ
の出力コードＤ１〜Ｄ３の関係を示す。
【００４５】
【表４】
【００４６】表２を参照して、異常な組合わせの最上段
の例では、比較器ＣＰ４から出力される出力値Ｃ４が正
常の場合は“Ｈ”であるときに、“Ｌ”と誤って出力さ
れ、比較器ＣＰ５から出力される論理値Ｃ５が、正常な
場合は“Ｌ”であるのに、“Ｈ”と誤って出力されてい
る場合を示している。このとき、エンコーダの読出信号
Ｊ１〜Ｊ８は、正常な場合と同じく出力値Ｊ５のみが
“Ｈ”で出力され、残りの出力値Ｊ１〜Ｊ４、Ｊ６〜Ｊ
８が“Ｌ”で出力されている。したがって、エンコーダ
ＥＮからは、“１００”という正しいデジタルコードが
出力される。また、他の異常な組合わせの場合でも、出
力コードは“１０１”または“０１１”となり、正常な
場合に出力される“１００”という出力コードに近い値
となっており、比較器ＣＰ１〜ＣＰ７から誤った出力値
Ｃ１〜Ｃ７が出力された場合でも、本実施例の多数決論
理ユニットＥＮを用いることにより正常な出力コードに
近い値をエンコーダＥＮから出力することができ、大き
な誤差を生じさせずアナログ信号をデジタル信号をに変
換することが可能となる。
の例では、比較器ＣＰ４から出力される出力値Ｃ４が正
常の場合は“Ｈ”であるときに、“Ｌ”と誤って出力さ
れ、比較器ＣＰ５から出力される論理値Ｃ５が、正常な
場合は“Ｌ”であるのに、“Ｈ”と誤って出力されてい
る場合を示している。このとき、エンコーダの読出信号
Ｊ１〜Ｊ８は、正常な場合と同じく出力値Ｊ５のみが
“Ｈ”で出力され、残りの出力値Ｊ１〜Ｊ４、Ｊ６〜Ｊ
８が“Ｌ”で出力されている。したがって、エンコーダ
ＥＮからは、“１００”という正しいデジタルコードが
出力される。また、他の異常な組合わせの場合でも、出
力コードは“１０１”または“０１１”となり、正常な
場合に出力される“１００”という出力コードに近い値
となっており、比較器ＣＰ１〜ＣＰ７から誤った出力値
Ｃ１〜Ｃ７が出力された場合でも、本実施例の多数決論
理ユニットＥＮを用いることにより正常な出力コードに
近い値をエンコーダＥＮから出力することができ、大き
な誤差を生じさせずアナログ信号をデジタル信号をに変
換することが可能となる。
【００４７】次に、図２に示す多数決論理回路の第２の
具体例について説明する。図４は、図２に示す多数決論
理回路の第２の具体例を示す回路図である。
具体例について説明する。図４は、図２に示す多数決論
理回路の第２の具体例を示す回路図である。
【００４８】図４を参照して、多数決論理回路は、Ｐチ
ャネル導電型ＭＯＳトランジスタ（以下ＰＭＯＳトラン
ジスタと称する）Ｑ１〜Ｑ５、Ｎチャネル導電型ＭＯＳ
トランジスタ（ＮＭＯＳトランジスタと称する）Ｑ６〜
Ｑ１０を含む。
ャネル導電型ＭＯＳトランジスタ（以下ＰＭＯＳトラン
ジスタと称する）Ｑ１〜Ｑ５、Ｎチャネル導電型ＭＯＳ
トランジスタ（ＮＭＯＳトランジスタと称する）Ｑ６〜
Ｑ１０を含む。
【００４９】ＰＭＯＳトランジスタＱ１のソース端子Ｓ
には電源電位ＶＤＤが供給され、ゲート端子Ｇは第１の
入力端子Ｉａi に接続され、ドレイン端子ＤはノードＮ
１に接続される。ＰＭＯＳトランジスタＱ２のソース端
子Ｓには電源電位ＶＤＤが供給され、ゲート端子Ｇは第
２の入力端子Ｉｂi に接続され、ドレイン端子Ｄはノー
ドＮ１に接続される。ＰＭＯＳトランジスタＱ３のソー
ス端子Ｓには電源電位ＶＤＤが供給され、ゲート端子Ｇ
は第３の入力端子Ｉｃi に接続され、ドレイン端子Ｄは
ノードＮ１に接続される。ＰＭＯＳトランジスタＱ４の
ソース端子Ｓには電源電位ＶＤＤが供給され、ゲート端
子Ｇは第１の入力端子Ｉａi に接続され、ドレイン端子
ＤはＰＭＯＳトランジスタＱ５のソース端子Ｓに接続さ
れる。ＰＭＯＳトランジスタＱ５のゲート端子Ｇは第３
の入力端子Ｉｃi に接続され、ドレイン端子Ｄはノード
Ｎ１に接続される。
には電源電位ＶＤＤが供給され、ゲート端子Ｇは第１の
入力端子Ｉａi に接続され、ドレイン端子ＤはノードＮ
１に接続される。ＰＭＯＳトランジスタＱ２のソース端
子Ｓには電源電位ＶＤＤが供給され、ゲート端子Ｇは第
２の入力端子Ｉｂi に接続され、ドレイン端子Ｄはノー
ドＮ１に接続される。ＰＭＯＳトランジスタＱ３のソー
ス端子Ｓには電源電位ＶＤＤが供給され、ゲート端子Ｇ
は第３の入力端子Ｉｃi に接続され、ドレイン端子Ｄは
ノードＮ１に接続される。ＰＭＯＳトランジスタＱ４の
ソース端子Ｓには電源電位ＶＤＤが供給され、ゲート端
子Ｇは第１の入力端子Ｉａi に接続され、ドレイン端子
ＤはＰＭＯＳトランジスタＱ５のソース端子Ｓに接続さ
れる。ＰＭＯＳトランジスタＱ５のゲート端子Ｇは第３
の入力端子Ｉｃi に接続され、ドレイン端子Ｄはノード
Ｎ１に接続される。
【００５０】ＮＭＯＳトランジスタＱ６のゲート端子Ｇ
は第１の入力端子Ｉａi に接続され、ドレイン端子Ｄは
ノードＮ１に接続され、ソース端子ＳはＮＭＯＳトラン
ジスタＱ７のドレイン端子Ｄに接続される。ＮＭＯＳト
ランジスタＱ７のソース端子Ｓには接地電位ＧＮＤが供
給され、ゲート端子Ｇは第３の入力端子Ｉｃi に接続さ
れる。ＮＭＯＳトランジスタＱ８のドレイン端子Ｄはノ
ードＮ１に接続され、ゲートＧは第１の入力端子Ｉａi
に接続され、ソース端子ＳはＮＭＯＳトランジスタＱ９
のドレイン端子Ｄに接続される。ＮＭＯＳトランジスタ
Ｑ９のゲート端子は第２の入力端子Ｉｂi に接続され、
ソース端子Ｓには接地電位ＧＮＤが供給される。ＮＭＯ
ＳトランジスタＱ１０のドレイン端子ＤはノードＮ１と
接続され、ゲート端子Ｇは第３の入力端子Ｉｃi と接続
され、ソース端子ＳはＮＭＯＳトランジスタＱ９のドレ
イン端子Ｄと接続される。
は第１の入力端子Ｉａi に接続され、ドレイン端子Ｄは
ノードＮ１に接続され、ソース端子ＳはＮＭＯＳトラン
ジスタＱ７のドレイン端子Ｄに接続される。ＮＭＯＳト
ランジスタＱ７のソース端子Ｓには接地電位ＧＮＤが供
給され、ゲート端子Ｇは第３の入力端子Ｉｃi に接続さ
れる。ＮＭＯＳトランジスタＱ８のドレイン端子Ｄはノ
ードＮ１に接続され、ゲートＧは第１の入力端子Ｉａi
に接続され、ソース端子ＳはＮＭＯＳトランジスタＱ９
のドレイン端子Ｄに接続される。ＮＭＯＳトランジスタ
Ｑ９のゲート端子は第２の入力端子Ｉｂi に接続され、
ソース端子Ｓには接地電位ＧＮＤが供給される。ＮＭＯ
ＳトランジスタＱ１０のドレイン端子ＤはノードＮ１と
接続され、ゲート端子Ｇは第３の入力端子Ｉｃi と接続
され、ソース端子ＳはＮＭＯＳトランジスタＱ９のドレ
イン端子Ｄと接続される。
【００５１】上記のように構成された多数決論理回路を
図２に示す多数決論理ユニットに適用することにより、
第（２）式および第（３）式を満たす出力信号Ｍi およ
びＭ i-1 を出力することができる。したがって、図４に
示す多数決論理回路を用いた多数決論理ユニットにおい
ても第（１）式を満たすエンコーダの読出信号Ｊi を出
力することができる。この結果、図４に示す多数決論理
回路を用いたＡ／Ｄ変換装置においても、表３および表
４に示す出力コードを得ることができ、比較器が誤った
出力値を出力しても、大きな誤差を生じさせずアナログ
信号をデジタル信号に変換することが可能となる。ま
た、図４に示す多数決論理回路では、図３に示す多数決
論理回路より回路を構成するトランジスタの素子数が削
減され、Ａ／Ｄ変換装置の回路構成を簡略化するととも
にチップサイズを縮小することが可能となる。
図２に示す多数決論理ユニットに適用することにより、
第（２）式および第（３）式を満たす出力信号Ｍi およ
びＭ i-1 を出力することができる。したがって、図４に
示す多数決論理回路を用いた多数決論理ユニットにおい
ても第（１）式を満たすエンコーダの読出信号Ｊi を出
力することができる。この結果、図４に示す多数決論理
回路を用いたＡ／Ｄ変換装置においても、表３および表
４に示す出力コードを得ることができ、比較器が誤った
出力値を出力しても、大きな誤差を生じさせずアナログ
信号をデジタル信号に変換することが可能となる。ま
た、図４に示す多数決論理回路では、図３に示す多数決
論理回路より回路を構成するトランジスタの素子数が削
減され、Ａ／Ｄ変換装置の回路構成を簡略化するととも
にチップサイズを縮小することが可能となる。
【００５２】次に、図２に示す多数決論理回路の第３の
具体例について説明する。図５は、図２に示す多数決論
理回路の第３の具体例を示す回路図である。
具体例について説明する。図５は、図２に示す多数決論
理回路の第３の具体例を示す回路図である。
【００５３】図５を参照して、多数決論理回路は、電流
源ＩＳ１〜ＩＳ３、スイッチＳＷ１〜ＳＷ３、抵抗Ｒ
１、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジス
タＱ１２、反転回路Ｇ３１を含む。
源ＩＳ１〜ＩＳ３、スイッチＳＷ１〜ＳＷ３、抵抗Ｒ
１、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジス
タＱ１２、反転回路Ｇ３１を含む。
【００５４】電流源ＩＳ１〜ＩＳ３はそれぞれ等しい電
流値Ｉを流すことができる電流源である。電流源ＩＳ１
〜ＩＳ３の一端には接地電位ＧＮＤが供給される。電流
源ＩＳ１の他端はスイッチＳＷ１と接続される。スイッ
チＳＷ１はノードＮ２と接続される。スイッチＳＷ１は
第１の入力端子Ｉａi から入力される比較器の出力値Ｃ
ａに応じてオン／オフの動作を行なう。以下同様にスイ
ッチＳＷ２およびＳＷ３を介して定電流源ＩＳ２および
ＩＳ３がそれぞれノードＮ２と接続され、スイッチＳＷ
２およびＳＷ３はそれぞれ第２の入力端子Ｉｂi に入力
される比較器の出力値Ｃｂおよび第３の入力端子Ｉｃi
に入力される比較器の出力値Ｃｃに応じてオン／オフの
動作を行なう。抵抗Ｒ１の一端はノードＮ２と接続さ
れ、他端は電源電位ＶＤＤを受ける。ＰＭＯＳトランジ
スタのソース端子Ｓには電源電位ＶＤＤが供給され、ゲ
ート端子ＧはノードＮ２と接続され、ドレイン端子Ｄは
ＮＭＯＳトランジスタＱ１２のドレイン端子Ｄと接続さ
れる。ＮＭＯＳトランジスタＱ１２のゲート端子Ｇはノ
ードＮ２と接続され、ソース端子Ｓには接地電位ＧＮＤ
が供給される。反転回路Ｇ３１の出力端子はＰＭＯＳト
ランジスタＱ１１およびＮＭＯＳトランジスタＱ１２の
ドレイン端子Ｄと接続される。反転回路Ｇ３１は多数決
論理回路の出力信号Ｍi を出力する。
流値Ｉを流すことができる電流源である。電流源ＩＳ１
〜ＩＳ３の一端には接地電位ＧＮＤが供給される。電流
源ＩＳ１の他端はスイッチＳＷ１と接続される。スイッ
チＳＷ１はノードＮ２と接続される。スイッチＳＷ１は
第１の入力端子Ｉａi から入力される比較器の出力値Ｃ
ａに応じてオン／オフの動作を行なう。以下同様にスイ
ッチＳＷ２およびＳＷ３を介して定電流源ＩＳ２および
ＩＳ３がそれぞれノードＮ２と接続され、スイッチＳＷ
２およびＳＷ３はそれぞれ第２の入力端子Ｉｂi に入力
される比較器の出力値Ｃｂおよび第３の入力端子Ｉｃi
に入力される比較器の出力値Ｃｃに応じてオン／オフの
動作を行なう。抵抗Ｒ１の一端はノードＮ２と接続さ
れ、他端は電源電位ＶＤＤを受ける。ＰＭＯＳトランジ
スタのソース端子Ｓには電源電位ＶＤＤが供給され、ゲ
ート端子ＧはノードＮ２と接続され、ドレイン端子Ｄは
ＮＭＯＳトランジスタＱ１２のドレイン端子Ｄと接続さ
れる。ＮＭＯＳトランジスタＱ１２のゲート端子Ｇはノ
ードＮ２と接続され、ソース端子Ｓには接地電位ＧＮＤ
が供給される。反転回路Ｇ３１の出力端子はＰＭＯＳト
ランジスタＱ１１およびＮＭＯＳトランジスタＱ１２の
ドレイン端子Ｄと接続される。反転回路Ｇ３１は多数決
論理回路の出力信号Ｍi を出力する。
【００５５】次に、上記のように構成された多数決論理
回路の動作について説明する。第１の入力端子Ｉａi 、
第２の入力端子Ｉｂi 、および第３の入力端子Ｉｃi か
ら印加される比較器の出力値Ｃａ、Ｃｂ、Ｃｃの値に対
するノードＮ２の電位および多数決論理回路の出力値Ｍ
i は以下のようになる。まず、第１の入力端子Ｉａi、
第２の入力端子Ｉｂi 、および第３の入力端子Ｉｃi か
ら印加される比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で、
すべてが“Ｌ”のとき、ノードＮ２の電位ＶＮ２は電源
電位ＶＤＤとなり、多数決論理回路の出力値Ｍi は
“Ｈ”となる。次に、第１の入力端子Ｉａi 、第２の入
力端子Ｉｂi 、および第３の入力端子Ｉｃiから印加さ
れる比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力
値のみが“Ｈ”のとき、ノードＮ２の電位ＶＮはＶＤＤ
−Ｒ×Ｉとなり（ここで、Ｒは、抵抗Ｒ１の抵抗値）、
多数決論理回路の出力値Ｍi は“Ｈ”となる。次に、第
１の入力端子Ｉａi 、第２の入力端子Ｉｂi 、および第
３の入力端子Ｉｃi から印加される比較器の出力値Ｃ
ａ、Ｃｂ、Ｃｃの中で１つの出力値のみが“Ｌ”のと
き、ノードＮ２の電位ＶＮ２はＶＤＤ−Ｒ・２・Ｉとな
り、多数決論理回路の出力値Ｍi は“Ｌ”となる。次
に、第１の入力端子Ｉａi 、第２の入力端子Ｉｂi 、第
３の入力端子Ｉｃi から印加される比較器の出力値Ｃ
ａ、Ｃｂ、Ｃｃのすべてが“Ｈ”のとき、ノードＮ２の
電位ＶＮ２はＶＤＤ−Ｒ・３・Ｉとなり、多数決論理回
路の出力値Ｍi は“Ｌ”となる。以上の動作をまとめる
と、入力論理値Ｃａ、Ｃｂ、Ｃｃ、端子Ｎ２の電位ＶＮ
２、および多数決論理回路の出力値は表５に示すように
なる。
回路の動作について説明する。第１の入力端子Ｉａi 、
第２の入力端子Ｉｂi 、および第３の入力端子Ｉｃi か
ら印加される比較器の出力値Ｃａ、Ｃｂ、Ｃｃの値に対
するノードＮ２の電位および多数決論理回路の出力値Ｍ
i は以下のようになる。まず、第１の入力端子Ｉａi、
第２の入力端子Ｉｂi 、および第３の入力端子Ｉｃi か
ら印加される比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で、
すべてが“Ｌ”のとき、ノードＮ２の電位ＶＮ２は電源
電位ＶＤＤとなり、多数決論理回路の出力値Ｍi は
“Ｈ”となる。次に、第１の入力端子Ｉａi 、第２の入
力端子Ｉｂi 、および第３の入力端子Ｉｃiから印加さ
れる比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力
値のみが“Ｈ”のとき、ノードＮ２の電位ＶＮはＶＤＤ
−Ｒ×Ｉとなり（ここで、Ｒは、抵抗Ｒ１の抵抗値）、
多数決論理回路の出力値Ｍi は“Ｈ”となる。次に、第
１の入力端子Ｉａi 、第２の入力端子Ｉｂi 、および第
３の入力端子Ｉｃi から印加される比較器の出力値Ｃ
ａ、Ｃｂ、Ｃｃの中で１つの出力値のみが“Ｌ”のと
き、ノードＮ２の電位ＶＮ２はＶＤＤ−Ｒ・２・Ｉとな
り、多数決論理回路の出力値Ｍi は“Ｌ”となる。次
に、第１の入力端子Ｉａi 、第２の入力端子Ｉｂi 、第
３の入力端子Ｉｃi から印加される比較器の出力値Ｃ
ａ、Ｃｂ、Ｃｃのすべてが“Ｈ”のとき、ノードＮ２の
電位ＶＮ２はＶＤＤ−Ｒ・３・Ｉとなり、多数決論理回
路の出力値Ｍi は“Ｌ”となる。以上の動作をまとめる
と、入力論理値Ｃａ、Ｃｂ、Ｃｃ、端子Ｎ２の電位ＶＮ
２、および多数決論理回路の出力値は表５に示すように
なる。
【００５６】
【表５】
【００５７】なお、上記の動作を実現するため、ＰＭＯ
ＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１
２のゲートの幅等のパラメータは、ＰＭＯＳトランジス
タＱ１１およびＮＭＯＳトランジスタＱ１２で構成され
る反転増幅回路の論理しきい値ＶthがＶ−２・Ｒ・Ｉ＜
Ｖth＜Ｖ−Ｒ・Ｉという大小関係を満たすように選択さ
れている。
ＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１
２のゲートの幅等のパラメータは、ＰＭＯＳトランジス
タＱ１１およびＮＭＯＳトランジスタＱ１２で構成され
る反転増幅回路の論理しきい値ＶthがＶ−２・Ｒ・Ｉ＜
Ｖth＜Ｖ−Ｒ・Ｉという大小関係を満たすように選択さ
れている。
【００５８】上記の動作により図５に示す多数決論理回
路は、第（２）式を満たす出力信号Ｍi および第（３）
式を満たす出力信号Ｍi-1 を出力することができる。つ
まり、出力信号Ｍi は、比較器の出力値Ｃi+1 、Ｃi 、
Ｃi-1 の中で２つ以上の出力値が“Ｈ”のとき“Ｈ”と
なり、２つ以上の出力値が“Ｌ”のとき“Ｌ”となる信
号である。したがって、図５に示す多数決論理回路を図
２に示す多数決論理ユニットに用いることにより、多数
決論理ユニットＭＵは第（１）式を満たすエンコーダの
読出信号Ｊi を出力することができる。
路は、第（２）式を満たす出力信号Ｍi および第（３）
式を満たす出力信号Ｍi-1 を出力することができる。つ
まり、出力信号Ｍi は、比較器の出力値Ｃi+1 、Ｃi 、
Ｃi-1 の中で２つ以上の出力値が“Ｈ”のとき“Ｈ”と
なり、２つ以上の出力値が“Ｌ”のとき“Ｌ”となる信
号である。したがって、図５に示す多数決論理回路を図
２に示す多数決論理ユニットに用いることにより、多数
決論理ユニットＭＵは第（１）式を満たすエンコーダの
読出信号Ｊi を出力することができる。
【００５９】したがって、図５に示す多数決論理回路を
用いたＡ／Ｄ変換装置でも図３に示した多数決論理回路
を用いたＡ／Ｄ変換装置と同様に表３に示す出力コード
を出力することが可能である。また、比較器の出力値が
異常な組合わせになった場合でも、表４に示す出力コー
ドを出力することができる。この結果、図５に示す多数
決論理回路を用いたＡ／Ｄ変換装置でも、比較器が誤っ
た出力値を出力しても、大きな誤差を生じさせるアナロ
グ信号をデジタル信号に変換することが可能となる。ま
た、図５に示す多数決論理回路は図３に示す多数決論理
回路に比べ素子数を簡略化することができ、多数決論理
回路の構成を簡略化するとともにＡ／Ｄ変換装置のチッ
プサイズを削減することが可能となる。
用いたＡ／Ｄ変換装置でも図３に示した多数決論理回路
を用いたＡ／Ｄ変換装置と同様に表３に示す出力コード
を出力することが可能である。また、比較器の出力値が
異常な組合わせになった場合でも、表４に示す出力コー
ドを出力することができる。この結果、図５に示す多数
決論理回路を用いたＡ／Ｄ変換装置でも、比較器が誤っ
た出力値を出力しても、大きな誤差を生じさせるアナロ
グ信号をデジタル信号に変換することが可能となる。ま
た、図５に示す多数決論理回路は図３に示す多数決論理
回路に比べ素子数を簡略化することができ、多数決論理
回路の構成を簡略化するとともにＡ／Ｄ変換装置のチッ
プサイズを削減することが可能となる。
【００６０】次に、本発明の他の実施例のＡ／Ｄ変換装
置について説明する。図６は、本発明の他の実施例のＡ
／Ｄ変換装置の構成を示すブロック図である。図６に示
すＡ／Ｄ変換装置と図１に示すＡ／Ｄ変換装置とで異な
る点は制御回路ＣＣが付加され、多数決論理ユニットＭ
Ｕの代わりに制御回路ＣＣから出力される制御信号Ｓｒ
ｓおよびＳｉｎに応じて動作する多数決論理ユニットＭ
ＵＡが用いられる点である。その他の点は図１に示すＡ
／Ｄ変換装置と同様であるので、同一部分には同一符号
を付し以下その説明を省略する。
置について説明する。図６は、本発明の他の実施例のＡ
／Ｄ変換装置の構成を示すブロック図である。図６に示
すＡ／Ｄ変換装置と図１に示すＡ／Ｄ変換装置とで異な
る点は制御回路ＣＣが付加され、多数決論理ユニットＭ
Ｕの代わりに制御回路ＣＣから出力される制御信号Ｓｒ
ｓおよびＳｉｎに応じて動作する多数決論理ユニットＭ
ＵＡが用いられる点である。その他の点は図１に示すＡ
／Ｄ変換装置と同様であるので、同一部分には同一符号
を付し以下その説明を省略する。
【００６１】次に、図６に示す多数決論理ユニットＭＵ
Ａについて詳細に説明する。図７は、図６に示す多数決
論理ユニットの構成を示す図である。図７に示す多数決
論理ユニットと図２に示す多数決論理ユニットとで異な
る点は、多数決論理回路ＭＣ１〜ＭＣ７の代わりに制御
信号ＳｒｓおよびＳｉｎに応じて動作する多数決論理回
路ＭＭ１〜ＭＭ７を用いた点である。その他の点は図２
に示す多数決論理ユニットと同様であるので同一部分に
は同一符号を付し以下その説明を省略する。
Ａについて詳細に説明する。図７は、図６に示す多数決
論理ユニットの構成を示す図である。図７に示す多数決
論理ユニットと図２に示す多数決論理ユニットとで異な
る点は、多数決論理回路ＭＣ１〜ＭＣ７の代わりに制御
信号ＳｒｓおよびＳｉｎに応じて動作する多数決論理回
路ＭＭ１〜ＭＭ７を用いた点である。その他の点は図２
に示す多数決論理ユニットと同様であるので同一部分に
は同一符号を付し以下その説明を省略する。
【００６２】次に、図７に示す多数決論理回路について
詳細に説明する。図８は、図７に示す多数決論理回路の
構成を示す回路図である。
詳細に説明する。図８は、図７に示す多数決論理回路の
構成を示す回路図である。
【００６３】図８を参照して、多数決論理回路は、スイ
ッチＳＷ１１〜ＳＷ１７、接合容量Ｃ１〜Ｃ３、ＰＭＯ
ＳトランジスタＱ４１、ＮＭＯＳトランジスタＱ４２を
含む。
ッチＳＷ１１〜ＳＷ１７、接合容量Ｃ１〜Ｃ３、ＰＭＯ
ＳトランジスタＱ４１、ＮＭＯＳトランジスタＱ４２を
含む。
【００６４】接合容量Ｃ１はスイッチＳＷ１１を介して
第１の入力端子Ｉａi に接続される。接合容量Ｃ２はス
イッチＳＷ１３を介して第２の入力端子Ｉｂi と接続さ
れる。接合容量Ｃ３はスイッチＳＷ１５を介して第３の
入力端子Ｉｃi と接続される。スイッチＳＷ１１、ＳＷ
１３およびＳＷ１５は前記信号Ｓｉｎに応じてオン／オ
フの動作を行なう。接合容量Ｃ１〜Ｃ３の出力端はノー
ドＮ３と接続される。接合容量Ｃ１の入力端はスイッチ
ＳＷ１２を介して接地電位ＧＮＤが供給される。接合容
量Ｃ２の入力端はスイッチＳＷ１４を介して接地電位Ｇ
ＮＤへ供給される。接合容量Ｃ３の入力端にはスイッチ
ＳＷ１６を介して接地電位ＧＮＤが供給される。ノード
Ｎ３にはスイッチＳＷ１７を介して接地電位ＧＮＤが供
給される。スイッチＳＷ１２、ＳＷ１４、ＳＷ１６およ
びＳＷ１７は制御信号Ｓｒｓに応じてオン／オフの動作
を行なう。ＰＭＯＳトランジスタＱ４１のソース端子Ｓ
には電源電位ＶＤＤが供給され、ゲート端子Ｇはノード
Ｎ３と接続され、ドレイン端子ＤはＮＭＯＳトランジス
タＱ４２のドレイン端子Ｄと接続される。ＮＭＯＳトラ
ンジスタＱ４２のゲート端子ＧはノードＮ３と接続さ
れ、ソース端子Ｓには接地電位ＧＮＤが供給される。Ｐ
ＭＯＳトランジスタＱ４２およびＮＭＯＳトランジスタ
Ｑ４２のドレイン端子Ｄから出力信号Ｍi が出力され
る。
第１の入力端子Ｉａi に接続される。接合容量Ｃ２はス
イッチＳＷ１３を介して第２の入力端子Ｉｂi と接続さ
れる。接合容量Ｃ３はスイッチＳＷ１５を介して第３の
入力端子Ｉｃi と接続される。スイッチＳＷ１１、ＳＷ
１３およびＳＷ１５は前記信号Ｓｉｎに応じてオン／オ
フの動作を行なう。接合容量Ｃ１〜Ｃ３の出力端はノー
ドＮ３と接続される。接合容量Ｃ１の入力端はスイッチ
ＳＷ１２を介して接地電位ＧＮＤが供給される。接合容
量Ｃ２の入力端はスイッチＳＷ１４を介して接地電位Ｇ
ＮＤへ供給される。接合容量Ｃ３の入力端にはスイッチ
ＳＷ１６を介して接地電位ＧＮＤが供給される。ノード
Ｎ３にはスイッチＳＷ１７を介して接地電位ＧＮＤが供
給される。スイッチＳＷ１２、ＳＷ１４、ＳＷ１６およ
びＳＷ１７は制御信号Ｓｒｓに応じてオン／オフの動作
を行なう。ＰＭＯＳトランジスタＱ４１のソース端子Ｓ
には電源電位ＶＤＤが供給され、ゲート端子Ｇはノード
Ｎ３と接続され、ドレイン端子ＤはＮＭＯＳトランジス
タＱ４２のドレイン端子Ｄと接続される。ＮＭＯＳトラ
ンジスタＱ４２のゲート端子ＧはノードＮ３と接続さ
れ、ソース端子Ｓには接地電位ＧＮＤが供給される。Ｐ
ＭＯＳトランジスタＱ４２およびＮＭＯＳトランジスタ
Ｑ４２のドレイン端子Ｄから出力信号Ｍi が出力され
る。
【００６５】次に、図６に示す制御回路ＣＣから出力さ
れる制御信号ＳｒｓおよびＳｉｎについて説明する。図
９は、図６に示す制御回路の制御信号ＳｒｓおよびＳｉ
ｎを示す図である。図９に示すように制御信号Ｓｒｓは
所定周期で“Ｈ”および“Ｌ”の状態を順次繰り返す矩
形波であり、制御信号Ｓｉｎは制御信号Ｓｒｓの反転信
号である。これらの制御信号ＳｒｓおよびＳｉｎに応じ
てスイッチＳＷ１１〜ＳＷ１７がオン／オフの動作を行
なう。
れる制御信号ＳｒｓおよびＳｉｎについて説明する。図
９は、図６に示す制御回路の制御信号ＳｒｓおよびＳｉ
ｎを示す図である。図９に示すように制御信号Ｓｒｓは
所定周期で“Ｈ”および“Ｌ”の状態を順次繰り返す矩
形波であり、制御信号Ｓｉｎは制御信号Ｓｒｓの反転信
号である。これらの制御信号ＳｒｓおよびＳｉｎに応じ
てスイッチＳＷ１１〜ＳＷ１７がオン／オフの動作を行
なう。
【００６６】次に、上記のように構成された多数決論理
回路の動作について説明する。図９に示すように制御信
号Ｓｒｓが“Ｈ”の期間、スイッチＳＷ１２、ＳＷ１
４、ＳＷ１６およびＳＷ１７がオンし、接合容量Ｃ１〜
Ｃ３の各々の入力端およびノードＮ３の電位が接地電位
ＧＮＤに設定される。この結果、ノードＮ３の電位は接
地電位ＧＮＤとなる。
回路の動作について説明する。図９に示すように制御信
号Ｓｒｓが“Ｈ”の期間、スイッチＳＷ１２、ＳＷ１
４、ＳＷ１６およびＳＷ１７がオンし、接合容量Ｃ１〜
Ｃ３の各々の入力端およびノードＮ３の電位が接地電位
ＧＮＤに設定される。この結果、ノードＮ３の電位は接
地電位ＧＮＤとなる。
【００６７】次に、制御信号Ｓｉｎが“Ｈ”の期間、ス
イッチＳＷ１１、ＳＷ１３およびＳＷ１５がオンし、接
合容量Ｃ１〜Ｃ３の各々の入力端が第１の入力端子Ｉａ
i 、第２の入力端子Ｉｂi および第３の入力端子Ｉｃi
と接続される。このときのノードＮ３の電位ＶＮ３およ
び多数決論理回路の出力値Ｍi を以下に説明する。
イッチＳＷ１１、ＳＷ１３およびＳＷ１５がオンし、接
合容量Ｃ１〜Ｃ３の各々の入力端が第１の入力端子Ｉａ
i 、第２の入力端子Ｉｂi および第３の入力端子Ｉｃi
と接続される。このときのノードＮ３の電位ＶＮ３およ
び多数決論理回路の出力値Ｍi を以下に説明する。
【００６８】まず、第１の入力端子Ｉａi 、第２の入力
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃのすべてが“Ｌ”のと
き、ノードＮ３の電位ＶＮ３は接地電位ＧＮＤとなり、
多数決論理回路の出力値Ｍiは“Ｈ”となる。
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃのすべてが“Ｌ”のと
き、ノードＮ３の電位ＶＮ３は接地電位ＧＮＤとなり、
多数決論理回路の出力値Ｍiは“Ｈ”となる。
【００６９】次に、第１の入力端子Ｉａi 、第２の入力
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力値の
みが“Ｈ”のとき、ノードＮ３の電位ＶＮ３はＶＤＤ／
３となり、多数決論理回路の出力値Ｍi は“Ｈ”とな
る。
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力値の
みが“Ｈ”のとき、ノードＮ３の電位ＶＮ３はＶＤＤ／
３となり、多数決論理回路の出力値Ｍi は“Ｈ”とな
る。
【００７０】次に、第１の入力端子Ｉａi 、第２の入力
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力値の
みが“Ｌ”のとき、ノードＮ３の電位ＶＮ３は２ＶＤＤ
／３となり、多数決論理回路の出力値Ｍi は“Ｌ”とな
る。
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃの中で１つの出力値の
みが“Ｌ”のとき、ノードＮ３の電位ＶＮ３は２ＶＤＤ
／３となり、多数決論理回路の出力値Ｍi は“Ｌ”とな
る。
【００７１】次に、第１の入力端子Ｉａi 、第２の入力
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃのすべてが“Ｈ”のと
き、ノードＮ３の電位ＶＮ３は電源電位Ｖｄｄとなり、
多数決論理回路の出力値Ｍiは“Ｌ”となる。
端子Ｉｂi および第３の入力端子Ｉｃi から印加される
比較器の出力値Ｃａ、Ｃｂ、Ｃｃのすべてが“Ｈ”のと
き、ノードＮ３の電位ＶＮ３は電源電位Ｖｄｄとなり、
多数決論理回路の出力値Ｍiは“Ｌ”となる。
【００７２】以上の動作による比較器の入力論理値Ｃ
ａ、Ｃｂ、Ｃｃ、ノードＮ３の電位ＶＮ３、および多数
決論理回路の出力値Ｍi の関係を表６に示す。
ａ、Ｃｂ、Ｃｃ、ノードＮ３の電位ＶＮ３、および多数
決論理回路の出力値Ｍi の関係を表６に示す。
【００７３】
【表６】
【００７４】なお、ＰＭＯＳトランジスタＱ４１および
ＮＭＯＳトランジスタＱ４２のゲートの幅等のパラメー
タは、ＰＭＯＳトランジスタＱ４１およびＮＭＯＳトラ
ンジスタＱ４２で構成される反転増幅回路の論理しきい
値ＶthがＶ／３＜Ｖth＜２Ｖ／３という大小関係を満た
すように設定してある。
ＮＭＯＳトランジスタＱ４２のゲートの幅等のパラメー
タは、ＰＭＯＳトランジスタＱ４１およびＮＭＯＳトラ
ンジスタＱ４２で構成される反転増幅回路の論理しきい
値ＶthがＶ／３＜Ｖth＜２Ｖ／３という大小関係を満た
すように設定してある。
【００７５】以上の動作により、図８に示す多数決論理
回路でも、第（２）式を満たす出力信号Ｍi および第
（３）式を満たす出力信号Ｍi-1 を出力することができ
る。また、図７に示す多数決論理ユニットＭＵＡも図２
に示す多数決論理ユニットと同様に反転回路Ｇ１〜Ｇ７
および論理積回路Ｇ１１〜Ｇ１８を具備しているので、
第（１）式を満たすエンコーダの読出信号Ｊi （ｉ＝１
〜８）を出力することができる。
回路でも、第（２）式を満たす出力信号Ｍi および第
（３）式を満たす出力信号Ｍi-1 を出力することができ
る。また、図７に示す多数決論理ユニットＭＵＡも図２
に示す多数決論理ユニットと同様に反転回路Ｇ１〜Ｇ７
および論理積回路Ｇ１１〜Ｇ１８を具備しているので、
第（１）式を満たすエンコーダの読出信号Ｊi （ｉ＝１
〜８）を出力することができる。
【００７６】したがって、図６に示したＡ／Ｄ変換装置
でも表３に示す出力コードを出力することができるとと
もに、比較器の出力値が誤っている場合でも表４に示す
出力コードを出力することができる。この結果、図６に
示すＡ／Ｄ変換装置でも、比較器が誤った出力値を出力
しても、大きな誤差を生じさせずアナログ信号をデジタ
ル信号に変換することが可能となる。また、図８に示す
多数決論理回路は図３に示す多数決論理回路より素子数
を削減することができ、Ａ／Ｄ変換装置のチップ面積を
削減することが可能となる。さらに、図８に示す多数決
論理回路は接合容量Ｃ１〜Ｃ３を用いることにより、貫
通電流が削減され、消費電力を低減することが可能とな
る。
でも表３に示す出力コードを出力することができるとと
もに、比較器の出力値が誤っている場合でも表４に示す
出力コードを出力することができる。この結果、図６に
示すＡ／Ｄ変換装置でも、比較器が誤った出力値を出力
しても、大きな誤差を生じさせずアナログ信号をデジタ
ル信号に変換することが可能となる。また、図８に示す
多数決論理回路は図３に示す多数決論理回路より素子数
を削減することができ、Ａ／Ｄ変換装置のチップ面積を
削減することが可能となる。さらに、図８に示す多数決
論理回路は接合容量Ｃ１〜Ｃ３を用いることにより、貫
通電流が削減され、消費電力を低減することが可能とな
る。
【００７７】上記各実施例では、Ａ／Ｄ変換装置につい
て述べたが、本発明は、Ａ／Ｄ変換装置と他のデジタル
信号処理用半導体集積回路とを同一基板上に集積化する
半導体装置に適用することができ、Ａ／Ｄ変換装置の比
較器が比較すべき基準電圧の幅が微小なものに特に効果
的である。すなわち、たとえば、映像分野において、Ａ
／Ｄ変換装置と他のデジタル信号処理用半導体集積回路
とを同一基板上に形成する場合、比較器から出力される
論理値に異常な組合わせが発生したとしても、Ａ／Ｄ変
換器から出力されるデジタルコードの誤差が小さいた
め、画面上で縞模様のノイズ等の障害が現われ画質を劣
化させることがない。
て述べたが、本発明は、Ａ／Ｄ変換装置と他のデジタル
信号処理用半導体集積回路とを同一基板上に集積化する
半導体装置に適用することができ、Ａ／Ｄ変換装置の比
較器が比較すべき基準電圧の幅が微小なものに特に効果
的である。すなわち、たとえば、映像分野において、Ａ
／Ｄ変換装置と他のデジタル信号処理用半導体集積回路
とを同一基板上に形成する場合、比較器から出力される
論理値に異常な組合わせが発生したとしても、Ａ／Ｄ変
換器から出力されるデジタルコードの誤差が小さいた
め、画面上で縞模様のノイズ等の障害が現われ画質を劣
化させることがない。
【００７８】
【発明の効果】請求項１ないし請求項４記載のＡ／Ｄ変
換装置においては、比較器の出力信号が誤っている場合
でも、多数決論理処理手段により誤った出力値を補正す
ることができるので正しい値に近いデジタル信号を出力
することができる。したがって、比較器が誤った出力値
を出力しても、大きな誤差を生じさせずアナログ信号を
デジタル信号に変換することができる。
換装置においては、比較器の出力信号が誤っている場合
でも、多数決論理処理手段により誤った出力値を補正す
ることができるので正しい値に近いデジタル信号を出力
することができる。したがって、比較器が誤った出力値
を出力しても、大きな誤差を生じさせずアナログ信号を
デジタル信号に変換することができる。
【００７９】請求項５記載のＡ／Ｄ変換装置において
は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
を用いて多数決論理手段を構成することができるので、
比較器が誤った出力値を出力しても、大きな誤差を生じ
させずアナログ信号をデジタル信号に変換することがで
きるとともに、回路規模を削減することができチップ面
積を削減することが可能となる。
は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
を用いて多数決論理手段を構成することができるので、
比較器が誤った出力値を出力しても、大きな誤差を生じ
させずアナログ信号をデジタル信号に変換することがで
きるとともに、回路規模を削減することができチップ面
積を削減することが可能となる。
【００８０】請求項６記載のＡ／Ｄ変換装置において
は、容量手段、スイッチ手段および反転増幅手段を用い
て多数決論理手段を構成することができるので、比較器
が誤った出力値を出力しても、大きな誤差を生じさせず
アナログ信号とデジタル信号に変換することができると
ともに、貫通電流を低減し、消費電力を削減することが
可能となる。
は、容量手段、スイッチ手段および反転増幅手段を用い
て多数決論理手段を構成することができるので、比較器
が誤った出力値を出力しても、大きな誤差を生じさせず
アナログ信号とデジタル信号に変換することができると
ともに、貫通電流を低減し、消費電力を削減することが
可能となる。
【００８１】請求項７記載のＡ／Ｄ変換装置において
は、電流源、スイッチ手段、抵抗手段および反転増幅手
段を用いて多数決論理手段を構成することができるの
で、比較器が誤った出力値を出力しても、大きな誤差を
生じさせずアナログ信号をデジタル信号に変換すること
ができるとともに、回路構成を簡略化することができ、
チップサイズを低減することが可能となる。
は、電流源、スイッチ手段、抵抗手段および反転増幅手
段を用いて多数決論理手段を構成することができるの
で、比較器が誤った出力値を出力しても、大きな誤差を
生じさせずアナログ信号をデジタル信号に変換すること
ができるとともに、回路構成を簡略化することができ、
チップサイズを低減することが可能となる。
【図１】 本発明の一実施例のＡ／Ｄ変換装置の構成を
示すブロック図である。
示すブロック図である。
【図２】 図１に示す多数決論理ユニットの構成を示す
図である。
図である。
【図３】 図２に示す多数決論理回路の第１の具体例を
示す回路図である。
示す回路図である。
【図４】 図２に示す多数決論理回路の第２の具体例を
示す回路図である。
示す回路図である。
【図５】 図２に示す多数決論理回路の第３の具体例を
示す回路図である。
示す回路図である。
【図６】 本発明の他の実施例のＡ／Ｄ変換装置の構成
を示すブロック図である。
を示すブロック図である。
【図７】 図６に示す多数決論理ユニットの構成を示す
図である。
図である。
【図８】 図７に示す多数決論理回路の構成を示す回路
図である。
図である。
【図９】 図６に示す制御回路の制御信号を示す図であ
る。
る。
【図１０】 従来のＡ／Ｄ変換装置の構成を示すブロッ
ク図である。
ク図である。
【図１１】 スイッチユニットの制御信号を示す図であ
る。
る。
【図１２】 図１０に示す判定回路の構成を示す回路図
である。
である。
ＶＧ 基準電圧発生回路、ＳＵ１、ＳＵ２ スイッチユ
ニット、ＣＰ１〜ＣＰ７ 比較器、ＭＵ 多数決論理ユ
ニット、ＥＮ エンコーダ、ＭＣ１〜ＭＣ７多数決論理
回路、Ｇ１〜Ｇ７ 反転回路、Ｇ１１〜Ｇ１８ 論理積
回路。
ニット、ＣＰ１〜ＣＰ７ 比較器、ＭＵ 多数決論理ユ
ニット、ＥＮ エンコーダ、ＭＣ１〜ＭＣ７多数決論理
回路、Ｇ１〜Ｇ７ 反転回路、Ｇ１１〜Ｇ１８ 論理積
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細谷 史郎 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 開発研究所内 (56)参考文献 特開 平３−16432（ＪＰ，Ａ) 特開 昭60−249430（ＪＰ，Ａ) 特開 平２−211719（ＪＰ，Ａ) 特開 昭58−184819（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (7)
- 【請求項１】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位と、 前記第３基準電位の次に低い第４基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号Ｃi+1 を出力する第１比
較器と、 前記アナログ信号の電位と前記第２基準電位とを比較し
た結果を示す第２比較結果信号Ｃi を出力する第２比較
器と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号Ｃi-1 を出力する第３比
較器と、 前記アナログ信号の電位と前記第４基準電位とを比較し
た結果を示す第４比較結果信号Ｃi-2 を出力する第４比
較器とを含み、 前記多数決論理手段は、 ∧：論理積、∨：論理和、¬：否定とした場合、以下に
示す論理式を満たすエンコード用出力信号Ｊi を出力
し、Ｊi ＝¬Ｍi ∧Ｍi-1 …（１） Ｍi ＝（Ｃi+1 ∧Ｃi ）∨（Ｃi+1 ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-1 ）…（２） Ｍi-1 ＝（Ｃi ∧Ｃi-1 ）∨（Ｃi ∧Ｃi-2 ）∨（Ｃi-1 ∧Ｃi-2 ）…（３）前記多数決論理手段は、 前記第１比較結果信号を受けるゲートを有し、一端に電
源電位を受ける第１ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端が前
記第１ＰＭＯＳトランジスタの他端と接続される第１Ｎ
ＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第１ＮＭＯＳトランジスタの他端と接続され、他端が
接地電位を受ける第２ＮＭＯＳトランジスタと、 前記第２比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第２ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端が前
記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトラン
ジスタとの接続点および前記第２ＰＭＯＳトランジスタ
の他端と接続される第３ＮＭＯＳトランジスタと、 前記第２比較結果信号を受けるゲートを有し、一端が前
記第３ＮＭＯＳトランジスタの他端と接続され、他端が
前記接地電位を受ける第４ＮＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端に前
記電源電位を受け、他端が前記第２ＰＭＯＳトランジス
タと前記第３ＮＭＯＳトランジスタとの接続点と接続さ
れる第３ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第４ＰＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第４ＰＭＯＳトランジスタの他端と接続され、他端が
前記第３ＰＭＯＳトランジスタの他端と接続される第５
ＰＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第５ＰＭＯＳトランジスタの他端と接続され、他端が
前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトラ
ンジスタとの接続点と接続される第５ＮＭＯＳトランジ
スタとを含む、 アナログ／デジタル変換装置。 - 【請求項２】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位と、 前記第３基準電位の次に低い第４基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号Ｃ i+1 を出力する第１比
較器と、 前記アナログ信号の電位と前記第２基準電位とを比較し
た結果を示す第２比較結果信号Ｃ i を出力する第２比較
器と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号Ｃ i-1 を出力する第３比
較器と、 前記アナログ信号の電位と前記第４基準電位とを比較し
た結果を示す第４比較結果信号Ｃ i-2 を出力する第４比
較器とを含み、 前記多数決論理手段は、 ∧：論理積、∨：論理和、¬：否定とした場合、以下に
示す論理式を満たすエンコード用出力信号Ｊ i を出力
し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） 前記アナログ／デジタル変換装置は、さらに、 第１制御信号、および前記第１制御信号の反転信号であ
る第２制御信号を出力する制御手段を含み、 前記多数決論理手段は、 前記第２制御信号に応答して、入力した前記第１比較結
果信号を出力する第１スイッチ手段と、 前記第２制御信号に応答して、入力した前記第２比較結
果信号を出力する第２スイッチ手段と、 前記第２制御信号に応答して、入力した前記第３比較結
果信号を出力する第３スイッチ手段と、 前記第１スイッチ手段の出力を受ける第１容量手段と、 前記第２スイッチ手段の出力を受ける第２容量手段と、 前記第３スイッチ手段の出力を受ける第３容量手段と、 前記第１制御信号に応答して、前記第１容量手段の入力
端の電位を接地電位に設定する第１電位設定手段と、 前記第１制御信号に応答して、前記第２容量手段の入力
端の電位を前記接地電位に設定する第２電位設定手段
と、 前記第１制御信号に応答して、前記第３容量手段の入力
端の電位を前記接地電位に設定する第３電位設定手段と
を含み、 前記第１ないし第３容量手段の出力端は、第１ノードに
共通接続され、 前記多数決論理手段は、さらに、 前記第１制御信号に応答して、前記第１ノードの電位を
前記接地電位に設定する第４電位設定手段と、 電源電位および前記接地電位を受け、前記第１ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Ｖthは、前記電源電位
をＶとすると、Ｖ／３＜Ｖth＜２Ｖ／３を満たす、 アナ
ログ／デジタル変換装置。 - 【請求項３】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と複数の基準電位とを比較する
複数の比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエン コーダとを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位と、 前記第３基準電位の次に低い第４基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号Ｃ i+1 を出力する第１比
較器と、 前記アナログ信号の電位と前記第２基準電位とを比較し
た結果を示す第２比較結果信号Ｃ i を出力する第２比較
器と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号Ｃ i-1 を出力する第３比
較器と、 前記アナログ信号の電位と前記第４基準電位とを比較し
た結果を示す第４比較結果信号Ｃ i-2 を出力する第４比
較器とを含み、 前記多数決論理手段は、 ∧：論理積、∨：論理和、¬：否定とした場合、以下に
示す論理式を満たすエンコード用出力信号Ｊ i を出力
し、 Ｊ i ＝¬Ｍ i ∧Ｍ i-1 …（１） Ｍ i ＝（Ｃ i+1 ∧Ｃ i ）∨（Ｃ i+1 ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-1 ）…（２） Ｍ i-1 ＝（Ｃ i ∧Ｃ i-1 ）∨（Ｃ i ∧Ｃ i-2 ）∨（Ｃ i-1 ∧Ｃ i-2 ）…（３） 前記多数決論理手段は、 一端に接地電位を受ける第１ないし第３電流源と、 前記第１電流源の他端と第１ノードとの間に接続され、
前記第１比較結果信号に応じて前記第１電流源と前記第
１ノードとを接続する第１スイッチ手段と、 前記第２電流源の他端と前記第１ノードとの間に接続さ
れ、前記第２比較結果信号に応じて前記第２電流源と前
記第１ノードとを接続する第２スイッチ手段と、 前記第３電流源の他端と前記第１ノードとの間に接続さ
れ、前記第３比較結果 信号に応じて前記第３電流源と前
記第１ノードとを接続する第３スイッチ手段と、 一端に電源電位を受け、他端が前記第１ノードに接続さ
れる抵抗手段と、 前記電源電位および接地電位を受け、前記第１ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Ｖthは、前記電源電位
をＶ、前記第１ないし第３電流源の電流値をＩ、前記抵
抗手段の抵抗値をＲとすると、Ｖ−２・Ｒ・Ｉ＜Ｖth＜
Ｖ−Ｒ・Ｉを満たす、 アナログ／デジタル変換装置。 - 【請求項４】 前記アナログ／デジタル変換装置は、 前記アナログ信号を３ビットのデジタルデータに変換す
る並列型のアナログ／デジタル変換装置を含み、 前記多数決論理手段は、 ７つの多数決論理回路と、 前記７つの多数決論理回路ごとに設けられ、前記多数決
論理回路の出力信号を反転する７つの反転回路と、 電源電位と前記７つの多数決論理回路のうち最下位の多
数決論理回路の出力信号との論理積を出力する第１論理
積回路と、 前記７つの反転回路のうち対応する反転回路の出力信号
と前記７つの多数決論理回路のうち対応する多数決論理
回路の出力信号との論理積を出力する６つの第２論理積
回路と、 前記電源電位と前記７つの反転回路のうち最上位の反転
回路の出力信号との論理積を出力する第３論理積回路と
を含む請求項１ないし３ 記載のアナログ／デジタル変換
装置。 - 【請求項５】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエン コーダとを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号を出力する第１比較器
と、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第２比較結果信号を出力する第２比較器
と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号を出力する第３比較器と
を含み、 前記多数決論理手段は、 前記第１比較結果信号を受けるゲートを有し、一端に電
源電位を受ける第１ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端が前
記第１ＰＭＯＳトランジスタの他端と接続される第１Ｎ
ＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第１ＮＭＯＳトランジスタの他端と接続され、他端が
接地電位を受ける第２ＮＭＯＳトランジスタと、 前記第２比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第２ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端が前
記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトラン
ジスタとの接続点および前記第２ＰＭＯＳトランジスタ
の他端と接続される第３ＮＭＯＳトランジスタと、 前記第２比較結果信号を受けるゲートを有し、一端が前
記第３ＮＭＯＳトランジスタの他端と接続され、他端が
前記接地電位を受ける第４ＮＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端に前
記電源電位を受け、他 端が前記第２ＰＭＯＳトランジス
タと前記第３ＮＭＯＳトランジスタとの接続点と接続さ
れる第３ＰＭＯＳトランジスタと、 前記第１比較結果信号を受けるゲートを有し、一端に前
記電源電位を受ける第４ＰＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第４ＰＭＯＳトランジスタの他端と接続され、他端が
前記第３ＰＭＯＳトランジスタの他端と接続される第５
ＰＭＯＳトランジスタと、 前記第３比較結果信号を受けるゲートを有し、一端が前
記第５ＰＭＯＳトランジスタの他端と接続され、他端が
前記第３ＮＭＯＳトランジスタと前記第４ＮＭＯＳトラ
ンジスタとの接続点と接続される第５ＮＭＯＳトランジ
スタとを含む アナログ／デジタル変換装置。 - 【請求項６】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード出力信号をエンコードし、前記デジタル
信号を出力するエンコーダと、 第１制御信号、および前記第１制御信号の反転信号であ
る第２制御信号を出力する制御手段とを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号を出力する第１比較器
と、 前記アナログ信号の電位と前記第２基準電位とを比較し
た結果を示す第２比較結果信号を出力する第２比較器
と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号を出力する第３比較器と
を含み、 前記多数決論理手段は、 前記第２制御信号に応答して、入力した前記第１比較結
果信号を出力する第１スイッチ手段と、 前記第２制御信号に応答して、入力した前記第２比較結
果信号を出力する第２スイッチ手段と、 前記第２制御信号に応答して、入力した前記第３比較結
果信号を出力する第３スイッチ手段と、 前記第１スイッチ手段の出力を受ける第１容量手段と、 前記第２スイッチ手段の出力を受ける第２容量手段と、 前記第３スイッチ手段の出力を受ける第３容量手段と、 前記第１制御信号に応答して、前記第１容量手段の出力
端の電位を接地電位に設定する第１電位設定手段と、 前記第１制御信号に応答して、前記第２容量手段の入力
端の電位を前記接地電位に設定する第２電位設定手段
と、 前記第１制御信号に応答して、前記第３容量手段の入力
端の電位を前記接地電位に設定する第３電位設定手段と
を含み、 前記第１ないし第３容量手段の出力端は、第１ノードに
共通接続され、 前記多数決論理手段は、さらに、 前記第１制御信号に応答して、前記第１ノードの電位を
前記接地転移に設定する第４電位設定手段と、 電源電位および前記接地電位を受け、前記第１ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Ｖthは、前記電源電位
をＶとすると、Ｖ／３＜Ｖth＜２Ｖ／３を満たす アナロ
グ／デジタル変換装置。 - 【請求項７】 アナログ信号をデジタル信号に変換して
出力するアナログ／デジタル変換装置であって、 前記アナログ信号の電位と基準電位とを比較する複数の
比較器と、 前記複数の比較器の出力信号から多数決論理を用いてエ
ンコード用出力信号を出力する多数決論理手段と、 前記エンコード用出力信号をエンコードし、前記デジタ
ル信号を出力するエンコーダとを含み、 前記基準電位は、 第１基準電位と、 前記第１基準電位の次に低い第２基準電位と、 前記第２基準電位の次に低い第３基準電位とを含み、 前記複数の比較器は、 前記アナログ信号の電位と前記第１基準電位とを比較し
た結果を示す第１比較結果信号を出力する第１比較器
と、 前記アナログ信号の電位と前記第２基準電位とを比較し
た結果を示す第２比較結果信号を出力する第２比較器
と、 前記アナログ信号の電位と前記第３基準電位とを比較し
た結果を示す第３比較結果信号を出力する第３比較器と
を含み、 前記多数決論理手段は、 一端に接地電位を受ける第１ないし第３電流源と、 前記第１電流源の他端と第１ノードとの間に接続され、
前記第１比較結果信号に応じて前記第１電流源と前記第
１ノードとを接続する第１スイッチ手段と、 前記第２電流源の他端と前記第１ノードとの間に接続さ
れ、前記第２比較結果信号に応じて前記第２電流源と前
記第１ノードとを接続する第２スイッチ手段と、 前記第３電流源の他端と前記第１ノードとの間に接続さ
れ、前記第３比較結果信号に応じて前記第３電流源と前
記第１ノードとを接続する第３スイッチ手段と、 一端に電源電位を受け、他端が前記第１ノードと接続さ
れる抵抗手段と、 前記電源電位および接地電位を受け、前記第１ノードの
電位に応じた出力信号を出力する反転増幅手段とを含
み、 前記反転増幅手段の論理しきい値Ｖthは、前記電源電位
をＶ、前記第１ないし 第３電流源の電流値をＩ、前記抵
抗手段の抵抗値をＲとすると、Ｖ−２・Ｒ・Ｉ＜Ｖth＜
Ｖ−Ｒ・Ｉを満たす アナログ／デジタル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22014294A JP3229135B2 (ja) | 1994-09-14 | 1994-09-14 | アナログ／デジタル変換装置 |
| US08/824,549 US5818380A (en) | 1994-09-14 | 1997-03-25 | Analog-digital converter capable of reducing a conversation error of an output signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22014294A JP3229135B2 (ja) | 1994-09-14 | 1994-09-14 | アナログ／デジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884077A JPH0884077A (ja) | 1996-03-26 |
| JP3229135B2 true JP3229135B2 (ja) | 2001-11-12 |
Family
ID=16746560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22014294A Expired - Fee Related JP3229135B2 (ja) | 1994-09-14 | 1994-09-14 | アナログ／デジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818380A (ja) |
| JP (1) | JP3229135B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628136B2 (ja) | 1997-01-30 | 2005-03-09 | 富士通株式会社 | 容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路 |
| JP4702066B2 (ja) * | 2006-01-13 | 2011-06-15 | ソニー株式会社 | アナログ／デジタル変換回路 |
| JP4821425B2 (ja) * | 2006-05-11 | 2011-11-24 | ソニー株式会社 | エンコード回路およびアナログ−ディジタル変換器 |
| US8022685B2 (en) * | 2007-02-06 | 2011-09-20 | International Business Machines Corporation | Temperature dependent voltage source compensation |
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| US10944404B1 (en) | 2019-12-27 | 2021-03-09 | Kepler Computing, Inc. | Low power ferroelectric based majority logic gate adder |
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1994
- 1994-09-14 JP JP22014294A patent/JP3229135B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-25 US US08/824,549 patent/US5818380A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5818380A (en) | 1998-10-06 |
| JPH0884077A (ja) | 1996-03-26 |
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