JPH07129500A - バススイッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】簡単な回路でバス本数の増減に対でき、バスの
接続先の使用が変更されても簡単に対処できるバススイ
ッチ回路を提供する。 【構成】バス１，バス３，バス４の３つのバスでＤＲＡ
Ｍ１０８を共有する場合、バス３及びバス４はバススイ
ッチ回路１０６に接続される。バス３またはバス４のア
クセス要求がバススイッチ回路１０６内のアクセス調停
部１１４に入力されると、バス調停部１１４はアクセス
要求のあったバスのトライステートバッファをイネーブ
ル状態にし、アクセスを可能とする。もし、双方のバス
から同時にアクセスされたなら、所定の優先度に従っ
て、高優先度のバスをイネーブルにし、他方を待たせて
おく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば共有メモリシス
テム等におけるバススイッチ回路に関するものである。

【０００２】

【従来の技術】従来、複数のバスから共通のメモリをア
クセスする共有メモリシステムがある。

【０００３】共有メモリを用いる主な目的は、 バスを複数にして、バス負荷を分散する。

【０００４】マルチプロセッサシステムのプロセッサ
間の通信手段とする。

【０００５】などであり、その１例として、２つのバス
（１６ビットバス）の共有システムのブロック図を図７
（ａ）に示す。

【０００６】符号５０１はバス１である。バス１は図７
（ｂ）で示される符号５０６の１６ビット幅のデータバ
スＤ１と、符号５０７の１Ｍ空間をサポートする２０ビ
ットのアドレスバスＡ１と、符号５０８のメモリリード
信号とメモリライト信号とセレクト信号とレディ信号か
らなるコントロールバスＣ１で構成されている。

【０００７】符号５０２はバス２である。バス２は図７
（ｂ）で示される符号５０９の１６ビット幅のデータバ
スＤ２と、符号５１０の１Ｍ空間をサポートする２０ビ
ットのアドレスバスＡ２と、符号５１１のメモリリード
信号とメモリライト信号とセレクト信号とレディ信号か
らなるコントロールバスＣ２で構成されている。

【０００８】符号５０３はメモリバスである。メモリバ
スは図７（ｂ）で示される符号５１２の１６ビット幅の
データバスＭＤと、符号５１３の１Ｍ空間をサポートす
る１０ビットのアドレスバスＭＡと、符号５１４の／Ｒ
ＡＳ信号、／ＣＡＳ信号、／ＷＥ信号からなるコントロ
ールバスＭＣで構成されている。

【０００９】符号５０５はＤＲＡＭで構成されたメモリ
ブロックである。１Ｍワードの空間がランダムアクセス
可能である。

【００１０】符号５０４は共有メモリコントローラのＩ
Ｃである。共有メモリコントローラは、２本のバスから
のメモリアクセスの調停を行い、１メモリサイクルにど
ちらか一方のアクセスを許可し、かつＤＲＡＭのアクセ
スを促すためのＤＲＡＭコントロールを行い、メモリア
クセスを実行する。

【００１１】図７（ｂ）は符号５０４の共有メモリコン
トローラＩＣの中身を、詳細に記した図である。

【００１２】符号５１５はアクセス調停部である。コン
トロールバスＣ１とＣ２を入力して、セレクト信号とメ
モリライト信号の論理積、またはセレクト信号とメモリ
リード信号の論理積をとり、それらが真の場合をそれぞ
れのバスからのメモリアクセス要求があったと判断す
る。２つのバスからのメモリアクセス要求が競合した場
合は予め決められた優先順に従ってどちらか一方のバス
のアクセスを先に実行してやり、他方のアクセスはその
バスに対するレディ信号を無効にして待たせる制御を行
う。

【００１３】上記動作の様子を図８のタイミングチャー
トに記してある。このタイミングチャートはバス１から
のメモリライトアクセス要求とバス２からのメモリリー
ドアクセス要求が競合した場合に、優先度の高いバス２
のアクセスを先に処理して、そのあいだバス１へのレデ
ィ信号ＲＤＹ１を無効にして待たせている様子を表して
いる。

【００１４】符号５１０はＤＲＡＭコントローラであ
る。前段のアクセス調停部で調停されたアクセス要求に
従って、ＤＲＡＭブロックに／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅのタイミング信号を生成・出力してメモリアクセスを
実行する。

【００１５】符号５１７はアドレスセレクタである。ア
ドレスバスＡ１とＡ２を入力として、アクセス調停部に
よってメモリアクセスを許可されたバス側のアドレスを
セレクトする。

【００１６】符号５１８はアドレスマルチプレクサであ
る。前段のアドレスセレクタ５１７から出力された２０
ビットのアドレスを、ロウアドレス１０ビット、カラム
アドレス１０ビットと分けて時分割でＤＲＡＭブロック
５０５に出力している。分割するタイミングはＤＲＡＭ
コントローラから出力されるタイミング信号によって与
えられている。

【００１７】符号５１９はデータセレクタである。デー
タバスＤ１とＤ２を入出力として、調停ブロックによっ
てメモリアクセスを許可されたバス側のデータをセレク
トして、メモリライト時には入力してそのデータをメモ
リデータバスに出力する。メモリリード時には、メモリ
データバスのデータを入力して、セレクトされたバス側
のデータバスにそのデータを出力する。

【００１８】

【発明が解決しようとする課題】しかしながら、３つの
バスを共有メモリに接続したい場合、従来例の２バスの
接続用の共有メモリコントローラＩＣでは対応できな
い。そのため、作り替えによる作業にコスト、労力がか
かってしまうという欠点が生じていた。

【００１９】そこで本件では、簡単に既存の資源（共有
メモリコントローラ）を用いて制御可能なバスの本数を
増やす方法を提案する。

【００２０】また、従来のような共有メモリシステムを
構築するために、特別にコントローラＩＣを設定してい
た。しかしながら、上記のようなバス本数を増加するこ
との要求等に柔軟に対応することが困難であった。

【００２１】また、従来の様な共有メモリシステムでは
使用するメモリのスペックの変更（ＤＲＡＭやＳＲＡ
Ｍ、速度や容量）に対して、柔軟に対応することが困難
であった。例えば、従来例の共有メモリコントローラは
メモリにＤＲＡＭを使用するように設計されており、ア
ドレス信号やコントロール信号の違いからメモリをＳＲ
ＡＭに変更することが困難である。

【００２２】本発明は上記従来例に鑑みてなされたもの
で、簡単な回路でバス本数の増減に対でき、バスの接続
先の仕様が変更されても簡単に対処できるバススイッチ
回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】及び

【作用】上記目的を達成するために、本発明のバススイ
ッチ回路は次のような構成から成る。

【００２４】少なくとも１つのバスマスタを接続する第
１のバスと、少なくとも１つのバスマスタを接続する第
２のバスと、第３のバスとを持つシステムにおいて、第
１のバスのデータ信号を一端に接続して、かつ第３のバ
スのデータ信号を他端に接続する第１の双方向トライス
テートバッファと、第２のバスのデータ信号を一端に接
続して、かつ第３のバスのデータ信号を他端に接続する
第２の双方向トライステートバッファと、第１のバスの
アドレス信号を入力端に接続して、かつ第３のバスのア
ドレス信号を出力端に接続する第１のトライステートバ
ッファと、第２のバスのアドレス信号を入力端に接続し
て、かつ第３のバスのアドレス信号を出力端に接続する
第２のトライステートバッファと、第１のバスのコント
ロール信号と第２のバスのコントロール信号を入力し、
該コントロール信号に基づいて、前記第３のバスへのコ
ントロール信号と、前記第１及び第２の双方向トライス
テートバッファへの出力イネーブル信号と、前記第１及
び第２のトライステートバッファへの出力イネーブル信
号と、第１及び第２のバスへのそれぞれのレディ信号と
を出力する調停回路とを備える。

【００２５】上記構成により、第１のバスと第２のバス
からのコントロール信号の入力に応じて、第１のバスと
第２のバスとを切り換えることができる。

【００２６】また望ましくは、前記調停回路としてＰＬ
Ｄ（Programable Logic Device）を用いる。

【００２７】この構成により、調停回路を容易に組み直
すことができる。

【００２８】また望ましくは、Ｎ本のバスを制御するバ
ススイッチ回路のいずれか１本のバスと第３のバスとを
接続して、前記第１のバスと前記第２のバスを含む（Ｎ
＋１）本のバスを制御するバススイッチ回路を新たに構
成する。

【００２９】この構成により、バススイッチ回路を組み
合わせることでバスの本数を増設できる。

【００３０】また望ましくは、前記第３のバスにメモリ
を接続して２本のバスを制御する共有メモリシステムを
構成する。

【００３１】この構成により、本発明のバススイッチ回
路の効果を有する共有メモリシステムが構成できる。

【００３２】また望ましくは、前記調停回路は、前記第
１のバスまたは前記第２のバスに対する所定の優先度を
有し、該優先度に基づいて優先度の高いバスを先にレデ
ィとし、優先度の低いバスを優先度の高いバスの後でレ
ディとする。

【００３３】この構成により、バスに対して優先度を設
定し、競合を防止する。

【００３４】

【第１実施例】図１は第１本実施例における共有メモリ
システムの構成を示すブロック図である。

【００３５】符号１０１はバス１である従来例の図７の
符号５０１と同じく１６ビットデータ幅のバスである。

【００３６】符号１０４はバス２である。従来例の図７
の符号５０２と同じく１６ビットデータ幅のバスであ
る。

【００３７】符号１０２はバス３である。図１（ｂ）で
示される１６ビット幅のデータバスＤ３と、１Ｍ空間を
サポートする２０ビットのアドレスバスＡ３と、メモリ
リード信号／ＲＤ３とメモリライト信号／ＷＲ３とセレ
クト信号／ＣＳ３とレディ信号ＲＤＹ３からなるコント
ロールバスＣ３で構成されている。なお、負論理の信号
はその信号名の前に“／”を付して表わす。

【００３８】符号１０３はバス４である。図１（ｂ）で
示される１６ビット幅のデータバス４と、１Ｍ空間をサ
ポートする２０ビットのアドレスバスＡ４と、メモリリ
ード信号／ＲＤ４とメモリライト信号／ＷＲ４とセレク
ト信号／ＣＳ４とレディ信号ＲＤＹ４からなるコントロ
ールバスＣ４で構成されている。

【００３９】符号１０５はメモリバスである。従来例の
図７の符号５０３と同じく１６ビットデータ幅のバスで
ある。

【００４０】符号１０７は共有メモリコントローラＩＣ
である。従来例の図７の符号５０４と全く同一のチップ
である。

【００４１】符号１０８はＤＲＡＭで構成されたメモリ
ブロックである。従来例の図７の符号５０５と同じく１
Ｍワードの空間を持っている。

【００４２】符号１０６はバススイッチ回路である。バ
ス３とバス４のアクセス要求を調停して、どちらか一方
のバスアクセス要求を選択して１本のバスとのアクセス
要求としてバス２にアクセス要求を出力する。

【００４３】図１（ｂ）はバススイッチ回路１０６を詳
細に記したブロック図である。

【００４４】符号１１０は双方向トライステートバッフ
ァ１である。１６個のバッファを含み、一端側にバス４
のデータバスＤ４（１６ビット）を接続し、他端側にバ
ス２のデータバスＤ２（１６ビット）を接続する。また
出力イネーブル端子を持ち、そのレベルが真（Low Tru
e）のときバッファは出力状態となり、偽（High）のと
きはいインピーダンス状態となる。またディレクション
端子を持ち、そのレベルがHighのときＤ４側からＤ２側
の方向のバッファが選択され、そのレベルがLowのとき
Ｄ２側からＤ４側の方向のバッファが選択される。この
端子はバス４のリード信号／ＲＤ４を接続する。

【００４５】符号１１１は双方向トライステートバッフ
ァ２である。１６個のバッファを含み、一端側にバス３
のデータバスＤ３（１６ビット）を接続し、他端側にバ
ス２のデータバスＤ２（１６ビット）を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真（Low
True）のときバッファは出力状態となり、偽（High）の
ときハイインピーダンス状態となる。また、ディレクシ
ョン端子を持ち、そのレベルがHighのときＤ３側からＤ
２側の方向のバッファが選択され、そのレベルがLow の
ときＤ２側からＤ３側の方向のバッファが選択される。
この端子にはバス３のリード信号／ＲＤ３を接続する。

【００４６】符号１１２はトライステートバッファ１で
ある。２０個のバッファを含み、入力側にバス４のアド
レスバスＡ４（２０ビット）を接続し、出力側にバス２
のアドレスバスＡ２（２０ビット）を接続する。また、
出力イネーブル端子を持ち、そのレベルが真（Low Tru
e）のときバッファは出力状態となり、偽（High）のと
きハイインピーダンス状態となる。

【００４７】符号１１３はトライステートバッファ２で
ある。２０個のバッファを含み、入力側のバス３のアド
レスバスＡ３（２０ビット）を接続し、出力側にバス２
にアドレスバスＡ２（２０ビット）を接続する。また、
出力イネーブル端子を持ち、そのレベルが真（Low Tru
e）のときバッファは出力状態となり、偽（High）のと
きはハイインピーダンス状態となる。

【００４８】符号１１４はアクセス調停部である。バス
３とバス４のコントロールバスＣ３とＣ４を入力する。
詳しくは、セレクト信号（／ＣＳ３，／ＣＳ４）とメモ
リリード信号（／ＲＤ３，／ＲＤ４）とメモリライト信
号（／ＷＲ３，／ＷＲ４）を入力し、レディ信号（ＲＤ
Ｙ３，ＲＤＹ４）はバス側に出力する。また、バス２に
コントロールバスＣ２を出力する。詳しくは、セレクト
信号（／ＣＳ２）とメモリリード信号（／ＲＤ２）とメ
モリライト信号（／ＷＲ２）をバス側に出力し、レディ
信号（ＲＤＹ２）は入力する。

【００４９】符号１１５はバス４のバスセレクト信号／
ＳＥＬ４である。アクセス調停部１１４から出力され、
双方向トライステートバッファ１とトライステートバッ
ファ１の出力イネーブル端子に入力される。真のときLo
w レベルとなる。

【００５０】符号１１６はバス３のバスセレクト信号／
ＳＥＬ３である。アクセス調停部１１４から出力され、
双方向トライステートバッファ２とトライステートバッ
ファ２の出力イネーブル端子に入力される。真のときLo
w レベルとなる。

【００５１】アクセス調停部１１４はセレクト信号とメ
モリリード信号の論理積、またはセレクト信号とメモリ
ライト信号の論理積の何れかが真となったとき、そのバ
スからのメモリアクセス要求があったとみなす。バス３
とバス４の２本のバスからのアクセス要求が競合状況に
よってアクセス調停部１１４は次のように動作する。

【００５２】どちらかのバスのメモリアクセス要求が
単独であった場合 アクセス要求があったバスのコントロール信号に従っ
て、バス２のコントロール信号を出力する。

【００５３】図２は、バス４のみからリードアクセス要
求が合った場合のタイミング図である。バス２にはバス
４についての信号のみが流れる。

【００５４】一方のバスのアクセス要求を処理中に他
方のアクセス要求があった場合 先のアクセス要求があったバスのコントロール信号に従
って、バス２のコントロール信号を出力する。その途中
からきたアクセス要求はレディ信号を無効にして待たせ
る。

【００５５】先のアクセス要求が終了と同時に、待たせ
ていたバスのコントロール信号に従って、バス２のコン
トロール信号を出力する。

【００５６】図３は、バス４からのリードアクセス中に
バス３からのライトアクセスが発生した場合の例を示
す。バス３からのアクセス要求は先のバス４からの要求
が終了するまで待たされ、バス４のアクセスが終えた
後、初めてアクセスが開始される。

【００５７】両方のバスのアクセス要求がほぼ同時に
あった場合 予め決められてある優先順位（例えば、バス３＞バス
４）によって、バス３のコントロール信号に従って、バ
ス２にコントロール信号を出力する。その間、バス４の
アクセス要求はレディ信号を無効にして待たせる。

【００５８】先のアクセス要求が終了と同時に、待たせ
ていたバス４のコントロール信号に従って、バス２のコ
ントロール信号を出力する。

【００５９】図４はバス３からのリードアクセスとほぼ
同時にバス４からのライトアクセスが発生した場合の例
を示す図である。バス３がバス４に対して優先するよう
設定されているため、バス４からのアクセスは待たさ
れ、バス３からのアクセスが終了して初めて開始され
る。

【００６０】共有メモリシステムを組む場合、その運用
において各バスの共有メモリをアクセスする頻度から算
出される平均アクセス速度の合計が、共有メモリの最大
能力の範囲内に設計されるべきである。例えば、本実施
例の１６ビット幅の共有メモリブロックを２００ｎｓサ
イクルで設計すれば、その最大能力は（但し、リフレッ
シュサイクルを考慮しない） １／２００ｎｓ×２Ｂ（バイト）＝１０ＭＢ／ｓ 本実施例の３本のバス（１，３，４）の共有メモリの平
均アクセス速度の合計が１０ＭＢ／ｓを越えないことを
前提とする。また、バス３とバス４は共有メモリの前段
にバススイッチ回路を通過するためバス効率がバス１に
比べ落ちる。これらのバス効率をできるだけ落とさない
ためにも、それぞれのバスの共有メモリへの平均アクセ
ス速度の速い順に、バス１，バス３，バス４と振り分け
ることが望ましい（バススイッチ回路の優先順位が、バ
ス３がバス４に優先すると設定されている場合）。

【００６１】以上説明してきたように、本実施例では、
バッファや簡単な調停回路で構成されるバススイッチ回
路によって、システムのバス本数が簡単に増設できると
いう効果と、バス本数を増設するために共有メモリコン
トローラＩＣ自身を作り換えるために発生する費用、労
力も削減できるとう効果が生じる。

【００６２】

【第２実施例】第２実施例の主な目的は、第１実施例で
述べたバススイッチ回路をそのまま共有メモリコントロ
ーラとして使用することにある。

【００６３】図５（ａ）は本実施例２における共有メモ
リシステムの構成を示すブロック図である。

【００６４】符号３０１はバス１である。従来例の図７
の符号５０１と同じく１６ビットデータ幅のバスであ
る。

【００６５】符号３０２はバス２である。従来例の図７
の符号５０２と同じく１６ビットデータ幅のバスであ
る。

【００６６】符号３０２はバス２である。従来例の図７
の符号５０２と同じく１６ビットデータ幅のバスであ
る。

【００６７】符号３０３はメモリバスである。メモリバ
スは図５（ｂ）で示される１６ビット幅のデータバスＭ
Ｄと、１Ｍワード空間をサポートする２０ビットのアド
レスバスＭＡと、セレクト信号／ＣＳと、ライトイネー
ブル信号／ＷＥで構成されている。

【００６８】符号３０４はＳＲＡＭで構成されたメモリ
ブロックである。１Ｍワードの空間を持っている。

【００６９】符号３０５はバススイッチ回路である。バ
ス１とバス２のアクセス要求を調停して、どちらか一方
のバスのアクセス要求を選択してメモリバスにアクセス
要求を出力する。

【００７０】図５（ｂ）はバススイッチ回路の詳細図で
ある。

【００７１】符号３１０は双方向トライステートバッフ
ァ１である。１６個のバッファを含み、一端側にバス２
のデータバスＤ２（１６ビット）を接続し、他端側にメ
モリバスのデータバスＭＤ（１６ビット）を接続する。
また、出力イネーブル端子を持ち、そのレベルが真（Lo
w True）のときバッファは出力状態となり、偽（High）
のときハイインピーダンス状態となる。また、ディレク
ション端子を持ち、そのレベルがHighのときデータバス
Ｄ２側からデータバスＭＤ側の方向のバッファが選択さ
れ、そのレベルがLow のときデータバスＭＤ側からデー
タバスＤ２側の方向のバッファが選択される。この端子
にはバス２のリード信号／ＲＤ２を接続する。

【００７２】符号３１１は双方向トライステートバッフ
ァ２である。１６個のバッファを含み、一端側にバス１
のデータバスＤ１（１６ビット）を接続し、他端側にメ
モリバスのデータバスＭＤ（１６ビット）を接続する。
また、出力イネーブルＴＮＳＩを持ち、そのレベルが真
（Low True）のときバッファは出力状態となり、偽（Hi
gh）のときハイインピーダンス状態となる。また、ディ
レクション端子を持ち、そのレベルがHighのときデータ
バスＤ１側からデータバスＭＤ側の方向のバッファが選
択され、そのレベルがLow のときデータバスＭＤ側から
データバスＤ１側の方向のバッファが選択される。この
端子にはバス１のリード信号／ＲＤ１を接続する。

【００７３】符号３１２はトライステートバッファ１で
ある。２０個のバッファを含み、入力側にバス２のアド
レスバスＡ２（２０ビット）を接続し、出力側にメモリ
バスのアドレスバスＭＡ（２０ビット）を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真（Low
True）のときバッファは出力状態となり、偽（High）の
ときハイインピーダンス状態となる。

【００７４】符号３１３はトライステートバッファ２で
ある。２０個のバッファを含み、入力側にバス１のアド
レスバスＡ１（２０ビット）を接続し、出力側にメモリ
バスのアドレスバスＭＡ（２０ビット）を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真（Low
True）のときバッファは出力状態となり、偽（High）の
ときハイインピーダンス状態となる。

【００７５】符号３１４はアクセス調停を行うＰＬＤで
ある。ＰＬＤ３１４としてはＡＭＤ社ＰＡＬＣＥ２２Ｖ
１０TMまたはＬＡＴＴＩＣＥ社ＧＡＬ２２Ｖ１０TMを使
用する。

【００７６】ＰＬＤ３１４は、セレクト信号（／ＣＳ
１，／ＣＳ２）とメモリリード信号（／ＲＤ１，／ＲＤ
２）とメモリライト信号（／ＷＲ１，／ＷＲ２）を入力
とし、レディ信号（ＲＤＹ１，ＲＤＹ２）をそれぞれの
バス側に出力する。

【００７７】また、セレクト信号（／ＣＳ）とライトイ
ネーブル信号（／ＷＥ）をメモリバスに出力する。

【００７８】また、バス１のバスセレクト信号／ＳＥＬ
１と、バス２のバスセレクト信号／ＳＥＬ２を出力し、
それぞれ／ＳＥＬ１は双方向トライステートバッファ２
とトライステートバッファ２の出力イネーブル端子へ、
／ＳＥＬ２は双方向トライステートバッファ１とトライ
ステートバッファ１２の出力イネーブル端子へ接続され
ている。

【００７９】ＰＬＤ３１４は、バス１またはバス２のセ
レクト信号とメモリリード信号の論理積、またはセレク
ト信号とメモリライト信号の論理積の何れかが真となっ
たとき、そのバスからのメモリアクセス要求があったと
みなす。このアクセス要求を調停してＳＲＡＭブロック
をアクセスする。

【００８０】図６はＰＬＤ内部の論理式である（データ
Ｉ／Ｏ社ＡＢＥＬTMで記述）。

【００８１】図中、の部分はピンアサインを記述して
いる。次にこれを解説する。 ピン番号 信号名 入出力 機能 ─────────────────────────────────── １ ＣＬＫ 入力 動作クロック信号 ２ ／ＣＳ１ 入力 バス１のセレクト信号 ３ ／ＲＤ１ 入力 バス１のメモリリード信号 ４ ／ＷＲ１ 入力 バス１のメモリライト信号 ５ ／ＣＳ２ 入力 バス２のセレクト信号 ６ ／ＲＤ２ 入力 バス２のメモリリード信号 ７ ／ＷＲ２ 入力 バス２のメモリライト信号 １４ ／ＳＥＬ１ 出力 バス１のバスセレクト信号 １５ ／ＳＥＬ２ 出力 バス２のバスセレクト信号 １６ ／ＣＳ 出力 メモリセレクト信号 １８ ／ＷＥ 出力 ライトイネーブル信号 １９ ＲＤＹ 出力 レディタイミング信号 ２０ ＲＤＹ１ 出力 バス１のレディ信号 ２１ ＲＤＹ２ 出力 バス２のレディ信号 ２２ ＬＣＭＤ１ 出力 バス１のアクセス要求検知 ２３ ＬＣＭＤ２ 出力 バス２のアクセス要求検知 式はＬＣＭＤ１出力を記述しており、バス１のアクセ
ス要求を検知してその結果を動作クロックでラッチして
いる。

【００８２】式はＬＣＭＤ２出力を記述しており、バ
ス２のアクセス要求を検知してその結果を動作クロック
でラッチしている。

【００８３】式は／ＳＥＬ１出力を記述しており、／
ＳＥＬ１か／ＳＥＬ２何れも偽であるときＬＣＭＤ１が
真で真値となる。自身が真であるときバス１からのアク
セス要求がなくなると偽値となる。

【００８４】式は／ＳＥＬ２出力を記述しており、／
ＳＥＬ１か／ＳＥＬ２何れも偽であるときＬＣＭＤ２が
真で真値となる。しかし、同一動作クロック周期内でＬ
ＣＭＤ１も真となった場合にかぎりＬＣＭＤ２が真でも
偽値となる。すなわち競合時は／ＳＥＬ２より／ＳＥＬ
１の方が優先度を高く設計している。自身が真であると
きバス２からのアクセス要求がなくなると偽値となる。

【００８５】式は／ＣＳ出力を記述しており、／ＣＳ
１か／ＣＳ２のいずれかが真ならば真値となる は／ＷＥ出力を記述しており、セレクト信号が有効に
なったバス側のメモリライト信号が真で真値となる。真
値をとるタイミングをセレクト信号より１クロック遅ら
せている。

【００８６】式はＲＤＹ出力を記述しており、セレク
ト信号の何れかが真で真値となる。真値をとるタイミン
グをセレクト信号の何れかが真をとるタイミングより１
クロック遅らせている。

【００８７】式はＲＤＹ１出力を記述しており、バス
１のセレクト信号が有効な時にＲＤＹ信号の値をそのま
ま出力する。

【００８８】（１０）式はＲＤＹ出力を記述しており、
バス２のセレクト信号が有効な時にＲＤＹ信号の値をそ
のまま出力する。

【００８９】図９及び図１０はＰＬＤ３１４の動作を説
明するタイミングチャートである。図９はバス１側から
単独でメモリリードアクセスがあった場合である。図１
０はバス１側から単独でメモリライトアクセスがあった
場合である。

【００９０】なお、動作クロックの周期はなるべく速い
方が競合処理の遅れが少なくて済む。一方、動作クロッ
クの周期はレディ信号やライトイネーブル等のタイミン
グに影響がでるので、使用するＳＲＡＭの要求タイミン
グが許す限り速いクロックを使用する事が望ましい。

【００９１】システムに合ったスペックのメモリ（アク
セス速度や容量）に対応して信号やタイミングに作り替
える事が、ＰＬＤならば容易である。

【００９２】第２実施例では、メモリにＳＲＡＭを使用
したがＤＲＡＭを使用した場合においても市販のＤＲＡ
Ｍコントローラを追加して対応がとれる。この時も、調
停回路がＰＬＤであればＤＲＡＭコントローラに合わせ
た信号出力をするように作り直す事が容易である。

【００９３】以上説明してきたように本実施例では、バ
ッファや簡単な調停回路で構成されるバススイッチ回路
によって、共有メモリシステムが簡単にくむ事が可能と
なる効果と、共有メモリシステム専用の共有メモリコン
トローラＩＣを作成するために発生する費用、労力も削
減できるという効果が生じる。

【００９４】また、調停回路にＰＬＤを使用する事によ
って、使用するメモリのスペックに合わせた調停回路を
容易に組み直すことが可能となるので、共有メモリシス
テム構築の柔軟性が上がるという効果が生じる。

【００９５】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。

【００９６】

【発明の効果】上記説明したように、本発明にかかるバ
ススイッチ回路は、簡単な回路でバス本数の増減に対応
でき、また、バスの接続先の仕様が変更されても簡単に
対処できるという効果がある。

【００９７】

【図面の簡単な説明】

【図１】本発明を実施する第１実施例のシステムの概略
を表すブロック図である。

【図２】第１実施例のアクセス調停部の動作を表すタイ
ミングチャートである。

【図３】第１実施例のアクセス調停部の動作を表すタイ
ミングチャートである。

【図４】第１実施例のアクセス調停部の動作を表すタイ
ミングチャートである。

【図５】本発明を実施する第２実施例のシステムの概略
を表すブロック図である。

【図６】第２実施例のアクセス調停部のＰＬＤの論理を
表わした図である。

【図７】従来例のシステムの概略を表すブロック図であ
る。

【図８】従来例の共有メモリコントローラの動作を表す
タイミングチャートである。

【図９】第２実施例のアクセス調停部の動作を表すタイ
ミングチャートである。

【図１０】第２実施例のアクセス調停部の動作を表すタ
イミングチャートである。

【符号の説明】

１０１，１０２，１０３，１０４ バス、 １０５ メモリバス、 １０６ バススイッチ回路、 １０７ 共有メモリコントローラ、 １０８ ＤＲＡＭである。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのバスマスタを接続する
   第１のバスと、少なくとも１つのバスマスタを接続する
   第２のバスと、第３のバスとを持つシステムにおいて、 第１のバスのデータ信号を一端に接続して、かつ第３の
   バスのデータ信号を他端に接続する第１の双方向トライ
   ステートバッファと、 第２のバスのデータ信号を一端に接続して、かつ第３の
   バスのデータ信号を他端に接続する第２の双方向トライ
   ステートバッファと、 第１のバスのアドレス信号を入力端に接続して、かつ第
   ３のバスのアドレス信号を出力端に接続する第１のトラ
   イステートバッファと、 第２のバスのアドレス信号を入力端に接続して、かつ第
   ３のバスのアドレス信号を出力端に接続する第２のトラ
   イステートバッファと、 第１のバスのコントロール信号と第２のバスのコントロ
   ール信号を入力し、該コントロール信号に基づいて、前
   記第３のバスへのコントロール信号と、前記第１及び第
   ２の双方向トライステートバッファへの出力イネーブル
   信号と、前記第１及び第２のトライステートバッファへ
   の出力イネーブル信号と、第１及び第２のバスへのそれ
   ぞれのレディ信号とを出力する調停回路と、を備えるこ
   とを特徴とするバススイッチ回路。
2. 【請求項２】 前記調停回路としてＰＬＤ（Programabl
   e Logic Device）を用いることを特徴とする請求項１項
   記載のバススイッチ回路。
3. 【請求項３】 Ｎ本のバスを制御するバススイッチ回路
   のいずれか１本のバスと第３のバスとを接続して、前記
   第１のバスと前記第２のバスを含む（Ｎ＋１）本のバス
   を制御するバススイッチ回路を新たに構成することを特
   徴とする請求項１項記載のバススイッチ回路。
4. 【請求項４】 前記第３のバスにメモリを接続して２本
   のバスを制御する共有メモリシステムを構成することを
   特徴とする請求項１項記載のバススイッチ回路。
5. 【請求項５】 前記調停回路は、前記第１のバスまたは
   前記第２のバスに対する所定の優先度を有し、該優先度
   に基づいて優先度の高いバスを先にレディとし、優先度
   の低いバスを優先度の高いバスの後でレディとすること
   を特徴とする請求項１記載のバススイッチ回路。