JPS6336450A - キヤツシユ用lsi - Google Patents
キヤツシユ用lsiInfo
- Publication number
- JPS6336450A JPS6336450A JP61180445A JP18044586A JPS6336450A JP S6336450 A JPS6336450 A JP S6336450A JP 61180445 A JP61180445 A JP 61180445A JP 18044586 A JP18044586 A JP 18044586A JP S6336450 A JPS6336450 A JP S6336450A
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- JP
- Japan
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- cache
- comparator
- output
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ用LSIK関する。
従来、キャッシュ用LSIは多数のメモリチップおよび
中小規模の論理チップから構成されるキャッシュ制御回
路を1チツプ化することにより。
中小規模の論理チップから構成されるキャッシュ制御回
路を1チツプ化することにより。
IC実装面積の大幅な縮小化、キャッンユ機能回路の低
価格化および高速化を図ることを目的としておシ、キャ
クシュ部に格納しているデータのアドレスとCPU側か
らキャッシュにアクセスのあるアドレスとを比較して一
致か不一致の、結果をCPU側に通知する回[洛を中心
にキヤノンユイ幾能をできるだけ多く取り入れたLSI
であった。
価格化および高速化を図ることを目的としておシ、キャ
クシュ部に格納しているデータのアドレスとCPU側か
らキャッシュにアクセスのあるアドレスとを比較して一
致か不一致の、結果をCPU側に通知する回[洛を中心
にキヤノンユイ幾能をできるだけ多く取り入れたLSI
であった。
上述した従来のキャッシュ用LSIはキャッシュ機能を
多く取り入れている反面機能の柔軟性を欠くという欠点
をも持っていた。特にキャッジ−の性能を食味するアド
レス比較の一致検出機能の柔軟性は重要であった。最近
のマイクロプロセスサの著しい高速化によシ、キャッシ
ュ性能の高速化は必然的であった。従来大規模なLSI
はCMO3で実現されることが多いが、アドレス比較の
一致信号f CPU側へ通知すべき論理条件および出力
タイミングによって制御する回路はIC実装面積の縮小
化という目的によfi 、 LSI内にその回路を実現
していた。しかし、 CPU側の要求速度を満足するこ
とがCMO8回路ではできない場合は、 LSI外部で
高速TTL回路を使用したシ、その制御回路の論理を高
速化の為に工夫することが考えられるが、従来のキャッ
シュ用LSIはその制御回路を自薦していた為にその選
択の余地をなくしているという欠点があった。
多く取り入れている反面機能の柔軟性を欠くという欠点
をも持っていた。特にキャッジ−の性能を食味するアド
レス比較の一致検出機能の柔軟性は重要であった。最近
のマイクロプロセスサの著しい高速化によシ、キャッシ
ュ性能の高速化は必然的であった。従来大規模なLSI
はCMO3で実現されることが多いが、アドレス比較の
一致信号f CPU側へ通知すべき論理条件および出力
タイミングによって制御する回路はIC実装面積の縮小
化という目的によfi 、 LSI内にその回路を実現
していた。しかし、 CPU側の要求速度を満足するこ
とがCMO8回路ではできない場合は、 LSI外部で
高速TTL回路を使用したシ、その制御回路の論理を高
速化の為に工夫することが考えられるが、従来のキャッ
シュ用LSIはその制御回路を自薦していた為にその選
択の余地をなくしているという欠点があった。
本発明のキャッシュ用LSIは、複数個のアドレスを格
納するメモリと、外部から入力されたアドレスと前記メ
モリに格納されたアドレスとの一致をみる比較回路と、
前記比較回路から発生する一致信号を外部へ出力する端
子と、前記一致信号を入力し論理条件および出力タイピ
ング等によって一致信号の外部への出力を制御する制御
回路と。
納するメモリと、外部から入力されたアドレスと前記メ
モリに格納されたアドレスとの一致をみる比較回路と、
前記比較回路から発生する一致信号を外部へ出力する端
子と、前記一致信号を入力し論理条件および出力タイピ
ング等によって一致信号の外部への出力を制御する制御
回路と。
前記制御回路から出力する一致信号を外部へ出力する端
子とを含んで構成される。
子とを含んで構成される。
次に2本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック構成図で。
本発明洗関係する部分のみを表わしている。1はキャッ
シュ用LSIである1、10は複数「固のアドレスメモ
リであシ、キャッシュに格納しているデータのメモリア
ドレスを格納している。キャッシュデータを格納してい
るメモリはキャッシュ用LSII内もしくは外にあるが
第1図には示していない。
シュ用LSIである1、10は複数「固のアドレスメモ
リであシ、キャッシュに格納しているデータのメモリア
ドレスを格納している。キャッシュデータを格納してい
るメモリはキャッシュ用LSII内もしくは外にあるが
第1図には示していない。
11は外部アドレス信号群100とアドレスメモリ10
からの格納アドレス信号群200とをそれぞれ入力して
比較する回路である。12は回路11から出力するアド
レス一致信号300を入力し、外部へ出力する論理条件
およびタイミングを制御する制御回路である。第1の出
力端13は出力制御回路12の出力信号400を外部へ
出力するだめのものである。第2の出力端子14は比較
回路11の出力信号300を外部へ出力するだめのもの
である。
からの格納アドレス信号群200とをそれぞれ入力して
比較する回路である。12は回路11から出力するアド
レス一致信号300を入力し、外部へ出力する論理条件
およびタイミングを制御する制御回路である。第1の出
力端13は出力制御回路12の出力信号400を外部へ
出力するだめのものである。第2の出力端子14は比較
回路11の出力信号300を外部へ出力するだめのもの
である。
次て具体的に動作を説明する。キャッシュはメインメモ
リのデータ士一部格納しているメモリであH、CPU側
からのアクセスに対して高速に応答するものである。応
答はCPU側からのアドレスに対してキャッシュに格納
しているかどうかを判定し、それをCPU側へ通知する
ことであシ、更にはそのアドレスに対応するデータをキ
ャッシュからCPU側へ送シ出すことで完了する。本発
明ではCPU側から送られてくるアドレス100はギヤ
ツンユデータの、lインメモリアドレスを格納している
複数個のアドレスメモリ10内にあるすべてのアドレス
とを比較回路11で非較する。ここでメインメモリアド
レスの格納構成と比較回路11への読出し方法(Cつい
ては特に問題としない。比較回路11で一致のチエツク
を受けて、a力論理条件およびタイミングに制御されて
一致信号を外部出力する第1の出力端子13と比較回路
11から一致結果だけを外部出力する第2の出力端子1
4があり、キャッシュの応答速度要求に従いどちらでも
使用することができる。
リのデータ士一部格納しているメモリであH、CPU側
からのアクセスに対して高速に応答するものである。応
答はCPU側からのアドレスに対してキャッシュに格納
しているかどうかを判定し、それをCPU側へ通知する
ことであシ、更にはそのアドレスに対応するデータをキ
ャッシュからCPU側へ送シ出すことで完了する。本発
明ではCPU側から送られてくるアドレス100はギヤ
ツンユデータの、lインメモリアドレスを格納している
複数個のアドレスメモリ10内にあるすべてのアドレス
とを比較回路11で非較する。ここでメインメモリアド
レスの格納構成と比較回路11への読出し方法(Cつい
ては特に問題としない。比較回路11で一致のチエツク
を受けて、a力論理条件およびタイミングに制御されて
一致信号を外部出力する第1の出力端子13と比較回路
11から一致結果だけを外部出力する第2の出力端子1
4があり、キャッシュの応答速度要求に従いどちらでも
使用することができる。
以上説明したように2本発明はキャッシュに、アクセス
するCPUのキャッシュアクセスタイムの要求に応じて
、高速性の要求では比較回路からの一致信号を使用し、
速度についての要求が十分満足できれば制御回路から出
力される一致信号を使用することができ、比較回路から
の端子を使用すれば、LSI外部に最適制御の回路を構
成することができ、制御回路からの出力信号の端子を使
用すれば外部回路は軽減できる効果があ゛る。
するCPUのキャッシュアクセスタイムの要求に応じて
、高速性の要求では比較回路からの一致信号を使用し、
速度についての要求が十分満足できれば制御回路から出
力される一致信号を使用することができ、比較回路から
の端子を使用すれば、LSI外部に最適制御の回路を構
成することができ、制御回路からの出力信号の端子を使
用すれば外部回路は軽減できる効果があ゛る。
第1図は本発明の一実施例のブロック回路図でちる。
1・・・キャッシュ用LSI 、 l O・・・アドレ
スメモリ。 11・・・比較回路、12・・・出力制御回路、13・
・・第1の出力端子、14・・・第2の出力端子、10
0・・・外部アドレス信号群、200・・・アドレスメ
モIJ 格納信号群、300・・・一致信号、400・
・・制御された一致信号。
スメモリ。 11・・・比較回路、12・・・出力制御回路、13・
・・第1の出力端子、14・・・第2の出力端子、10
0・・・外部アドレス信号群、200・・・アドレスメ
モIJ 格納信号群、300・・・一致信号、400・
・・制御された一致信号。
Claims (1)
- 1)複数個のアドレスを格納するメモリと、外部から入
力されたアドレスと前記メモリに格納されたアドレスと
の一致をみる比較回路と、前記比較回路から発生する一
致信号を外部へ出力する端子と、前記一致信号を入力し
論理条件および出力タイミング等によって一致信号の外
部への出力を制御する制御回路と、前記制御回路から出
力する一致信号を外部へ出力する端子とを含むことを特
徴とするキャッシュ用LSI。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180445A JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用lsi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180445A JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用lsi |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6336450A true JPS6336450A (ja) | 1988-02-17 |
Family
ID=16083356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61180445A Pending JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用lsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6336450A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03269743A (ja) * | 1990-03-20 | 1991-12-02 | Pfu Ltd | 高信頼性キャッシュ制御方式 |
-
1986
- 1986-07-31 JP JP61180445A patent/JPS6336450A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03269743A (ja) * | 1990-03-20 | 1991-12-02 | Pfu Ltd | 高信頼性キャッシュ制御方式 |
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