JPS6336450A - キヤツシユ用ｌｓｉ - Google Patents
キヤツシユ用ｌｓｉInfo
- Publication number
- JPS6336450A JPS6336450A JP61180445A JP18044586A JPS6336450A JP S6336450 A JPS6336450 A JP S6336450A JP 61180445 A JP61180445 A JP 61180445A JP 18044586 A JP18044586 A JP 18044586A JP S6336450 A JPS6336450 A JP S6336450A
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- JP
- Japan
- Prior art keywords
- address
- cache
- comparator
- output
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ用ＬＳＩＫ関する。
従来、キャッシュ用ＬＳＩは多数のメモリチップおよび
中小規模の論理チップから構成されるキャッシュ制御回
路を１チツプ化することにより。
中小規模の論理チップから構成されるキャッシュ制御回
路を１チツプ化することにより。
ＩＣ実装面積の大幅な縮小化、キャッンユ機能回路の低
価格化および高速化を図ることを目的としておシ、キャ
クシュ部に格納しているデータのアドレスとＣＰＵ側か
らキャッシュにアクセスのあるアドレスとを比較して一
致か不一致の、結果をＣＰＵ側に通知する回［洛を中心
にキヤノンユイ幾能をできるだけ多く取り入れたＬＳＩ
であった。
価格化および高速化を図ることを目的としておシ、キャ
クシュ部に格納しているデータのアドレスとＣＰＵ側か
らキャッシュにアクセスのあるアドレスとを比較して一
致か不一致の、結果をＣＰＵ側に通知する回［洛を中心
にキヤノンユイ幾能をできるだけ多く取り入れたＬＳＩ
であった。
上述した従来のキャッシュ用ＬＳＩはキャッシュ機能を
多く取り入れている反面機能の柔軟性を欠くという欠点
をも持っていた。特にキャッジ−の性能を食味するアド
レス比較の一致検出機能の柔軟性は重要であった。最近
のマイクロプロセスサの著しい高速化によシ、キャッシ
ュ性能の高速化は必然的であった。従来大規模なＬＳＩ
はＣＭＯ３で実現されることが多いが、アドレス比較の
一致信号ｆ ＣＰＵ側へ通知すべき論理条件および出力
タイミングによって制御する回路はＩＣ実装面積の縮小
化という目的によｆｉ 、 ＬＳＩ内にその回路を実現
していた。しかし、 ＣＰＵ側の要求速度を満足するこ
とがＣＭＯ８回路ではできない場合は、 ＬＳＩ外部で
高速ＴＴＬ回路を使用したシ、その制御回路の論理を高
速化の為に工夫することが考えられるが、従来のキャッ
シュ用ＬＳＩはその制御回路を自薦していた為にその選
択の余地をなくしているという欠点があった。
多く取り入れている反面機能の柔軟性を欠くという欠点
をも持っていた。特にキャッジ−の性能を食味するアド
レス比較の一致検出機能の柔軟性は重要であった。最近
のマイクロプロセスサの著しい高速化によシ、キャッシ
ュ性能の高速化は必然的であった。従来大規模なＬＳＩ
はＣＭＯ３で実現されることが多いが、アドレス比較の
一致信号ｆ ＣＰＵ側へ通知すべき論理条件および出力
タイミングによって制御する回路はＩＣ実装面積の縮小
化という目的によｆｉ 、 ＬＳＩ内にその回路を実現
していた。しかし、 ＣＰＵ側の要求速度を満足するこ
とがＣＭＯ８回路ではできない場合は、 ＬＳＩ外部で
高速ＴＴＬ回路を使用したシ、その制御回路の論理を高
速化の為に工夫することが考えられるが、従来のキャッ
シュ用ＬＳＩはその制御回路を自薦していた為にその選
択の余地をなくしているという欠点があった。
本発明のキャッシュ用ＬＳＩは、複数個のアドレスを格
納するメモリと、外部から入力されたアドレスと前記メ
モリに格納されたアドレスとの一致をみる比較回路と、
前記比較回路から発生する一致信号を外部へ出力する端
子と、前記一致信号を入力し論理条件および出力タイピ
ング等によって一致信号の外部への出力を制御する制御
回路と。
納するメモリと、外部から入力されたアドレスと前記メ
モリに格納されたアドレスとの一致をみる比較回路と、
前記比較回路から発生する一致信号を外部へ出力する端
子と、前記一致信号を入力し論理条件および出力タイピ
ング等によって一致信号の外部への出力を制御する制御
回路と。
前記制御回路から出力する一致信号を外部へ出力する端
子とを含んで構成される。
子とを含んで構成される。
次に２本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図で。
本発明洗関係する部分のみを表わしている。１はキャッ
シュ用ＬＳＩである１、１０は複数「固のアドレスメモ
リであシ、キャッシュに格納しているデータのメモリア
ドレスを格納している。キャッシュデータを格納してい
るメモリはキャッシュ用ＬＳＩＩ内もしくは外にあるが
第１図には示していない。
シュ用ＬＳＩである１、１０は複数「固のアドレスメモ
リであシ、キャッシュに格納しているデータのメモリア
ドレスを格納している。キャッシュデータを格納してい
るメモリはキャッシュ用ＬＳＩＩ内もしくは外にあるが
第１図には示していない。
１１は外部アドレス信号群１００とアドレスメモリ１０
からの格納アドレス信号群２００とをそれぞれ入力して
比較する回路である。１２は回路１１から出力するアド
レス一致信号３００を入力し、外部へ出力する論理条件
およびタイミングを制御する制御回路である。第１の出
力端１３は出力制御回路１２の出力信号４００を外部へ
出力するだめのものである。第２の出力端子１４は比較
回路１１の出力信号３００を外部へ出力するだめのもの
である。
からの格納アドレス信号群２００とをそれぞれ入力して
比較する回路である。１２は回路１１から出力するアド
レス一致信号３００を入力し、外部へ出力する論理条件
およびタイミングを制御する制御回路である。第１の出
力端１３は出力制御回路１２の出力信号４００を外部へ
出力するだめのものである。第２の出力端子１４は比較
回路１１の出力信号３００を外部へ出力するだめのもの
である。
次て具体的に動作を説明する。キャッシュはメインメモ
リのデータ士一部格納しているメモリであＨ、ＣＰＵ側
からのアクセスに対して高速に応答するものである。応
答はＣＰＵ側からのアドレスに対してキャッシュに格納
しているかどうかを判定し、それをＣＰＵ側へ通知する
ことであシ、更にはそのアドレスに対応するデータをキ
ャッシュからＣＰＵ側へ送シ出すことで完了する。本発
明ではＣＰＵ側から送られてくるアドレス１００はギヤ
ツンユデータの、ｌインメモリアドレスを格納している
複数個のアドレスメモリ１０内にあるすべてのアドレス
とを比較回路１１で非較する。ここでメインメモリアド
レスの格納構成と比較回路１１への読出し方法（Ｃつい
ては特に問題としない。比較回路１１で一致のチエツク
を受けて、ａ力論理条件およびタイミングに制御されて
一致信号を外部出力する第１の出力端子１３と比較回路
１１から一致結果だけを外部出力する第２の出力端子１
４があり、キャッシュの応答速度要求に従いどちらでも
使用することができる。
リのデータ士一部格納しているメモリであＨ、ＣＰＵ側
からのアクセスに対して高速に応答するものである。応
答はＣＰＵ側からのアドレスに対してキャッシュに格納
しているかどうかを判定し、それをＣＰＵ側へ通知する
ことであシ、更にはそのアドレスに対応するデータをキ
ャッシュからＣＰＵ側へ送シ出すことで完了する。本発
明ではＣＰＵ側から送られてくるアドレス１００はギヤ
ツンユデータの、ｌインメモリアドレスを格納している
複数個のアドレスメモリ１０内にあるすべてのアドレス
とを比較回路１１で非較する。ここでメインメモリアド
レスの格納構成と比較回路１１への読出し方法（Ｃつい
ては特に問題としない。比較回路１１で一致のチエツク
を受けて、ａ力論理条件およびタイミングに制御されて
一致信号を外部出力する第１の出力端子１３と比較回路
１１から一致結果だけを外部出力する第２の出力端子１
４があり、キャッシュの応答速度要求に従いどちらでも
使用することができる。
以上説明したように２本発明はキャッシュに、アクセス
するＣＰＵのキャッシュアクセスタイムの要求に応じて
、高速性の要求では比較回路からの一致信号を使用し、
速度についての要求が十分満足できれば制御回路から出
力される一致信号を使用することができ、比較回路から
の端子を使用すれば、ＬＳＩ外部に最適制御の回路を構
成することができ、制御回路からの出力信号の端子を使
用すれば外部回路は軽減できる効果があ゛る。
するＣＰＵのキャッシュアクセスタイムの要求に応じて
、高速性の要求では比較回路からの一致信号を使用し、
速度についての要求が十分満足できれば制御回路から出
力される一致信号を使用することができ、比較回路から
の端子を使用すれば、ＬＳＩ外部に最適制御の回路を構
成することができ、制御回路からの出力信号の端子を使
用すれば外部回路は軽減できる効果があ゛る。
第１図は本発明の一実施例のブロック回路図でちる。
１・・・キャッシュ用ＬＳＩ 、 ｌ Ｏ・・・アドレ
スメモリ。 １１・・・比較回路、１２・・・出力制御回路、１３・
・・第１の出力端子、１４・・・第２の出力端子、１０
０・・・外部アドレス信号群、２００・・・アドレスメ
モＩＪ 格納信号群、３００・・・一致信号、４００・
・・制御された一致信号。
スメモリ。 １１・・・比較回路、１２・・・出力制御回路、１３・
・・第１の出力端子、１４・・・第２の出力端子、１０
０・・・外部アドレス信号群、２００・・・アドレスメ
モＩＪ 格納信号群、３００・・・一致信号、４００・
・・制御された一致信号。
Claims (1)
- １）複数個のアドレスを格納するメモリと、外部から入
力されたアドレスと前記メモリに格納されたアドレスと
の一致をみる比較回路と、前記比較回路から発生する一
致信号を外部へ出力する端子と、前記一致信号を入力し
論理条件および出力タイミング等によって一致信号の外
部への出力を制御する制御回路と、前記制御回路から出
力する一致信号を外部へ出力する端子とを含むことを特
徴とするキャッシュ用ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180445A JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180445A JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336450A true JPS6336450A (ja) | 1988-02-17 |
Family
ID=16083356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180445A Pending JPS6336450A (ja) | 1986-07-31 | 1986-07-31 | キヤツシユ用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269743A (ja) * | 1990-03-20 | 1991-12-02 | Pfu Ltd | 高信頼性キャッシュ制御方式 |
-
1986
- 1986-07-31 JP JP61180445A patent/JPS6336450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269743A (ja) * | 1990-03-20 | 1991-12-02 | Pfu Ltd | 高信頼性キャッシュ制御方式 |
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