JPH07129500A - Bus switch circuit - Google Patents
Bus switch circuitInfo
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- JPH07129500A JPH07129500A JP27802793A JP27802793A JPH07129500A JP H07129500 A JPH07129500 A JP H07129500A JP 27802793 A JP27802793 A JP 27802793A JP 27802793 A JP27802793 A JP 27802793A JP H07129500 A JPH07129500 A JP H07129500A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、例えば共有メモリシス
テム等におけるバススイッチ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus switch circuit in a shared memory system or the like.
【0002】[0002]
【従来の技術】従来、複数のバスから共通のメモリをア
クセスする共有メモリシステムがある。2. Description of the Related Art Conventionally, there is a shared memory system which accesses a common memory from a plurality of buses.
【0003】共有メモリを用いる主な目的は、 バスを複数にして、バス負荷を分散する。The main purpose of using the shared memory is to divide the bus load by using a plurality of buses.
【0004】マルチプロセッサシステムのプロセッサ
間の通信手段とする。A communication means between processors of a multiprocessor system.
【0005】などであり、その1例として、2つのバス
(16ビットバス)の共有システムのブロック図を図7
(a)に示す。As an example thereof, a block diagram of a shared system of two buses (16-bit buses) is shown in FIG.
It shows in (a).
【0006】符号501はバス1である。バス1は図7
(b)で示される符号506の16ビット幅のデータバ
スD1と、符号507の1M空間をサポートする20ビ
ットのアドレスバスA1と、符号508のメモリリード
信号とメモリライト信号とセレクト信号とレディ信号か
らなるコントロールバスC1で構成されている。Reference numeral 501 is a bus 1. Bus 1 is shown in Figure 7.
16-bit wide data bus D1 shown by reference numeral 506, 20-bit address bus A1 supporting 1M space shown by reference numeral 507, memory read signal, memory write signal, select signal and ready signal shown by reference numeral 508. And a control bus C1.
【0007】符号502はバス2である。バス2は図7
(b)で示される符号509の16ビット幅のデータバ
スD2と、符号510の1M空間をサポートする20ビ
ットのアドレスバスA2と、符号511のメモリリード
信号とメモリライト信号とセレクト信号とレディ信号か
らなるコントロールバスC2で構成されている。Reference numeral 502 is the bus 2. Bus 2 is shown in Figure 7.
A 16-bit wide data bus D2 denoted by reference numeral 509, a 20-bit address bus A2 that supports 1M space denoted by reference numeral 510, and a memory read signal, a memory write signal, a select signal, and a ready signal denoted by reference numeral 511 are shown in FIG. And a control bus C2.
【0008】符号503はメモリバスである。メモリバ
スは図7(b)で示される符号512の16ビット幅の
データバスMDと、符号513の1M空間をサポートす
る10ビットのアドレスバスMAと、符号514の/R
AS信号、/CAS信号、/WE信号からなるコントロ
ールバスMCで構成されている。Reference numeral 503 is a memory bus. The memory bus includes a 16-bit wide data bus MD denoted by reference numeral 512 shown in FIG. 7B, a 10-bit address bus MA supporting 1M space denoted by reference numeral 513, and a / R denoted by reference numeral 514.
The control bus MC includes an AS signal, a / CAS signal, and a / WE signal.
【0009】符号505はDRAMで構成されたメモリ
ブロックである。1Mワードの空間がランダムアクセス
可能である。Reference numeral 505 is a memory block composed of a DRAM. A 1M word space can be randomly accessed.
【0010】符号504は共有メモリコントローラのI
Cである。共有メモリコントローラは、2本のバスから
のメモリアクセスの調停を行い、1メモリサイクルにど
ちらか一方のアクセスを許可し、かつDRAMのアクセ
スを促すためのDRAMコントロールを行い、メモリア
クセスを実行する。Reference numeral 504 is I of the shared memory controller.
It is C. The shared memory controller arbitrates memory access from the two buses, permits either access in one memory cycle, and performs DRAM control for urging DRAM access to execute memory access.
【0011】図7(b)は符号504の共有メモリコン
トローラICの中身を、詳細に記した図である。FIG. 7B is a diagram showing in detail the contents of the shared memory controller IC indicated by reference numeral 504.
【0012】符号515はアクセス調停部である。コン
トロールバスC1とC2を入力して、セレクト信号とメ
モリライト信号の論理積、またはセレクト信号とメモリ
リード信号の論理積をとり、それらが真の場合をそれぞ
れのバスからのメモリアクセス要求があったと判断す
る。2つのバスからのメモリアクセス要求が競合した場
合は予め決められた優先順に従ってどちらか一方のバス
のアクセスを先に実行してやり、他方のアクセスはその
バスに対するレディ信号を無効にして待たせる制御を行
う。Reference numeral 515 is an access arbitration unit. When the control buses C1 and C2 are input, the logical product of the select signal and the memory write signal or the logical product of the select signal and the memory read signal is taken, and when they are true, there is a memory access request from each bus. to decide. When memory access requests from two buses conflict with each other, one of the buses is first accessed according to a predetermined priority order, and the other access is controlled by invalidating the ready signal for that bus and making it wait. To do.
【0013】上記動作の様子を図8のタイミングチャー
トに記してある。このタイミングチャートはバス1から
のメモリライトアクセス要求とバス2からのメモリリー
ドアクセス要求が競合した場合に、優先度の高いバス2
のアクセスを先に処理して、そのあいだバス1へのレデ
ィ信号RDY1を無効にして待たせている様子を表して
いる。A state of the above operation is shown in a timing chart of FIG. This timing chart shows that when a memory write access request from the bus 1 and a memory read access request from the bus 2 compete with each other, the bus 2 having a high priority is given.
Is first processed, and during that time, the ready signal RDY1 to the bus 1 is invalidated and kept waiting.
【0014】符号510はDRAMコントローラであ
る。前段のアクセス調停部で調停されたアクセス要求に
従って、DRAMブロックに/RAS、/CAS、/W
Eのタイミング信号を生成・出力してメモリアクセスを
実行する。Reference numeral 510 is a DRAM controller. In accordance with the access request arbitrated by the access arbitration unit in the previous stage, / RAS, / CAS, / W is added to the DRAM block.
The timing signal of E is generated and output to execute the memory access.
【0015】符号517はアドレスセレクタである。ア
ドレスバスA1とA2を入力として、アクセス調停部に
よってメモリアクセスを許可されたバス側のアドレスを
セレクトする。Reference numeral 517 is an address selector. Address buses A1 and A2 are used as inputs to select an address on the bus side for which memory access is permitted by the access arbitration unit.
【0016】符号518はアドレスマルチプレクサであ
る。前段のアドレスセレクタ517から出力された20
ビットのアドレスを、ロウアドレス10ビット、カラム
アドレス10ビットと分けて時分割でDRAMブロック
505に出力している。分割するタイミングはDRAM
コントローラから出力されるタイミング信号によって与
えられている。Reference numeral 518 is an address multiplexer. 20 output from the address selector 517 in the previous stage
The bit address is divided into a row address of 10 bits and a column address of 10 bits and output to the DRAM block 505 in a time division manner. The timing of division is DRAM
It is given by the timing signal output from the controller.
【0017】符号519はデータセレクタである。デー
タバスD1とD2を入出力として、調停ブロックによっ
てメモリアクセスを許可されたバス側のデータをセレク
トして、メモリライト時には入力してそのデータをメモ
リデータバスに出力する。メモリリード時には、メモリ
データバスのデータを入力して、セレクトされたバス側
のデータバスにそのデータを出力する。Reference numeral 519 is a data selector. The data buses D1 and D2 are used as input / output to select data on the bus side for which memory access is permitted by the arbitration block, which is input during memory write and that data is output to the memory data bus. At the time of memory read, the data of the memory data bus is input and the data is output to the selected data bus on the bus side.
【0018】[0018]
【発明が解決しようとする課題】しかしながら、3つの
バスを共有メモリに接続したい場合、従来例の2バスの
接続用の共有メモリコントローラICでは対応できな
い。そのため、作り替えによる作業にコスト、労力がか
かってしまうという欠点が生じていた。However, when it is desired to connect three buses to a shared memory, the conventional shared memory controller IC for connecting two buses cannot handle the problems. Therefore, there has been a drawback in that the work of remaking requires cost and labor.
【0019】そこで本件では、簡単に既存の資源(共有
メモリコントローラ)を用いて制御可能なバスの本数を
増やす方法を提案する。Therefore, in this case, a method for easily increasing the number of controllable buses by using existing resources (shared memory controller) is proposed.
【0020】また、従来のような共有メモリシステムを
構築するために、特別にコントローラICを設定してい
た。しかしながら、上記のようなバス本数を増加するこ
との要求等に柔軟に対応することが困難であった。Further, a controller IC is specially set in order to build a conventional shared memory system. However, it has been difficult to flexibly meet the above-mentioned demand for increasing the number of buses.
【0021】また、従来の様な共有メモリシステムでは
使用するメモリのスペックの変更(DRAMやSRA
M、速度や容量)に対して、柔軟に対応することが困難
であった。例えば、従来例の共有メモリコントローラは
メモリにDRAMを使用するように設計されており、ア
ドレス信号やコントロール信号の違いからメモリをSR
AMに変更することが困難である。In the conventional shared memory system, the specification of the memory used is changed (DRAM or SRA).
It was difficult to flexibly deal with M, speed and capacity). For example, the shared memory controller of the conventional example is designed to use a DRAM as a memory, and the memory is SR-based because of the difference in address signals and control signals.
It is difficult to change to AM.
【0022】本発明は上記従来例に鑑みてなされたもの
で、簡単な回路でバス本数の増減に対でき、バスの接続
先の仕様が変更されても簡単に対処できるバススイッチ
回路を提供することを目的とする。The present invention has been made in view of the above-mentioned conventional example, and provides a bus switch circuit which can deal with an increase or decrease in the number of buses with a simple circuit and can easily cope with a change in the specification of the connection destination of the bus. The purpose is to
【0023】[0023]
【課題を解決するための手段】及び[Means for Solving the Problems] and
【作用】上記目的を達成するために、本発明のバススイ
ッチ回路は次のような構成から成る。In order to achieve the above object, the bus switch circuit of the present invention has the following configuration.
【0024】少なくとも1つのバスマスタを接続する第
1のバスと、少なくとも1つのバスマスタを接続する第
2のバスと、第3のバスとを持つシステムにおいて、第
1のバスのデータ信号を一端に接続して、かつ第3のバ
スのデータ信号を他端に接続する第1の双方向トライス
テートバッファと、第2のバスのデータ信号を一端に接
続して、かつ第3のバスのデータ信号を他端に接続する
第2の双方向トライステートバッファと、第1のバスの
アドレス信号を入力端に接続して、かつ第3のバスのア
ドレス信号を出力端に接続する第1のトライステートバ
ッファと、第2のバスのアドレス信号を入力端に接続し
て、かつ第3のバスのアドレス信号を出力端に接続する
第2のトライステートバッファと、第1のバスのコント
ロール信号と第2のバスのコントロール信号を入力し、
該コントロール信号に基づいて、前記第3のバスへのコ
ントロール信号と、前記第1及び第2の双方向トライス
テートバッファへの出力イネーブル信号と、前記第1及
び第2のトライステートバッファへの出力イネーブル信
号と、第1及び第2のバスへのそれぞれのレディ信号と
を出力する調停回路とを備える。In a system having a first bus connecting at least one bus master, a second bus connecting at least one bus master, and a third bus, a data signal of the first bus is connected at one end. A first bidirectional tri-state buffer for connecting the data signal of the third bus to the other end, and a data signal of the second bus for connecting the data signal of the third bus to the other end. A second bidirectional tristate buffer connected to the other end, and a first tristate buffer connected to the input end of the address signal of the first bus and connected to the output end of the address signal of the third bus A second tri-state buffer for connecting an address signal of the second bus to an input terminal and an address signal of the third bus to an output terminal, a control signal for the first bus and a second tri-state buffer. Enter the bus of the control signal,
A control signal to the third bus, an output enable signal to the first and second bidirectional tristate buffers, and an output to the first and second tristate buffers based on the control signal. An arbitration circuit that outputs an enable signal and a ready signal to each of the first and second buses is provided.
【0025】上記構成により、第1のバスと第2のバス
からのコントロール信号の入力に応じて、第1のバスと
第2のバスとを切り換えることができる。With the above configuration, the first bus and the second bus can be switched according to the input of the control signal from the first bus and the second bus.
【0026】また望ましくは、前記調停回路としてPL
D(Programable Logic Device)を用いる。Also preferably, the arbitration circuit is PL
D (Programable Logic Device) is used.
【0027】この構成により、調停回路を容易に組み直
すことができる。With this configuration, the arbitration circuit can be easily reassembled.
【0028】また望ましくは、N本のバスを制御するバ
ススイッチ回路のいずれか1本のバスと第3のバスとを
接続して、前記第1のバスと前記第2のバスを含む(N
+1)本のバスを制御するバススイッチ回路を新たに構
成する。Further preferably, any one of the bus switch circuits for controlling the N buses is connected to a third bus to include the first bus and the second bus (N
+1) A bus switch circuit for controlling one bus is newly constructed.
【0029】この構成により、バススイッチ回路を組み
合わせることでバスの本数を増設できる。With this configuration, the number of buses can be increased by combining the bus switch circuits.
【0030】また望ましくは、前記第3のバスにメモリ
を接続して2本のバスを制御する共有メモリシステムを
構成する。Further, preferably, a shared memory system for connecting two memories to the third bus and controlling the two buses is constructed.
【0031】この構成により、本発明のバススイッチ回
路の効果を有する共有メモリシステムが構成できる。With this configuration, a shared memory system having the effect of the bus switch circuit of the present invention can be constructed.
【0032】また望ましくは、前記調停回路は、前記第
1のバスまたは前記第2のバスに対する所定の優先度を
有し、該優先度に基づいて優先度の高いバスを先にレデ
ィとし、優先度の低いバスを優先度の高いバスの後でレ
ディとする。Further preferably, the arbitration circuit has a predetermined priority with respect to the first bus or the second bus, and based on the priority, a bus with a higher priority is made ready first, and the priority is given. Buses with a low frequency are made ready after buses with a high priority.
【0033】この構成により、バスに対して優先度を設
定し、競合を防止する。With this configuration, priority is set for the bus to prevent contention.
【0034】[0034]
【第1実施例】図1は第1本実施例における共有メモリ
システムの構成を示すブロック図である。[First Embodiment] FIG. 1 is a block diagram showing the arrangement of a shared memory system according to the first embodiment.
【0035】符号101はバス1である従来例の図7の
符号501と同じく16ビットデータ幅のバスである。Reference numeral 101 is a bus having a 16-bit data width, which is the same as reference numeral 501 in FIG.
【0036】符号104はバス2である。従来例の図7
の符号502と同じく16ビットデータ幅のバスであ
る。Reference numeral 104 is the bus 2. FIG. 7 of the conventional example
Like reference numeral 502, the bus has a 16-bit data width.
【0037】符号102はバス3である。図1(b)で
示される16ビット幅のデータバスD3と、1M空間を
サポートする20ビットのアドレスバスA3と、メモリ
リード信号/RD3とメモリライト信号/WR3とセレ
クト信号/CS3とレディ信号RDY3からなるコント
ロールバスC3で構成されている。なお、負論理の信号
はその信号名の前に“/”を付して表わす。Reference numeral 102 is the bus 3. A 16-bit wide data bus D3 shown in FIG. 1B, a 20-bit address bus A3 supporting 1M space, a memory read signal / RD3, a memory write signal / WR3, a select signal / CS3, and a ready signal RDY3. And a control bus C3. A signal of negative logic is represented by adding "/" before the signal name.
【0038】符号103はバス4である。図1(b)で
示される16ビット幅のデータバス4と、1M空間をサ
ポートする20ビットのアドレスバスA4と、メモリリ
ード信号/RD4とメモリライト信号/WR4とセレク
ト信号/CS4とレディ信号RDY4からなるコントロ
ールバスC4で構成されている。Reference numeral 103 is the bus 4. 16-bit wide data bus 4 shown in FIG. 1B, 20-bit address bus A4 supporting 1M space, memory read signal / RD4, memory write signal / WR4, select signal / CS4 and ready signal RDY4. And a control bus C4.
【0039】符号105はメモリバスである。従来例の
図7の符号503と同じく16ビットデータ幅のバスで
ある。Reference numeral 105 is a memory bus. It is a bus with a 16-bit data width, like the reference numeral 503 in FIG. 7 of the conventional example.
【0040】符号107は共有メモリコントローラIC
である。従来例の図7の符号504と全く同一のチップ
である。Reference numeral 107 is a shared memory controller IC
Is. The chip is exactly the same as the reference numeral 504 in FIG. 7 of the conventional example.
【0041】符号108はDRAMで構成されたメモリ
ブロックである。従来例の図7の符号505と同じく1
Mワードの空間を持っている。Reference numeral 108 is a memory block composed of a DRAM. The same as the reference numeral 505 in FIG.
It has a space of M words.
【0042】符号106はバススイッチ回路である。バ
ス3とバス4のアクセス要求を調停して、どちらか一方
のバスアクセス要求を選択して1本のバスとのアクセス
要求としてバス2にアクセス要求を出力する。Reference numeral 106 is a bus switch circuit. The access requests of the buses 3 and 4 are arbitrated, one of the bus access requests is selected, and the access request is output to the bus 2 as the access request for one bus.
【0043】図1(b)はバススイッチ回路106を詳
細に記したブロック図である。FIG. 1B is a block diagram showing the bus switch circuit 106 in detail.
【0044】符号110は双方向トライステートバッフ
ァ1である。16個のバッファを含み、一端側にバス4
のデータバスD4(16ビット)を接続し、他端側にバ
ス2のデータバスD2(16ビット)を接続する。また
出力イネーブル端子を持ち、そのレベルが真(Low Tru
e)のときバッファは出力状態となり、偽(High)のと
きはいインピーダンス状態となる。またディレクション
端子を持ち、そのレベルがHighのときD4側からD2側
の方向のバッファが選択され、そのレベルがLowのとき
D2側からD4側の方向のバッファが選択される。この
端子はバス4のリード信号/RD4を接続する。Reference numeral 110 is a bidirectional tristate buffer 1. Includes 16 buffers, bus 4 on one end
Data bus D4 (16 bits) is connected, and the data bus D2 (16 bits) of bus 2 is connected to the other end. It also has an output enable pin and its level is true (Low Tru
When e), the buffer is in the output state, and when false (High), it is in the impedance state. Further, it has a direction terminal, and when the level is High, the buffer in the direction from D4 to D2 is selected, and when the level is Low, the buffer in the direction from D2 to D4 is selected. This terminal connects the read signal / RD4 of the bus 4.
【0045】符号111は双方向トライステートバッフ
ァ2である。16個のバッファを含み、一端側にバス3
のデータバスD3(16ビット)を接続し、他端側にバ
ス2のデータバスD2(16ビット)を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真(Low
True)のときバッファは出力状態となり、偽(High)の
ときハイインピーダンス状態となる。また、ディレクシ
ョン端子を持ち、そのレベルがHighのときD3側からD
2側の方向のバッファが選択され、そのレベルがLow の
ときD2側からD3側の方向のバッファが選択される。
この端子にはバス3のリード信号/RD3を接続する。Reference numeral 111 is a bidirectional tri-state buffer 2. Includes 16 buffers, bus 3 on one end
Data bus D3 (16 bits) is connected, and the data bus D2 (16 bits) of bus 2 is connected to the other end side. It also has an output enable pin and its level is true (Low
The buffer is in the output state when True) and in the high impedance state when False (High). In addition, it has a direction terminal, and when the level is High, D3 from the D3 side
The buffer in the direction of 2 is selected, and when the level is Low, the buffer in the direction of D2 to D3 is selected.
The read signal / RD3 of the bus 3 is connected to this terminal.
【0046】符号112はトライステートバッファ1で
ある。20個のバッファを含み、入力側にバス4のアド
レスバスA4(20ビット)を接続し、出力側にバス2
のアドレスバスA2(20ビット)を接続する。また、
出力イネーブル端子を持ち、そのレベルが真(Low Tru
e)のときバッファは出力状態となり、偽(High)のと
きハイインピーダンス状態となる。Reference numeral 112 is a tri-state buffer 1. Includes 20 buffers, the address bus A4 (20 bits) of bus 4 is connected to the input side, and the bus 2 is output to
Address bus A2 (20 bits) is connected. Also,
It has an output enable pin and its level is true (Low Tru
In the case of e), the buffer is in the output state, and in the false (High) state, it is in the high impedance state.
【0047】符号113はトライステートバッファ2で
ある。20個のバッファを含み、入力側のバス3のアド
レスバスA3(20ビット)を接続し、出力側にバス2
にアドレスバスA2(20ビット)を接続する。また、
出力イネーブル端子を持ち、そのレベルが真(Low Tru
e)のときバッファは出力状態となり、偽(High)のと
きはハイインピーダンス状態となる。Reference numeral 113 is the tri-state buffer 2. Includes 20 buffers, connects address bus A3 (20 bits) of input side bus 3, and connects output side bus 2
The address bus A2 (20 bits) is connected to. Also,
It has an output enable pin and its level is true (Low Tru
In the case of e), the buffer is in the output state, and in the false (High) state, it is in the high impedance state.
【0048】符号114はアクセス調停部である。バス
3とバス4のコントロールバスC3とC4を入力する。
詳しくは、セレクト信号(/CS3,/CS4)とメモ
リリード信号(/RD3,/RD4)とメモリライト信
号(/WR3,/WR4)を入力し、レディ信号(RD
Y3,RDY4)はバス側に出力する。また、バス2に
コントロールバスC2を出力する。詳しくは、セレクト
信号(/CS2)とメモリリード信号(/RD2)とメ
モリライト信号(/WR2)をバス側に出力し、レディ
信号(RDY2)は入力する。Reference numeral 114 is an access arbitration unit. The control buses C3 and C4 of the buses 3 and 4 are input.
Specifically, select signals (/ CS3, / CS4), memory read signals (/ RD3, / RD4), memory write signals (/ WR3, / WR4) are input, and ready signals (RD
Y3 and RDY4) are output to the bus side. It also outputs the control bus C2 to the bus 2. Specifically, the select signal (/ CS2), the memory read signal (/ RD2), and the memory write signal (/ WR2) are output to the bus side, and the ready signal (RDY2) is input.
【0049】符号115はバス4のバスセレクト信号/
SEL4である。アクセス調停部114から出力され、
双方向トライステートバッファ1とトライステートバッ
ファ1の出力イネーブル端子に入力される。真のときLo
w レベルとなる。Reference numeral 115 is a bus select signal for bus 4 /
It is SEL4. Output from the access arbitration unit 114,
It is input to the bidirectional tristate buffer 1 and the output enable terminal of the tristate buffer 1. When true
w level.
【0050】符号116はバス3のバスセレクト信号/
SEL3である。アクセス調停部114から出力され、
双方向トライステートバッファ2とトライステートバッ
ファ2の出力イネーブル端子に入力される。真のときLo
w レベルとなる。Reference numeral 116 is a bus select signal for the bus 3 /
It is SEL3. Output from the access arbitration unit 114,
It is input to the bidirectional tristate buffer 2 and the output enable terminal of the tristate buffer 2. When true
w level.
【0051】アクセス調停部114はセレクト信号とメ
モリリード信号の論理積、またはセレクト信号とメモリ
ライト信号の論理積の何れかが真となったとき、そのバ
スからのメモリアクセス要求があったとみなす。バス3
とバス4の2本のバスからのアクセス要求が競合状況に
よってアクセス調停部114は次のように動作する。When either the logical product of the select signal and the memory read signal or the logical product of the select signal and the memory write signal becomes true, the access arbitration unit 114 determines that there is a memory access request from the bus. Bus 3
The access arbitration unit 114 operates as follows depending on the contention condition of access requests from the two buses of the bus 4 and the bus 4.
【0052】どちらかのバスのメモリアクセス要求が
単独であった場合 アクセス要求があったバスのコントロール信号に従っ
て、バス2のコントロール信号を出力する。When the memory access request for one of the buses is independent, the control signal for the bus 2 is output according to the control signal for the bus for which the access request is made.
【0053】図2は、バス4のみからリードアクセス要
求が合った場合のタイミング図である。バス2にはバス
4についての信号のみが流れる。FIG. 2 is a timing chart when the read access request is received only from the bus 4. Only the signal for the bus 4 flows on the bus 2.
【0054】一方のバスのアクセス要求を処理中に他
方のアクセス要求があった場合 先のアクセス要求があったバスのコントロール信号に従
って、バス2のコントロール信号を出力する。その途中
からきたアクセス要求はレディ信号を無効にして待たせ
る。When the access request for one bus is being processed while the access request for the other bus is being processed, the control signal for the bus 2 is output according to the control signal for the bus for which the previous access request was made. An access request coming from the middle of the process invalidates the ready signal and waits.
【0055】先のアクセス要求が終了と同時に、待たせ
ていたバスのコントロール信号に従って、バス2のコン
トロール信号を出力する。Simultaneously with the end of the previous access request, the control signal of the bus 2 is output according to the control signal of the bus which has been kept waiting.
【0056】図3は、バス4からのリードアクセス中に
バス3からのライトアクセスが発生した場合の例を示
す。バス3からのアクセス要求は先のバス4からの要求
が終了するまで待たされ、バス4のアクセスが終えた
後、初めてアクセスが開始される。FIG. 3 shows an example in which a write access from the bus 3 occurs during a read access from the bus 4. The access request from the bus 3 is made to wait until the request from the previous bus 4 is completed, and the access is started only after the access to the bus 4 is completed.
【0057】両方のバスのアクセス要求がほぼ同時に
あった場合 予め決められてある優先順位(例えば、バス3>バス
4)によって、バス3のコントロール信号に従って、バ
ス2にコントロール信号を出力する。その間、バス4の
アクセス要求はレディ信号を無効にして待たせる。When access requests of both buses are made almost at the same time, the control signal is output to the bus 2 according to the control signal of the bus 3 according to a predetermined priority order (for example, bus 3> bus 4). Meanwhile, the access request of the bus 4 makes the ready signal invalid and waits.
【0058】先のアクセス要求が終了と同時に、待たせ
ていたバス4のコントロール信号に従って、バス2のコ
ントロール信号を出力する。Simultaneously with the end of the previous access request, the control signal of the bus 2 is output according to the control signal of the bus 4 which has been kept waiting.
【0059】図4はバス3からのリードアクセスとほぼ
同時にバス4からのライトアクセスが発生した場合の例
を示す図である。バス3がバス4に対して優先するよう
設定されているため、バス4からのアクセスは待たさ
れ、バス3からのアクセスが終了して初めて開始され
る。FIG. 4 is a diagram showing an example in which a read access from the bus 3 and a write access from the bus 4 occur almost at the same time. Since the bus 3 is set to have priority over the bus 4, the access from the bus 4 is delayed, and is started only after the access from the bus 3 is completed.
【0060】共有メモリシステムを組む場合、その運用
において各バスの共有メモリをアクセスする頻度から算
出される平均アクセス速度の合計が、共有メモリの最大
能力の範囲内に設計されるべきである。例えば、本実施
例の16ビット幅の共有メモリブロックを200nsサ
イクルで設計すれば、その最大能力は(但し、リフレッ
シュサイクルを考慮しない) 1/200ns×2B(バイト)=10MB/s 本実施例の3本のバス(1,3,4)の共有メモリの平
均アクセス速度の合計が10MB/sを越えないことを
前提とする。また、バス3とバス4は共有メモリの前段
にバススイッチ回路を通過するためバス効率がバス1に
比べ落ちる。これらのバス効率をできるだけ落とさない
ためにも、それぞれのバスの共有メモリへの平均アクセ
ス速度の速い順に、バス1,バス3,バス4と振り分け
ることが望ましい(バススイッチ回路の優先順位が、バ
ス3がバス4に優先すると設定されている場合)。When a shared memory system is assembled, the total of average access speeds calculated from the frequency of accessing the shared memory of each bus in its operation should be designed within the maximum capacity of the shared memory. For example, if the 16-bit wide shared memory block of this embodiment is designed in 200 ns cycle, the maximum capacity is (however, the refresh cycle is not considered): 1/200 ns × 2 B (byte) = 10 MB / s It is assumed that the total average access speed of the shared memories of the three buses (1, 3, 4) does not exceed 10 MB / s. Further, the buses 3 and 4 pass through the bus switch circuit before the shared memory, so that the bus efficiency is lower than that of the bus 1. In order to prevent these bus efficiencies from dropping as much as possible, it is desirable to distribute them to bus 1, bus 3, and bus 4 in the order of average access speed to the shared memory of each bus (the priority of the bus switch circuit is 3 is set to have priority over bus 4).
【0061】以上説明してきたように、本実施例では、
バッファや簡単な調停回路で構成されるバススイッチ回
路によって、システムのバス本数が簡単に増設できると
いう効果と、バス本数を増設するために共有メモリコン
トローラIC自身を作り換えるために発生する費用、労
力も削減できるとう効果が生じる。As described above, in this embodiment,
A bus switch circuit composed of a buffer and a simple arbitration circuit makes it possible to easily increase the number of buses in the system, and the cost and labor required for rebuilding the shared memory controller IC itself in order to increase the number of buses. The effect is that it can be reduced.
【0062】[0062]
【第2実施例】第2実施例の主な目的は、第1実施例で
述べたバススイッチ回路をそのまま共有メモリコントロ
ーラとして使用することにある。Second Embodiment The main purpose of the second embodiment is to use the bus switch circuit described in the first embodiment as it is as a shared memory controller.
【0063】図5(a)は本実施例2における共有メモ
リシステムの構成を示すブロック図である。FIG. 5A is a block diagram showing the configuration of the shared memory system according to the second embodiment.
【0064】符号301はバス1である。従来例の図7
の符号501と同じく16ビットデータ幅のバスであ
る。Reference numeral 301 represents the bus 1. FIG. 7 of the conventional example
Like reference numeral 501, the bus has a 16-bit data width.
【0065】符号302はバス2である。従来例の図7
の符号502と同じく16ビットデータ幅のバスであ
る。Reference numeral 302 is the bus 2. FIG. 7 of the conventional example
Like reference numeral 502, the bus has a 16-bit data width.
【0066】符号302はバス2である。従来例の図7
の符号502と同じく16ビットデータ幅のバスであ
る。Reference numeral 302 is the bus 2. FIG. 7 of the conventional example
Like reference numeral 502, the bus has a 16-bit data width.
【0067】符号303はメモリバスである。メモリバ
スは図5(b)で示される16ビット幅のデータバスM
Dと、1Mワード空間をサポートする20ビットのアド
レスバスMAと、セレクト信号/CSと、ライトイネー
ブル信号/WEで構成されている。Reference numeral 303 is a memory bus. The memory bus is a 16-bit wide data bus M shown in FIG.
D, a 20-bit address bus MA supporting a 1M word space, a select signal / CS, and a write enable signal / WE.
【0068】符号304はSRAMで構成されたメモリ
ブロックである。1Mワードの空間を持っている。Reference numeral 304 is a memory block composed of SRAM. It has a space of 1M words.
【0069】符号305はバススイッチ回路である。バ
ス1とバス2のアクセス要求を調停して、どちらか一方
のバスのアクセス要求を選択してメモリバスにアクセス
要求を出力する。Reference numeral 305 is a bus switch circuit. The access request of the bus 1 and the bus 2 is arbitrated, the access request of one of the buses is selected, and the access request is output to the memory bus.
【0070】図5(b)はバススイッチ回路の詳細図で
ある。FIG. 5B is a detailed diagram of the bus switch circuit.
【0071】符号310は双方向トライステートバッフ
ァ1である。16個のバッファを含み、一端側にバス2
のデータバスD2(16ビット)を接続し、他端側にメ
モリバスのデータバスMD(16ビット)を接続する。
また、出力イネーブル端子を持ち、そのレベルが真(Lo
w True)のときバッファは出力状態となり、偽(High)
のときハイインピーダンス状態となる。また、ディレク
ション端子を持ち、そのレベルがHighのときデータバス
D2側からデータバスMD側の方向のバッファが選択さ
れ、そのレベルがLow のときデータバスMD側からデー
タバスD2側の方向のバッファが選択される。この端子
にはバス2のリード信号/RD2を接続する。Reference numeral 310 is a bidirectional tri-state buffer 1. Includes 16 buffers, bus 2 at one end
Data bus D2 (16 bits) is connected to the other end, and the data bus MD (16 bits) of the memory bus is connected to the other end side.
It also has an output enable pin and its level is true (Lo
w True), the buffer is in output state, false (High)
At high impedance state. Further, it has a direction terminal, and when the level is High, the buffer in the direction from the data bus D2 side to the data bus MD side is selected, and when the level is Low, the buffer in the direction from the data bus MD side to the data bus D2 side is selected. To be selected. The read signal / RD2 of the bus 2 is connected to this terminal.
【0072】符号311は双方向トライステートバッフ
ァ2である。16個のバッファを含み、一端側にバス1
のデータバスD1(16ビット)を接続し、他端側にメ
モリバスのデータバスMD(16ビット)を接続する。
また、出力イネーブルTNSIを持ち、そのレベルが真
(Low True)のときバッファは出力状態となり、偽(Hi
gh)のときハイインピーダンス状態となる。また、ディ
レクション端子を持ち、そのレベルがHighのときデータ
バスD1側からデータバスMD側の方向のバッファが選
択され、そのレベルがLow のときデータバスMD側から
データバスD1側の方向のバッファが選択される。この
端子にはバス1のリード信号/RD1を接続する。Reference numeral 311 denotes the bidirectional tristate buffer 2. Includes 16 buffers, bus 1 at one end
Data bus D1 (16 bits) is connected to the other end, and the data bus MD (16 bits) of the memory bus is connected to the other end side.
Also, it has an output enable TNSI, and when the level is true (Low True), the buffer is in the output state and false (Hi
gh), it becomes a high impedance state. Further, it has a direction terminal, and when the level is High, the buffer in the direction from the data bus D1 side to the data bus MD side is selected, and when the level is Low, the buffer in the direction from the data bus MD side to the data bus D1 side is selected. To be selected. The read signal / RD1 of the bus 1 is connected to this terminal.
【0073】符号312はトライステートバッファ1で
ある。20個のバッファを含み、入力側にバス2のアド
レスバスA2(20ビット)を接続し、出力側にメモリ
バスのアドレスバスMA(20ビット)を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真(Low
True)のときバッファは出力状態となり、偽(High)の
ときハイインピーダンス状態となる。Reference numeral 312 is the tri-state buffer 1. It includes 20 buffers, the address bus A2 (20 bits) of the bus 2 is connected to the input side, and the address bus MA (20 bits) of the memory bus is connected to the output side. It also has an output enable pin and its level is true (Low
The buffer is in the output state when True) and in the high impedance state when False (High).
【0074】符号313はトライステートバッファ2で
ある。20個のバッファを含み、入力側にバス1のアド
レスバスA1(20ビット)を接続し、出力側にメモリ
バスのアドレスバスMA(20ビット)を接続する。ま
た、出力イネーブル端子を持ち、そのレベルが真(Low
True)のときバッファは出力状態となり、偽(High)の
ときハイインピーダンス状態となる。Reference numeral 313 is the tri-state buffer 2. It includes 20 buffers, the address bus A1 (20 bits) of the bus 1 is connected to the input side, and the address bus MA (20 bits) of the memory bus is connected to the output side. It also has an output enable pin and its level is true (Low
The buffer is in the output state when True) and in the high impedance state when False (High).
【0075】符号314はアクセス調停を行うPLDで
ある。PLD314としてはAMD社PALCE22V
10TMまたはLATTICE社GAL22V10TMを使
用する。Reference numeral 314 is a PLD that performs access arbitration. PLD314 is AMD PALCE22V
10 ™ or LATTICE GAL22V10 ™ is used.
【0076】PLD314は、セレクト信号(/CS
1,/CS2)とメモリリード信号(/RD1,/RD
2)とメモリライト信号(/WR1,/WR2)を入力
とし、レディ信号(RDY1,RDY2)をそれぞれの
バス側に出力する。The PLD 314 uses the select signal (/ CS
1, / CS2) and memory read signals (/ RD1, / RD
2) and memory write signals (/ WR1, / WR2) are input, and ready signals (RDY1, RDY2) are output to the respective bus sides.
【0077】また、セレクト信号(/CS)とライトイ
ネーブル信号(/WE)をメモリバスに出力する。The select signal (/ CS) and the write enable signal (/ WE) are output to the memory bus.
【0078】また、バス1のバスセレクト信号/SEL
1と、バス2のバスセレクト信号/SEL2を出力し、
それぞれ/SEL1は双方向トライステートバッファ2
とトライステートバッファ2の出力イネーブル端子へ、
/SEL2は双方向トライステートバッファ1とトライ
ステートバッファ12の出力イネーブル端子へ接続され
ている。In addition, the bus select signal / SEL of bus 1
1 and the bus select signal / SEL2 of the bus 2 are output,
Each / SEL1 is bidirectional tristate buffer 2
And to the output enable terminal of the tri-state buffer 2,
/ SEL2 is connected to the output enable terminals of the bidirectional tristate buffer 1 and the tristate buffer 12.
【0079】PLD314は、バス1またはバス2のセ
レクト信号とメモリリード信号の論理積、またはセレク
ト信号とメモリライト信号の論理積の何れかが真となっ
たとき、そのバスからのメモリアクセス要求があったと
みなす。このアクセス要求を調停してSRAMブロック
をアクセスする。The PLD 314 issues a memory access request from the bus when the logical product of the select signal and the memory read signal of the bus 1 or 2 or the logical product of the select signal and the memory write signal becomes true. I think it was. This access request is arbitrated to access the SRAM block.
【0080】図6はPLD内部の論理式である(データ
I/O社ABELTMで記述)。FIG. 6 shows a logical expression inside the PLD (described by ABEL ™ of Data I / O Company).
【0081】図中、の部分はピンアサインを記述して
いる。次にこれを解説する。 ピン番号 信号名 入出力 機能 ─────────────────────────────────── 1 CLK 入力 動作クロック信号 2 /CS1 入力 バス1のセレクト信号 3 /RD1 入力 バス1のメモリリード信号 4 /WR1 入力 バス1のメモリライト信号 5 /CS2 入力 バス2のセレクト信号 6 /RD2 入力 バス2のメモリリード信号 7 /WR2 入力 バス2のメモリライト信号 14 /SEL1 出力 バス1のバスセレクト信号 15 /SEL2 出力 バス2のバスセレクト信号 16 /CS 出力 メモリセレクト信号 18 /WE 出力 ライトイネーブル信号 19 RDY 出力 レディタイミング信号 20 RDY1 出力 バス1のレディ信号 21 RDY2 出力 バス2のレディ信号 22 LCMD1 出力 バス1のアクセス要求検知 23 LCMD2 出力 バス2のアクセス要求検知 式はLCMD1出力を記述しており、バス1のアクセ
ス要求を検知してその結果を動作クロックでラッチして
いる。In the figure, the part of is described the pin assignment. This will be explained next. Pin number Signal name I / O function ─────────────────────────────────── 1 CLK Input operation clock signal 2 / CS1 input bus 1 select signal 3 / RD1 input bus 1 memory read signal 4 / WR1 input bus 1 memory write signal 5 / CS2 input bus 2 select signal 6 / RD2 input bus 2 memory read signal 7 / WR2 input Memory write signal for bus 2 / SEL1 output Bus select signal for bus 1 15 / SEL2 output Bus select signal for bus 2 16 / CS output Memory select signal 18 / WE output write enable signal 19 RDY output ready timing signal 20 RDY1 output bus 1 Ready signal 21 RDY2 Output Bus 2 ready signal 22 LCMD1 Output Bus 1 activity Access request detection 23 LCMD2 output The bus 2 access request detection formula describes the LCMD1 output. The access request of bus 1 is detected and the result is latched by the operation clock.
【0082】式はLCMD2出力を記述しており、バ
ス2のアクセス要求を検知してその結果を動作クロック
でラッチしている。The expression describes the LCMD2 output, detects the access request of the bus 2, and latches the result with the operation clock.
【0083】式は/SEL1出力を記述しており、/
SEL1か/SEL2何れも偽であるときLCMD1が
真で真値となる。自身が真であるときバス1からのアク
セス要求がなくなると偽値となる。The expression describes the / SEL1 output, and
When either SEL1 or / SEL2 is false, LCMD1 is true and has a true value. It becomes a false value when there is no access request from the bus 1 when it is true.
【0084】式は/SEL2出力を記述しており、/
SEL1か/SEL2何れも偽であるときLCMD2が
真で真値となる。しかし、同一動作クロック周期内でL
CMD1も真となった場合にかぎりLCMD2が真でも
偽値となる。すなわち競合時は/SEL2より/SEL
1の方が優先度を高く設計している。自身が真であると
きバス2からのアクセス要求がなくなると偽値となる。The expression describes the / SEL2 output, and
When either SEL1 or / SEL2 is false, LCMD2 is true and has a true value. However, within the same operation clock cycle,
Only when CMD1 also becomes true, becomes false even if LCMD2 is true. That is, / SEL2 rather than / SEL during competition
1 is designed with a higher priority. It becomes a false value when there is no access request from the bus 2 when it is true.
【0085】式は/CS出力を記述しており、/CS
1か/CS2のいずれかが真ならば真値となる は/WE出力を記述しており、セレクト信号が有効に
なったバス側のメモリライト信号が真で真値となる。真
値をとるタイミングをセレクト信号より1クロック遅ら
せている。The expression describes the / CS output, and / CS
It is true if either 1 or / CS2 is true. The / WE output is described, and the memory write signal on the bus side where the select signal is valid is true and true. The timing of taking the true value is delayed by one clock from the select signal.
【0086】式はRDY出力を記述しており、セレク
ト信号の何れかが真で真値となる。真値をとるタイミン
グをセレクト信号の何れかが真をとるタイミングより1
クロック遅らせている。The expression describes the RDY output, and one of the select signals is true and has a true value. The timing of taking a true value is 1 from the timing of taking any of the select signals true.
The clock is delayed.
【0087】式はRDY1出力を記述しており、バス
1のセレクト信号が有効な時にRDY信号の値をそのま
ま出力する。The expression describes the RDY1 output, and when the select signal of the bus 1 is valid, the value of the RDY signal is output as it is.
【0088】(10)式はRDY出力を記述しており、
バス2のセレクト信号が有効な時にRDY信号の値をそ
のまま出力する。Equation (10) describes the RDY output,
When the select signal on the bus 2 is valid, the value of the RDY signal is output as it is.
【0089】図9及び図10はPLD314の動作を説
明するタイミングチャートである。図9はバス1側から
単独でメモリリードアクセスがあった場合である。図1
0はバス1側から単独でメモリライトアクセスがあった
場合である。9 and 10 are timing charts for explaining the operation of PLD 314. FIG. 9 shows a case where a memory read access is independently made from the bus 1 side. Figure 1
0 indicates a case where a memory write access is independently made from the bus 1 side.
【0090】なお、動作クロックの周期はなるべく速い
方が競合処理の遅れが少なくて済む。一方、動作クロッ
クの周期はレディ信号やライトイネーブル等のタイミン
グに影響がでるので、使用するSRAMの要求タイミン
グが許す限り速いクロックを使用する事が望ましい。It should be noted that if the cycle of the operation clock is as fast as possible, the delay of the conflict processing will be small. On the other hand, since the cycle of the operation clock influences the timing of the ready signal, write enable, etc., it is desirable to use a clock as fast as the required timing of the SRAM used.
【0091】システムに合ったスペックのメモリ(アク
セス速度や容量)に対応して信号やタイミングに作り替
える事が、PLDならば容易である。With a PLD, it is easy to change the signal and timing to correspond to the memory (access speed and capacity) of the specifications suitable for the system.
【0092】第2実施例では、メモリにSRAMを使用
したがDRAMを使用した場合においても市販のDRA
Mコントローラを追加して対応がとれる。この時も、調
停回路がPLDであればDRAMコントローラに合わせ
た信号出力をするように作り直す事が容易である。In the second embodiment, the SRAM is used as the memory, but even if the DRAM is used, the commercially available DRA is used.
It can be handled by adding an M controller. Also at this time, if the arbitration circuit is a PLD, it is easy to remake it so as to output a signal according to the DRAM controller.
【0093】以上説明してきたように本実施例では、バ
ッファや簡単な調停回路で構成されるバススイッチ回路
によって、共有メモリシステムが簡単にくむ事が可能と
なる効果と、共有メモリシステム専用の共有メモリコン
トローラICを作成するために発生する費用、労力も削
減できるという効果が生じる。As described above, in the present embodiment, the shared memory system can be easily created by the bus switch circuit composed of the buffer and the simple arbitration circuit, and the shared memory system dedicated sharing can be achieved. There is an effect that costs and labor required for producing the memory controller IC can be reduced.
【0094】また、調停回路にPLDを使用する事によ
って、使用するメモリのスペックに合わせた調停回路を
容易に組み直すことが可能となるので、共有メモリシス
テム構築の柔軟性が上がるという効果が生じる。Further, by using the PLD for the arbitration circuit, the arbitration circuit according to the specifications of the memory to be used can be easily reassembled, so that the flexibility of constructing the shared memory system is increased.
【0095】尚、本発明は、複数の機器から構成される
システムに適用しても1つの機器から成る装置に適用し
ても良い。The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device.
【0096】[0096]
【発明の効果】上記説明したように、本発明にかかるバ
ススイッチ回路は、簡単な回路でバス本数の増減に対応
でき、また、バスの接続先の仕様が変更されても簡単に
対処できるという効果がある。As described above, the bus switch circuit according to the present invention can cope with an increase or decrease in the number of buses with a simple circuit, and can easily cope with a change in the specification of the connection destination of the bus. effective.
【0097】[0097]
【図1】本発明を実施する第1実施例のシステムの概略
を表すブロック図である。FIG. 1 is a block diagram showing an outline of a system of a first embodiment for carrying out the present invention.
【図2】第1実施例のアクセス調停部の動作を表すタイ
ミングチャートである。FIG. 2 is a timing chart showing the operation of the access arbitration unit of the first embodiment.
【図3】第1実施例のアクセス調停部の動作を表すタイ
ミングチャートである。FIG. 3 is a timing chart showing the operation of the access arbitration unit of the first embodiment.
【図4】第1実施例のアクセス調停部の動作を表すタイ
ミングチャートである。FIG. 4 is a timing chart showing the operation of the access arbitration unit of the first embodiment.
【図5】本発明を実施する第2実施例のシステムの概略
を表すブロック図である。FIG. 5 is a block diagram showing an outline of a system of a second embodiment for carrying out the present invention.
【図6】第2実施例のアクセス調停部のPLDの論理を
表わした図である。FIG. 6 is a diagram showing the logic of a PLD of an access arbitration unit of the second embodiment.
【図7】従来例のシステムの概略を表すブロック図であ
る。FIG. 7 is a block diagram showing an outline of a conventional system.
【図8】従来例の共有メモリコントローラの動作を表す
タイミングチャートである。FIG. 8 is a timing chart showing the operation of a conventional shared memory controller.
【図9】第2実施例のアクセス調停部の動作を表すタイ
ミングチャートである。FIG. 9 is a timing chart showing the operation of the access arbitration unit of the second embodiment.
【図10】第2実施例のアクセス調停部の動作を表すタ
イミングチャートである。FIG. 10 is a timing chart showing the operation of the access arbitration unit of the second embodiment.
101,102,103,104 バス、 105 メモリバス、 106 バススイッチ回路、 107 共有メモリコントローラ、 108 DRAMである。 101, 102, 103, 104 bus, 105 memory bus, 106 bus switch circuit, 107 shared memory controller, 108 DRAM.
Claims (5)
第1のバスと、少なくとも1つのバスマスタを接続する
第2のバスと、第3のバスとを持つシステムにおいて、 第1のバスのデータ信号を一端に接続して、かつ第3の
バスのデータ信号を他端に接続する第1の双方向トライ
ステートバッファと、 第2のバスのデータ信号を一端に接続して、かつ第3の
バスのデータ信号を他端に接続する第2の双方向トライ
ステートバッファと、 第1のバスのアドレス信号を入力端に接続して、かつ第
3のバスのアドレス信号を出力端に接続する第1のトラ
イステートバッファと、 第2のバスのアドレス信号を入力端に接続して、かつ第
3のバスのアドレス信号を出力端に接続する第2のトラ
イステートバッファと、 第1のバスのコントロール信号と第2のバスのコントロ
ール信号を入力し、該コントロール信号に基づいて、前
記第3のバスへのコントロール信号と、前記第1及び第
2の双方向トライステートバッファへの出力イネーブル
信号と、前記第1及び第2のトライステートバッファへ
の出力イネーブル信号と、第1及び第2のバスへのそれ
ぞれのレディ信号とを出力する調停回路と、を備えるこ
とを特徴とするバススイッチ回路。1. In a system having a first bus connecting at least one bus master, a second bus connecting at least one bus master, and a third bus, a data signal of the first bus is once And a data signal of the third bus connected to the first bidirectional tri-state buffer and a data signal of the second bus connected to one end of the third bus A second bidirectional tri-state buffer for connecting a signal to the other end, and a first tri-state for connecting an address signal of the first bus to the input end and an address signal of the third bus to the output end A state buffer; a second tri-state buffer that connects the address signal of the second bus to the input end; and an address signal of the third bus to the output end; and a control signal for the first bus A control signal for the second bus is input, and based on the control signal, the control signal for the third bus, the output enable signal for the first and second bidirectional tristate buffers, and the first signal And a arbitration circuit that outputs an output enable signal to the second tri-state buffer and a ready signal to each of the first and second buses.
e Logic Device)を用いることを特徴とする請求項1項
記載のバススイッチ回路。2. A PLD (Programabl) is used as the arbitration circuit.
An e Logic Device) is used, and the bus switch circuit according to claim 1.
のいずれか1本のバスと第3のバスとを接続して、前記
第1のバスと前記第2のバスを含む(N+1)本のバス
を制御するバススイッチ回路を新たに構成することを特
徴とする請求項1項記載のバススイッチ回路。3. A bus switch circuit for controlling N buses, wherein any one bus is connected to a third bus, and (N + 1) buses including the first bus and the second bus are connected. 2. The bus switch circuit according to claim 1, further comprising a bus switch circuit for controlling the bus.
のバスを制御する共有メモリシステムを構成することを
特徴とする請求項1項記載のバススイッチ回路。4. The bus switch circuit according to claim 1, wherein a memory is connected to the third bus to form a shared memory system for controlling two buses.
前記第2のバスに対する所定の優先度を有し、該優先度
に基づいて優先度の高いバスを先にレディとし、優先度
の低いバスを優先度の高いバスの後でレディとすること
を特徴とする請求項1記載のバススイッチ回路。5. The arbitration circuit has a predetermined priority with respect to the first bus or the second bus, and based on the priority, a bus having a higher priority is made ready first, 2. The bus switch circuit according to claim 1, wherein the low bus is made ready after the high priority bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27802793A JPH07129500A (en) | 1993-11-08 | 1993-11-08 | Bus switch circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP27802793A JPH07129500A (en) | 1993-11-08 | 1993-11-08 | Bus switch circuit |
Publications (1)
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JPH07129500A true JPH07129500A (en) | 1995-05-19 |
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JP27802793A Withdrawn JPH07129500A (en) | 1993-11-08 | 1993-11-08 | Bus switch circuit |
Country Status (1)
Country | Link |
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JP (1) | JPH07129500A (en) |
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