JPH01228035A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　（第３〜７図）発明が解決しよ
うとする問題点 問題点を解決するための手段 作用 実施例 本願発明の一実施例（第１．２図） 発明の効果 〔概　要〕 階層化されたメモリ系を有するデータ処理装置に関し、 外部キャッシュへのアクセス競合を回避し、しかも、階
層化された各メモリ内容の一貫性問題を解決しながらシ
ステム性能の向上を図ることを目的とし、 階層化された複数のメモリで一つの系を構成し、最下層
のメモリの内容を逐次最上層のメモリへと転送し、最上
層のメモリの内容を各種処理の結果で書き換え、書き換
えられた内容を最下層のメモリに反映させるメモリ系と
、他系からのデータ入力を検知する検知手段と、前記他
系からのデータの入力があったとき、最下層のメモリを
除く各メモリの内容に該データ入力を反映させて、最下
層のメモリと各メモリの内容の一致をとる一致手段と、
を備えて構成している。

〔産業上の利用分野〕

本発明は、階層化されたメモリ系を有するデータ処理装
置に関し、特に、外部キャッシュへのアクセス競合を回
避するとともに、内部キヤ・７シユ、外部キャッシュお
よび主記憶を含むメモリ系の一貫性問題の解決を意図し
たデータ処理装置に関する。

近時、半導体技術の向上によるＬＳＩの高集積化に伴っ
て、マイクロプロセッサ等の比較的に小型のデータ処理
装置にも高度な各種制御技術が採用されるに至り、−段
と高速化、高性能化が進みつつある。各種制御技術のな
かでもバッファリングは、主記憶のアクセス時間の制約
を受けないといった特長から、高速化を目ざすデータ処
理装置に広く使用されており、近年ではマイクロプロセ
ッサにも内ｊ武されるようになってきた。

バッファリングは、マイクロプロセッサ等のデータ処理
装置（以下、ＣＰ　Ｕという）内部にキャッシュと呼ば
れるメモリを設け、このキャッシュ内に、主記憶から取
り出した命令もしくはデータを一時的に記憶し、それ以
後のその命令もしくはデータへのアクセスを高速化して
命令実行速度の向上に大きく寄与している。

とごろで、上記キャッシュの容量が大きい程、必要とす
る命令もしくはデータがキャッシュに存在する割合が高
まり、いわゆるキャッシュヒント率が改善されるが、キ
ャッシュ容量は、当該ＣＰ（）の集積度からおのずと限
界がある。因に、一般的なマイクロプロセッサの内部の
キャッシュ容量は９にハイドにとどまっている。

そこで、ＣＰＵと主記憶の間に大容量の別のキャッシュ
を設けるといった、キャッシュの階層化が行われている
。以下、ＣＰ口内部のキャッシュを内部キャッシュとい
い、ＣＰｔＪ外部のキャッシュを外部キャッシュという
。

〔従来の技術〕

第３図は、主記憶、外部キャッシュ、内部キャッシュの
順に階層化されたデータ処理装置のメモリ系を示す図で
ある。同図において、主記憶の内容は比較的大きなブロ
ック単位で外部キャッシュに取り込まれ、さらに、所定
のブロック単位で外部キャッシュから内部キャッシュへ
と取り込まれる。ＣＰＵは、内部キャッシュの内容を逐
次フェッチして実行し、実行結果に従って必要に応じて
内部キャッシュの内容を更新する。そして、更新された
内部キャッシュの内容に従って、外部キャッシュおよび
主記憶の内容を同時に更新するいわゆるストアスルーを
行ったり、あるいは、内部キャッシュにキヤノンユミス
（必要とする内容が内部キャッシュに存在しない）が発
生した時点で、外部キャッシュを更新し、また、外部キ
ャッシュにキャッシュミスが発生した時点で、主記憶を
更新するいわゆるスト７パソクを行ったりして、メモリ
系の内容の一貫性を保証している。

ところで、主記憶へのアクセスは、上述の内・外部キャ
ッシュを介して行われる場合のほかに、例えば、第４図
に示すようにＤ　Ｍ　Ａ　Ｃ（Ｄｉｒｅｃｔ　Ｍｅｍｏ
ｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｅｒ）を介して直
接行われる場合がある。この場合、ＤＭＡＣによゲでＭ
き込みが行われた主記憶の内容が、既に上述の内・外部
キャッシュにバッファリングされていたときは、内・外
部キャッシュと主記憶の内容が一致しなくなるといった
いわゆる一貫性問題が発生ずる。

このため、第５図に示すように、ＤＭＡＣから主記憶に
書き込みが発生したとき、書き込みデータのアドレスを
モニターして、当該アドレスのテ゛−タが外部キャッシ
ュに存在する場合、外部キャッシュの内容を無効化する
いねるインバリデーションが行われるが、このインバリ
デーションは外部キャッシュのみに対して行われるのが
一般的であり、したがって、内部キャッシュと主記憶と
の一貫性問題は依然として解決されない。

また、第６図に示すように複数のＣＰＵで、一つの主記
憶を共有するいわゆるマルチプロセッサシステムにあっ
ても、インバリデーションが内部キャッシュまで遡行し
て行われないため、同様に一貫性問題が発生する。

このような理由により、従来からマルチプロセッサシス
テム等で、多層化したメモリ系を使用する場合、第７図
に示すように、外部キャッシュと主記憶を含めた記憶部
を複数のＣＰＵで共有化することが一般的な方法として
行われていた。

〔発明が解決しようとする課題〕

しかしながら、このような外部キャッシュを共有化した
ものにあっては、外部キャッシュへのアクセスが複数の
ＣＰＵ間で競合し、システムの性能が上がらないといっ
た問題点があった。特に、ＣＰｔＪＯ数が増した場合で
は、アクセス競合が頻繁に起こり、上記問題点の影響は
大きい。

本発明は、このような問題点に鑑みてなされたもので、
外部キャッシュの共有化をやめて外部キャッシュへのア
クセス競合を回避し、しかも、階層化された各メモリ内
容の一貫性問題を解決しながらシステム性能の向上を図
ることを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、階層化された
複数のメモリで一つの系を構成し、最下層のメモリの内
容を逐次最上層のメモリへと転送し、最上層のメモリの
内容を各種処理の結果で書き換え、書き換えられた内容
を最下層のメモリに反映させるメモリ系と、他系からの
データ入力を検知する検知手段と、前記他系からのデー
タの入力があったとき、最下層のメモリを除く各メモリ
の内容に該データ入力を反映させて、最下層のメモリと
各メモリの内容の一致をとる一致手段と、を備えて構成
している。

〔作　用〕

本発明では、階層化された最下層のメモリ　（主記憶）
のみが他の系と共有化され、また、他の系から最下層の
メモリへのデータ入力があった場合、階層化された各メ
モリの内容が更新される。

したがって、主記憶の上層側に位置する外部キャッシュ
が共有化されないので、アクセス競合が回避されてシス
テム性能の向上が図られ、しかも、最下層メモリの内容
が書き換えられたときは、各メモリの内容も更新される
ので、一貫性問題の解決が図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１．２図は、本発明に係るデータ処理装置の一実施例
を示す図であり、二つのＣＰＵで主記憶を共有するマル
チプロセッサシステムに適用した例である。

まず、第１図に示す本実施例の基本的な構成図に従って
説明する。

本実施例では、第１のＣＰＵＩに内蔵された第１の内部
キャッシュ２と、ＣＰＵＩの外部に設けられ、第１のチ
ップバス３を介して第１の内部キャッシュ２に接続され
た第１の外部キャッシュ４と、システムバス５を介して
第１の外部キャッシュ４に接続された主記憶６と、から
なる第１のメモリ系７を備え、また、第１のメモリ系７
の主記憶６は第２のメモリ系８と共有されており、第２
のメモリ系８は、上記主記憶６と、システムバス５を介
して主記憶６に接続された第２の外部キャッシュ９と、
第２のＣＰＵｌ０に内蔵された第１の内部キャッシュ１
１と、を備えている。なお、第１の内部キャッシュ１１
および第２の外部キャッシュ９間は、第２のチップバス
１２で接続されている。

すなわち、上記主記憶６、第１の外部キャッシュ４、第
１の内部キャッシュ２は階層化されており、これらの複
数のメモリで一つの系（第１のメモリ系７）を構成して
いる。また、第１の内部キャッシュ２は最上層のメモリ
として機能し、主記憶６は最下層のメモリとして機能す
るとともに、主記憶６は他の系としての第２のメモリ系
８と共有関係にある。

主記憶６の内容は、システムバス５を介して所定のブロ
ック単位で第１の外部キヤ・７シユ４に転送され、また
、第１の外部キャッシュ４の内容は、第１のチップバス
３を介して上記ブロック単位よりも小さなブロック単位
で第１の内部キャッシュ２に転送される。そして、第１
の内部キャッシュ２の内容はＣＰＬｌｌによりフェッチ
され、各種処理を施された後、例えば内容の更新が行わ
れる。

更新された第１の内部キャッシュ２の内容は、前述のス
トアスルーやストアパック、あるいはこれらと類似の方
法によって第１の外部キャッシュ４および主記憶６に反
映され、第１の外部キャッシュ４および主記憶６の該当
する内容が書き換えられて第１の内部キャッシュ２、第
１の外部キャッシュ４、主記憶６の内容の一貫性が保た
れるようになっている。

ところで、第２のメモリ系８の第２の外部キャッシュ９
から上記ｉｆｆ　６へデータの３き込みが発生した場合
、この書き込まれた領域が既に第１の外部キャッシュ４
や第１の内部キャッシュ２にバッファリングされていた
とすると、この場合、一貫性が保たれない。

そごで本実施例では、第１の外部キャッシュ４に検知手
段とし′Ｃの機能を持たせるとともに、第１の外部キヤ
・７ンユ４および第１の内部キヤ・ッシュ２の双方に−
ｎ丁４段としての機能を持たせている。

すなわち、第１の外部キャッシュ４はシステムハス５を
モニタし、このシステムハス５を介して他の系から主記
憶６への書き込みが行われた場合は、これを検知して第
１の外部キャッシュ４の該当する内容をインバリデーシ
ョンし、さらにインバリデーションを行ったことを第１
の内部キヤ。

シュ２に通知する。第１の内部キャッシュ２はこの通知
に従って内容を点検し、該当する内容が存在する場合に
はその内容をインバリデーションする。その後、ＣＰＵ
Ｉによって第１の内部キャッシュ２に対するフェッチが
行われると、当然のことながら、キャッジユングミス（
ミスヒツト）が発生し、該当する内容が主記憶６から順
次第１の外部キャッシュ４および第１の内部キャッシュ
２へと転送され、その結果、第１の内部キャッシュ２、
第１の外部キャッシュ４、主記憶６の内容が一致する。

このように、他の系から主記憶６へのデータの書き込み
が発生した場合には、階層化された最下層のメモリ　（
主記憶６）を除く、第１の外部キャッシュ４、第１の内
部キャッシュ２の内容に上記データを反映させることが
でき、最下層のメモリと各メモリの内容との一致をとっ
て一貫性を保証することができる。したがって、第１の
外部キャッシュ４は、その系の専用とすることができる
ので、この第１の外部キャッシュ４へのアクセス競合を
回避することができ、システム性能の向上を図ることが
できる。

第２図は本実施例の具体的な構成を示す図であり、主記
憶を除く一つのメモリ系を具体的に示す図である。

第２図において、２０はデータプロセッサ等のＣＰ　Ｕ
、２１は外部キャッシュ部であり、これらＣＰｔＪ２０
および外部キャッシュ部２１の間は、チップハス２２で
接続されている。なお、チップハス２２は後述のシステ
ムハス２３と同様に、各種制御信号を伝達するコントロ
ールハス、アドレス信号を伝達するアドレスバス、デー
タを伝達するデータバスを有している。

ＣＩ）Ｕ３Ｏは、命令制御ユニット２０ａ、実行ユニッ
ト２０　ｂ、内部キャッシュ２０ｃ、内部キャッシュ制
御ユニット２０　ｄおよびチップバス制御ユニット２０
ｃを含んで構成され、各構成部の間は、図中点線で示す
コントロール線および大実線で示すアドレス／データ線
で接続されている。

命令制御ユニソｌ−２０３は、図示しない命令キューお
よび命令デコーダを含み、内部キャッシュ２０Ｃから命
令コードをフェッチして命令キューに入れ、命令コード
を命令デコーダに供給してデコードし、デコード結果を
実行ユニット２０ｂに通知する。なお、命令制御ユニッ
ト２０ａは、命令の流れを制御する。

実行ユニット２０ｂは図示しない論理演算ユニットやレ
ジスタ群を含み、命令制御ユニット２０ａからの通知に
従って、データ転送、論理演算、算術演算などを実行す
る。なお、これらの実行は、レジスタ群に格納されたオ
ペランドや内部キャッシュ２０ｃからアクセスされたオ
ペランドに対して行われる。

内部キャッシュ２０ｃは、例えば、ストアスルー方式で
、ブロックサイズが１６バイト、２ウエイセツトアソシ
エイテイブ型、入れ替えアルゴリズムはＬ　ＲＵ　（Ｌ
ｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）で、キャッシ
ュ容量ＩＫバイトが用いられる。また、ＩＫバイトのキ
ャッシュ容量は、図示しないキャッシュＲＡＭとＴＡＧ
ＲＡＭの容量からなり、キャッシュＲＡＭは、主記憶か
ら転送されてきたデータをブロック単位で格納し、ＴＡ
ＧＲＡＭは、キャッシュＲＡＭに格納されているブロッ
クのアドレスを記憶している。

内部キャッシュ制御ユニット２０ｄは、命令制御ユニッ
ト２０　ａからの命令コード要求や、実行ユニット２０
ｂからのオペランドアクセス要求を受けると、内部キャ
ッシュ２０ｃのＴＡＧＲＡＭを検索し、アクセス対象が
キャッシュＲＡＭに存在するかくキャッシュヒント）、
否か（キャッシュミスヒツト）を調べる０例えば、キャ
ッシュＲＡＭからデータを読みだすキャッシュリードの
場合にキャッシュヒントすると、キャッシュＲＡＭから
アクセス対象が読み出され、要求元（命令制御ユニット
２０ａあるいは実行ユニット２０ｂ）に送られる。

また、キャッシュミスすると、後述の外部キャッシュ部
２１からアクセス対象を含むブロックを読み込み、いわ
ゆるムーブインを行う、このムーブインは、ブロック単
位（すわなち、本実施例では１６バイト）で行われ、具
体的には、内部キャッシュ制御ユニット２０　ｄからの
ムーブイン要求の制御信号と内部キャッシュ２０ｃから
のムーブイン要求のブロックアドレスとがチップバス制
御ユニット２０ｅに送出されると、これに応答して外部
キャッシュ部２１からデータがムーブインされ、ムーブ
インされたデータは、チップバス制御ユニット２０ｅか
らアドレス／データ線を介して内部キャッシュ２０Ｃに
取り込まれ、データはキャッシュＲＡＭに、データのブ
ロックアドレスは、ＴＡＧＲＡＭにそれぞれ格納される
。

なお、内部キャッシュ２０ｃは、２ウエイセツトアソシ
エイテイプ型であるから、ムーブインされたデータを２
ウエイの何れのセントに格納するかを決定しなければな
らない。この決定は、内部キャッシュ２０ｃに設けられ
た図示しないＬＲＵ制御回路が受けもち、最近アクセス
されていない方のウェイが選択されるようになっている
。そして、選択されたウェイに新たなデータが格納され
ると、それまで格納されていたデータは消去される。

一方、キャッシュＲＡＭにデータを書き込むキャッシュ
ライトの場合には、キャツシュヒツトすると、実行ユニ
ット２０ｂからの書き込みデータをキャッシュＲＡＭの
対応する部分に書き込む、なお、本実施例ではストアス
ル一方式を用いているから、上記書き込みデータはチッ
プバス制御ユニット２０ｅを介してチップバス２２上に
書き出され、後述の外部キャッシュ部２１や主記憶のデ
ータ内容の更新に使用される。

チップバス制御ユニット２０ｅは、内部キャッシュ制御
ユニット２０ｄからのムーブイン要求などのり−ド／ラ
イト要求信号および内部キャッシュ２０Ｃからのアドレ
ス信号などに従って、チップバス２２のアクセスを司る
。

また、チップバス制御ユニット２０ｅは、自分以外の何
者かがチップバス２２に対してデータの書き込みを行っ
た場合、これを検出してその旨を内部キャッシュ制御ユ
ニット２０ｄおよび内部キャッシュ２０ｃに通知する。

内部キャッシュ制御ユニット２０ｄおよび内部キャッシ
ュ２０ｃでは、この通知に基づいてＴＡＧＲＡＭを検索
し、該当するデータが存在する場合、そのデータを含む
ブロックをインバリデーシランする。なお、詳細には後
述するが、外部キャッシュ部２１に格納されたデータが
、主記憶データ変更の反映を受けてインバリデーション
された場合、外部キャッシュ部２１からチップバス２２
に疑似的にデータが書き出されるようになっている。し
たがって、チップバス２２に書き出されたアドレスを検
出することで、外部キャッシュ部２１のインバリデーシ
ョンに合わせて内部キャッシュ２Ｏｃ内のデータをもイ
ンバリデーションすることができる。

外部キャッシュ部２１は、デツプバス制御ユニット２０
ａ、外部キャッシュ制御ユニソＢｌｂ、外部キャッシュ
２１Ｃおよびシステムハス制御ユニット２１ｄを含んで
構成され、各構成部の間は、図中点線で示すコントロー
ル線および太線で示すアドレス／データ線で接続されて
いる。

チップバス制御ユニット２１ａは、外部キャッシュ制御
ユニット２１ｂからの制御信号を受けてチップバス２２
のアクセスを司り、外部キャッシュ２１Ｃ内のデータを
チップバス２２上にＳき出したり、また、ＣＰＵ２０の
チップバス制御ユニット２０ｅによってチップバス２２
上に書き出されたデータを取り込んで外部キャッシュ２
１ｃに転送する。

外部キャッシュ制御ユニット２１ｂは、チップバス制御
ユニット２１ａおよびシステムバス制御ユニット２１ｄ
に対してリード／ライト要求のための制御（８号を送出
するとともに、システムバス制御ユニ、ト２１ｄから通
知された後述のアドレスモニター信号を受け、外部キャ
ッシュ２１ｃ内に該当するデータが存在するか否かを調
べる。

外部キャッシュ２１ｃは、図示しないキャッシュＲＡ　
ＭおよびＴ　Ａ　Ｇ　ＲＡ　Ｍを含んで構成され、例え
ば、ストアスル一方式で、ブロックサイズ３２バイト、
４ウエイセソトアソシエイテイブ型のＬＲＵが用いられ
る。なお、キヤ・７シユＲＡＭおよび′Ｙ″ＡＧＲＡＭ
の容量からなるキャッシュ容量は、２５６にハイドの大
容量のものを有している。外部キャッシュ２１ｃは、シ
ステムハス制御ユニット２１ｄを介して主記憶からムー
ブインされたデータを、キャッシュＲＡＭに格納すると
ともに、該データのブロックアドレスを’Ｔ”　Ａ　Ｃ
ＲＡ　Ｍに登録する。

また、チップハス制御ユニット２１ａを介してチップバ
ス２２から取り込まれたデータを対応するキャッシュＲ
ＡＭに書き込み内容を更新する。

さらに、前記システムバス上で書き込みが行われた旨を
ＣＰＵ２０に通知することが行われる。具体的には、例
えば、チップバス制御ユニット２１ａによってチップバ
ス２２のマスク権を獲得し、チップバス２２上であたか
も書き込み動作が行われたようにチップバス２２のコン
トロールバスを操作スる。

これにより、ＣＰＵ２０のチップバス制御ユニット２０
ｅは、自己以外の何者かがチップバス２２に書き込み動
作を行ったとして、内部キャッシュ２０ｃをインバリデ
ーションすることができる。なお、外部キャッシュ２１
ｃ内のデータ内容の変更に伴って、内部キャッシュ２０
ｃにインバリデーションを通知する方法は、チップバス
２２上に疑似的な書き込み動作を起こす上述の方法の他
に、例えば、専用の信号線を介してインバリデーション
の通知を行ってもよいし、あるいは、インバリデーショ
ン専用のチップバスアクセスがあってもよい。

システムバス制御ユニット２１ｄは外部キャッシュ２１
Ｃ以外の図示しないユニットが、主記憶に対するＳき込
みを行わないか、システムバス２３のアドレスバスをモ
ニターしており、アドレスモニターの結果が、外部キャ
ッシュ２ＩＣのＴ　Ａ　Ｇ　ＲＡ　Ｍでキャッシュヒン
トした場合、外部キャッシュ２１Ｃ内の当該ブロックを
インバリデーションする。

このような構成によれば、例えば、システムバス２３に
接続された図示しない主記憶に、自系以外の他の系から
Ｖき込みが行われた場合、システムバス制？１１１ユニ
ソＢｉｄによるアドレスモニターによって外部キャッシ
ュ２ＩＣの内容が検索され、該当するブロックアドレス
が存在するとき、当該ブロックはインバリデーションさ
れる。さらに、このインバリデーションはＣＰＵ２０に
も通知され、外部キャッシュ２１Ｃの内容が検索されて
該当するブロックアドレスが存在すると、当該ブロック
もインバリデーションされる。すなわち、主記憶の内容
が変化すると、これに件って、外部キャッシュ２１Ｃお
よび内部キャッシュ２０Ｃの内容が共にインバリデーシ
ョンされ、その後、命令制御ユニソト２０ａからのフェ
ッチによって内部キャッシュ２０Ｃにキャッシュミスが
発生すると、主記憶から外部キャッシュ２１ｃおよび内
部キャッシュ２０ｃへと順次ムーブインされる。その結
果、ムーブイン完了の時点で階層化された主記憶、外部
キャッシュ２１ｃおよび内部キャッシュ２０ｃの内容の
一致が図られ、一貫性が保証される。したがって、外部
キャッシュ２１ｃを系の専用とすることができ、アクセ
ス競合を回避してシステムの高性能化を図ることができ
る。

なお、上述した外部キャッシュ２１からＣＰＵ２０への
インバリデーション通知の例は、外部キャッシュ２１ｃ
と内部キャッシュ２０ｃのブロックサイズが等しいもの
として扱ったが、実際には外部キャッシュ２１ｃと内部
キャッシュ２０ｃのブロックサイズは異なっているので
、以下に、その場合の対処例を述べる。

Ｉ　　　キ　・シェ　　　　ル ハード的あるいはソフト的な設定により外部キャッシュ
２１がＣＰＵ２０内の内部キャッシュ２０ｃのブロック
サイズを認識しているようにする方法である。そして、
この方法では、内部キャッシュ２゜Ｃのブロックサイズ
に合わせてインバリデーション通知を複数回行う０例え
ば、内部キャッシュ２０Ｃのブロックサイズが４バイト
、外部キャッシュ２１ｃのブロックサイズが１６バイト
と仮定すると、外部キャンシュ２１からＣＰＵ２０への
インバリデーション通知は４回（１６バイト７４バイト
−４回）繰り返して行われる。この場合の４回のインバ
リデーションのアドレスは、外部キャンシュ２１ｃの１
ブロツクに相当する内部キャッシュ２０ｃの４ブロツク
分のアドレスとなる。これにより、外部キャッシュ２１
ｃの１ブロツクのインバリデーションに対応して内部キ
ャッシュ２０ｃの４ブロツクのインバリデーションが行
われる。

１１−塵ＰＵ卸漕は４口とｔｉ尤汰 上記（１）とは逆に、ＣＰＵ２０が外部キャッシュ２１
ｃのブロックサイズを認識しているようにする方法であ
る。ＣＰＵ２０でのアドレスモニターは、アドレスモニ
ターのブロックサイズを考慮して、モニターされたアド
レスが含まれる外部キャッシュ２１ｃのブロックサイズ
に相当する部分のインバリデーションが行われる。なお
、ブロックサイズが外部キャッシュ２１からＣＰＵ２０
に適宜知らされる方法も、この（１？）ρ方法に含まれ
る。

このように本実施例では、外部キャッシュ２１がシステ
ムバス２３をアドレスモニターシ、主記憶への書き込み
がシステムバス２３を介して行われると、外部キャッシ
ュ２１ｃ内のブロックを検索して、該当する場合、当該
ブロックをインバリデーションするとともに、ＣＰＵ２
０ヘインバリデ一シツン通知を行い、ＣＰＵ２０はこの
通知を受けて内部キャッシュ２０ｃ内のブロックを検索
して、該当する場合、当該ブロックをインバリデージシ
ンする。

したがって、その後のムーブインにより、主記憶、外部
キャッシュ２１ｃおよび内部キャッシュ２０Ｃの内容の
一致が図られるので、階層化された各メモリ、すなわち
、主記憶、外部キャッシュ２１Ｃおよび内部キャッシュ
２０ｃの一貫性を保証できる。

さらに、外部キャッシュ２１ｃを他の系と共有しなくて
もよいので、この外部キャッシュ２１ｃへのアクセス競
合を回避することができ、マルチプロセッサシステムに
おけるシステム性能の向上を図ることができる。

〔発明の効果〕

本発明によれば、階層化された最下層のメモリ（主記憶
）のみを他の系と共有化することができ、また、他の系
から最下層のメモリへのデータ入力があった場合、階層
化された各メモリの内容を更新することができる。

したがって、主記憶の上層側に位置する外部キャッシュ
が他の系と共有化されないので、アクセス競合を回避す
ることができ、システム性能の向上を図ることができる
。

また、最下層メモリの内容が書き換えられたときは、各
メモリの内容も更新されるので、一貫性問題の解決をも
図ることができる。

【図面の簡単な説明】

第１．２図は本発明に係るデータ処理装置の一実施例を
示す図であり、 第１図はその基本的な構成を示す図、 第２図はその具体的な構成を示す図である。 第３〜７図は従来のデータ処理装置を示す図であり、 第３図はその階層化されたメモリ系を示す図、第４図は
その他系からの書き込みがあった場合の一貫性問題を説
明するための図、 第５図はその階層化されたキャッシュにおける一貫性問
題を説明するための図、 第６図はそのマルチプロセッサシステムにおける一貫性
問題を説明するための図、 第７図はその外部キャッシュを他系と共有したメモリ系
を示す図である。 ２・・・・・・第１の内部キャッシュ（最上層のメモリ
、一致手段）、 ４・・・・・・第１の外部キャッシュ（検知手段、−致
手段）、 ６・・・・・・主記憶（最下層のメモリ）、７・・・・
・・第１のメモリ系（一つの系）、８・・・・・・第２
のメモリ系（他の系）、２０・・・・・・ｃｐｕ　（最
上層のメモリ、一致手段）、２１・・・・・・外部キャ
ッシュ部（検知手段、一致手段）。 ｈ糸　　　　　　　　奸 ◆　　　　　　　　讐 ｚｅキｖ７シ／、ｌＪどｇ−ｉしたシＣ巳りＭＥ示７Ｄ
第７図

Claims (1)

1. 【特許請求の範囲】 階層化された複数のメモリで一つの系を構成し、最下層
   のメモリの内容を逐次最上層のメモリへと転送し、 最上層のメモリの内容を各種処理の結果で書き換え、 書き換えられた内容を最下層のメモリに反映させるメモ
   リ系と、 他系からのデータ入力を検知する検知手段と、前記他系
   からのデータの入力があったとき、最下層のメモリを除
   く各メモリの内容に該データ入力を反映させて、最下層
   のメモリと各メモリの内容の一致をとる一致手段と、 を備えたことを特徴とするデータ処理装置。