JPS6154547A - ３レベルの階層メモリを備えたデ−タ処理システム - Google Patents
３レベルの階層メモリを備えたデ−タ処理システムInfo
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- JPS6154547A JPS6154547A JP60104140A JP10414085A JPS6154547A JP S6154547 A JPS6154547 A JP S6154547A JP 60104140 A JP60104140 A JP 60104140A JP 10414085 A JP10414085 A JP 10414085A JP S6154547 A JPS6154547 A JP S6154547A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ、産業上の利用分野
Ｂ、開示の概要
Ｃ０従来の技術
り１発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
２０作 用
Ｇ、実施例
Ｇ１． 一般的構成の説明（第１図、第２図）Ｇ２．
メモリ・アドレス及びエントリの説明（第６図〜第６
図） Ｇ３．Ｌ２キャッシュの詳細な説明（第７図）Ｇ４．
ＷＳＩ（Ｔの詳細な説明（第８図）Ｇ５． ライン
有効ピット更新論理及びライン使用ビット更新論理の説
明 （第９図、第’ｉｏ図） ■１発明の効果 Ａ、産業上の利用分野 本発明はデータ処理システムに係り、更に詳細に説明す
れば階層メモリを備えた高性能データ処理システムのメ
モリ・アクセス時間及びメモリ・アクセス・トラヒック
を改善する。ことに係る。
メモリ・アドレス及びエントリの説明（第６図〜第６
図） Ｇ３．Ｌ２キャッシュの詳細な説明（第７図）Ｇ４．
ＷＳＩ（Ｔの詳細な説明（第８図）Ｇ５． ライン
有効ピット更新論理及びライン使用ビット更新論理の説
明 （第９図、第’ｉｏ図） ■１発明の効果 Ａ、産業上の利用分野 本発明はデータ処理システムに係り、更に詳細に説明す
れば階層メモリを備えた高性能データ処理システムのメ
モリ・アクセス時間及びメモリ・アクセス・トラヒック
を改善する。ことに係る。
Ｂ、開示の概要
本発明ハ、第１レベル（Ｌｌ）のキャッシュ、第２レベ
ル（Ｌ２）のキャッシュ及（ｊＭＥ３レベル（Ｌ３）の
メイン・メモリから成る階層メモリを備えたデータ処理
システムにおいて、Ｌ２キャッシュに保持されている各
ブロックのうち実際に使用されたラインを識別するため
のワーキング・セット履歴テーブル（ＷＳ）ＩＴ）を設
置Ｉ、Ｌ２キャッシュ中の所与のブロックがメイン・メ
モリへ戻され且つその後にこのブロックが要求される場
合、このブロックが以前にＬ２キャッシュに保持されて
いる間に使用されたラインだけをＬ２キャッシュへ転送
することにより、この種のデータ処理システムの性能を
改善するようにしたものである。
ル（Ｌ２）のキャッシュ及（ｊＭＥ３レベル（Ｌ３）の
メイン・メモリから成る階層メモリを備えたデータ処理
システムにおいて、Ｌ２キャッシュに保持されている各
ブロックのうち実際に使用されたラインを識別するため
のワーキング・セット履歴テーブル（ＷＳ）ＩＴ）を設
置Ｉ、Ｌ２キャッシュ中の所与のブロックがメイン・メ
モリへ戻され且つその後にこのブロックが要求される場
合、このブロックが以前にＬ２キャッシュに保持されて
いる間に使用されたラインだけをＬ２キャッシュへ転送
することにより、この種のデータ処理システムの性能を
改善するようにしたものである。
Ｃ０従来の技術
高性能の多重処理システムでは、複数のプロセッサが１
つの階層メモリを共有するか、又は各プロセッサがそれ
自身の階層メモリを備えている。
つの階層メモリを共有するか、又は各プロセッサがそれ
自身の階層メモリを備えている。
ここで、階層メモリとは、キャッシュと呼ばれる高速小
容量のバッファと、低速大容量のメイン・メモリを含む
ものである。キャッシュはプロセッサが最近に使用した
一部のデータを保持するにすぎないが、そのヒツト率は
非常に高（、これによりプロセッサの平均メモリ・アク
セス時間が著しく短縮されている。しかしながら、キャ
ッシュの性能は、依然としてそのサイズによって制約さ
れるのである。すなわち、メイン・メモリが比較的遠い
位置に設けられている場合は、所謂キャッシュ・ミスが
極べ僅かしか生じないとしても、プロセッサはその必要
とするデータがメイン・メモリから取出されるまで長時
間の間これを待機しなければならないからである。キャ
ッシュ・ミスを補償するだめの１つの方法は、キャッシ
ュとメイン・メモリの間に第２レベルのキャッシュを設
けることである。ＩＢＭテクニカル・ディスクロージャ
・プレテン（Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ ）、第２１巻、第６号、１９７８
年１１月発行、第２４６８頁−第２４６９頁には、第２
レベルのキャッシュが記述されている。ここで、プロセ
ッサに最も近いキャッシュは第１レベルのキャッシュ（
Ｅｌｌキャラシュン呼ばれ、Ｌ１キャッシュとメイン・
メモリの間にあるキャッシュは第２レベルのキャッシュ
（Ｌ２＋ヤッシュ）ト呼ばれる。
容量のバッファと、低速大容量のメイン・メモリを含む
ものである。キャッシュはプロセッサが最近に使用した
一部のデータを保持するにすぎないが、そのヒツト率は
非常に高（、これによりプロセッサの平均メモリ・アク
セス時間が著しく短縮されている。しかしながら、キャ
ッシュの性能は、依然としてそのサイズによって制約さ
れるのである。すなわち、メイン・メモリが比較的遠い
位置に設けられている場合は、所謂キャッシュ・ミスが
極べ僅かしか生じないとしても、プロセッサはその必要
とするデータがメイン・メモリから取出されるまで長時
間の間これを待機しなければならないからである。キャ
ッシュ・ミスを補償するだめの１つの方法は、キャッシ
ュとメイン・メモリの間に第２レベルのキャッシュを設
けることである。ＩＢＭテクニカル・ディスクロージャ
・プレテン（Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ ）、第２１巻、第６号、１９７８
年１１月発行、第２４６８頁−第２４６９頁には、第２
レベルのキャッシュが記述されている。ここで、プロセ
ッサに最も近いキャッシュは第１レベルのキャッシュ（
Ｅｌｌキャラシュン呼ばれ、Ｌ１キャッシュとメイン・
メモリの間にあるキャッシュは第２レベルのキャッシュ
（Ｌ２＋ヤッシュ）ト呼ばれる。
Ｌ２キャッシュはＬ１キャッシュよりも低速であるが、
比較的大きな容量を有する。従って、Ｌ１キャッシュ及
びＬ２キャッシュの記憶単位’Ｙそれぞれライン及びブ
ロックと呼ぶことにすれば、−１ブロツクを１ラインよ
りも相当大きく取るのが有利である。このようにすれば
、Ｌ２キャッシュのディレクトリ空間が節約できるだけ
でなく、プロセッサがメモリ位置を逐次にアクセスする
ことが非常に多いという特性を有効に活用することがで
きるからである。フル・ブロック似のＬ２キャツシュで
キャッシュ・ミスが生ずる場合、すなわちプロセッサに
よって要求されたデータを含むブロックがＬ２キャッシ
ュに置かれていない場合、メイン・メモリからＬ２キャ
ッシュへブロック転送が行われなければならない。しか
しながら、Ｌ２キャッシュにおける２つ以上のキャッシ
ュ・ミスが連続的に生ずるような場合には１．プロセッ
サは長い遅延に遭遇することになる。この種の現象は、
Ｌ２キャッシュのために選ばれた大きなブロック・サイ
ズに起因するものである。 −ブイレフ） ＩＪ窓空間
増加することなくこの種の現象に起因する遅延を最小に
するための１つの方法は、ＩＢＭシステム／６６０モデ
ル８５で使用された、セクタ型キャッシュの概念を使用
することである。この概念によれば、Ｌ２キャッシュに
おける記憶割振りは依然としてブロック単位で行われる
が、ブロックの一部（通常はキャッシュ・ミスを生ぜし
めたＬ１ライン）だけをメイン・メモリから取出して、
これをＬ２キャッシュヘロードすればよい。Ｌ１キャッ
シュに比べると、セクタ型のＬ２キャッシュはプロセッ
サで実行されているプログラムの一層大きなワーキング
・セットを保持しうることは明らかである。しかしなが
ら、プロセッサが新しいプログラム、従って新しいワー
キング・セットへ切換わる場合には、両キャッシュとも
同数のキャッシュ・ミスを生せしめることになる。セク
タ型のＬ２キャッシュはキャッシュ・ミス発生時にＬ１
キャッシュと同じ量のデータを取出すから、もしＬ２キ
ャッシュが各キャッシュ・ミスごとに１又は２ラインの
みを常に取出すように制限されていなければ、Ｌ２キャ
ッシュに新しいワーキング・セットが先にロードされる
ことがありうる。
比較的大きな容量を有する。従って、Ｌ１キャッシュ及
びＬ２キャッシュの記憶単位’Ｙそれぞれライン及びブ
ロックと呼ぶことにすれば、−１ブロツクを１ラインよ
りも相当大きく取るのが有利である。このようにすれば
、Ｌ２キャッシュのディレクトリ空間が節約できるだけ
でなく、プロセッサがメモリ位置を逐次にアクセスする
ことが非常に多いという特性を有効に活用することがで
きるからである。フル・ブロック似のＬ２キャツシュで
キャッシュ・ミスが生ずる場合、すなわちプロセッサに
よって要求されたデータを含むブロックがＬ２キャッシ
ュに置かれていない場合、メイン・メモリからＬ２キャ
ッシュへブロック転送が行われなければならない。しか
しながら、Ｌ２キャッシュにおける２つ以上のキャッシ
ュ・ミスが連続的に生ずるような場合には１．プロセッ
サは長い遅延に遭遇することになる。この種の現象は、
Ｌ２キャッシュのために選ばれた大きなブロック・サイ
ズに起因するものである。 −ブイレフ） ＩＪ窓空間
増加することなくこの種の現象に起因する遅延を最小に
するための１つの方法は、ＩＢＭシステム／６６０モデ
ル８５で使用された、セクタ型キャッシュの概念を使用
することである。この概念によれば、Ｌ２キャッシュに
おける記憶割振りは依然としてブロック単位で行われる
が、ブロックの一部（通常はキャッシュ・ミスを生ぜし
めたＬ１ライン）だけをメイン・メモリから取出して、
これをＬ２キャッシュヘロードすればよい。Ｌ１キャッ
シュに比べると、セクタ型のＬ２キャッシュはプロセッ
サで実行されているプログラムの一層大きなワーキング
・セットを保持しうることは明らかである。しかしなが
ら、プロセッサが新しいプログラム、従って新しいワー
キング・セットへ切換わる場合には、両キャッシュとも
同数のキャッシュ・ミスを生せしめることになる。セク
タ型のＬ２キャッシュはキャッシュ・ミス発生時にＬ１
キャッシュと同じ量のデータを取出すから、もしＬ２キ
ャッシュが各キャッシュ・ミスごとに１又は２ラインの
みを常に取出すように制限されていなければ、Ｌ２キャ
ッシュに新しいワーキング・セットが先にロードされる
ことがありうる。
プロセッサとメイン・メモリの間に設けられた通常のＬ
１キャッシュと比べると、Ｌ２キャッシュの構成、動作
様式及びメイン・メモリとの相互作用には、実質的な違
いはない。すなわち、Ｌ１キャッシュについて使用され
るすべての概念は、Ｌ２キャッシュにも同様に適用する
ことができるのである。メイン・メモリからＬ１キャッ
シュヘデータをロードする方法には、多（のものがある
。
１キャッシュと比べると、Ｌ２キャッシュの構成、動作
様式及びメイン・メモリとの相互作用には、実質的な違
いはない。すなわち、Ｌ１キャッシュについて使用され
るすべての概念は、Ｌ２キャッシュにも同様に適用する
ことができるのである。メイン・メモリからＬ１キャッ
シュヘデータをロードする方法には、多（のものがある
。
たとえば、米国特許第３５８８８２９号に記述された階
層メモリでは、キャッシュとメイン・メモリの間のバス
をバッファとして使用し且つインタリープ式メモリを使
用することによって、階層メモリに対する複数の取出又
は書込動作を並列に行わせるようにしている。また米国
特許第４３１７１６８号に記述されたキャッシュ・シス
テムでは、メイン・メモリからのライン取出とキャッシ
ュからの変更ラインの置換を並列に行わせるようにして
いる。これらの特許に記述されたものは、いずれも階層
メモリに対するアクセスの同時性に重きを置いている。
層メモリでは、キャッシュとメイン・メモリの間のバス
をバッファとして使用し且つインタリープ式メモリを使
用することによって、階層メモリに対する複数の取出又
は書込動作を並列に行わせるようにしている。また米国
特許第４３１７１６８号に記述されたキャッシュ・シス
テムでは、メイン・メモリからのライン取出とキャッシ
ュからの変更ラインの置換を並列に行わせるようにして
いる。これらの特許に記述されたものは、いずれも階層
メモリに対するアクセスの同時性に重きを置いている。
一方、これまでに提案されたすべてのローディング方式
は、キャッシュ・ミスが生じた場合にだけキャッシュへ
のロード火行うという意味で、デマンド式のものである
と云うことができる。たとえば、米国特許第３７３５３
６０号及び第３７７１１３７号に記述されたストア・イ
ン型のキャッシュでは、キャッシュ・ミスの発生時に任
意のラインをキャッシュへロードするとともに、変更ラ
インをその置換が必要となるまでキャッシュ中に保持さ
せるようにしている。
は、キャッシュ・ミスが生じた場合にだけキャッシュへ
のロード火行うという意味で、デマンド式のものである
と云うことができる。たとえば、米国特許第３７３５３
６０号及び第３７７１１３７号に記述されたストア・イ
ン型のキャッシュでは、キャッシュ・ミスの発生時に任
意のラインをキャッシュへロードするとともに、変更ラ
インをその置換が必要となるまでキャッシュ中に保持さ
せるようにしている。
また米国特許第４４４２４８７号に記述された多重処理
システムにおける３レベルの階層メモリでは、各プロセ
ッサは、それ自身のＬ１キャッシュ及びＬ２キャッシュ
に加えて、各レベルにおける共有キャッシュを備えてい
る。ここで強調されているのは、多重処理システムにお
ける複数のプロセッサによってデータを有効に共有する
ということである。
システムにおける３レベルの階層メモリでは、各プロセ
ッサは、それ自身のＬ１キャッシュ及びＬ２キャッシュ
に加えて、各レベルにおける共有キャッシュを備えてい
る。ここで強調されているのは、多重処理システムにお
ける複数のプロセッサによってデータを有効に共有する
ということである。
Ｄ１発明が解決しようとする問題点
前記特許のいずれにも、プロセッサがそのワーキング・
セットを構築することを助けるように、キャッシュとメ
イン・メモリの間のトラヒック乞考慮しつつ、複数のラ
インをキャッシュヘロードすることについては、全く示
されていない。
セットを構築することを助けるように、キャッシュとメ
イン・メモリの間のトラヒック乞考慮しつつ、複数のラ
インをキャッシュヘロードすることについては、全く示
されていない。
従って、本発明の目的は、３レベルの階層メモリを備え
たデータ処理システムのメモリ・アクセス時間を改善す
ることにある。
たデータ処理システムのメモリ・アクセス時間を改善す
ることにある。
本発明の他の目的は、６レベルの階層メモリＹ備えたデ
ータ処理システムにおいて、Ｌ２キャッシュに保持され
ている各ブロックのうち過去に使用されたラインを識別
するためのワーキング・セット履歴テーブルを設け、Ｌ
２キャツンユ中の所与のブロックがメイン・メモリへ戻
され且つその後にこのブロックが要求される場合、この
ブロックがＬ２キャッシュに以前に保持されている間に
使用されたラインだけをＬ２キャッシュへ転送すること
により、当該データ処理システムのメモリ・アクセス時
間を改善することにある。
ータ処理システムにおいて、Ｌ２キャッシュに保持され
ている各ブロックのうち過去に使用されたラインを識別
するためのワーキング・セット履歴テーブルを設け、Ｌ
２キャツンユ中の所与のブロックがメイン・メモリへ戻
され且つその後にこのブロックが要求される場合、この
ブロックがＬ２キャッシュに以前に保持されている間に
使用されたラインだけをＬ２キャッシュへ転送すること
により、当該データ処理システムのメモリ・アクセス時
間を改善することにある。
Ｅ１問題点を解決するための手段
本発明は、メイン・メモリからＬ２キャッシュへデータ
を取出すための巧妙な方法を提供するものである。この
概念は、各ブロック中のどのラインが過去に使用された
かを記録することに基いている。云いかえれば、所与の
ブロックをメイン・メモリに戻した後に該当するブロッ
ク・ミス（キャッシュ・ミス）が生ずる場合、このブロ
ックがＬ２キャッシュに保持されている間に使用された
ラインだｌ、−ｊ”４Ｌ２キヤツシユへ転送するのであ
る。
を取出すための巧妙な方法を提供するものである。この
概念は、各ブロック中のどのラインが過去に使用された
かを記録することに基いている。云いかえれば、所与の
ブロックをメイン・メモリに戻した後に該当するブロッ
ク・ミス（キャッシュ・ミス）が生ずる場合、このブロ
ックがＬ２キャッシュに保持されている間に使用された
ラインだｌ、−ｊ”４Ｌ２キヤツシユへ転送するのであ
る。
この概念を実現するだめ、セクタ型のＬ２キャッシュに
関連してワーキング・セット履歴テーブル（ＷＳＨＴ）
が設けられる。Ｌ２キャッシュの編成及び動作は、ＷＳ
ＨＴとのインタフェースを除けば、通常のセクタ型キャ
ッシュと同じである。
関連してワーキング・セット履歴テーブル（ＷＳＨＴ）
が設けられる。Ｌ２キャッシュの編成及び動作は、ＷＳ
ＨＴとのインタフェースを除けば、通常のセクタ型キャ
ッシュと同じである。
ＷＳＨＴの構成は、Ｌ２キャッシュのディレクトリと同
様であるが、それより大きいサイズを有する。ＷＳＨＴ
はプロセッサによって最近に使用されたブロックの識別
子を保持し、また各ブロック中のラインごとに使用ビッ
トを保持する。ＷＳＨＴは有限のテーブルであるから、
Ｌ ＲＵ （ＬｅａｓｔＲｅｃｅｎｔｌｙ Ｕｓｅｄ
） アルゴリズムに従った置換を行うことが必要であ
る。Ｌ２キャッシュに対するアクセス要求のアドレスは
、アクセスされたブロック中の使用ラインを更新するた
めに、ＷＳＩ−ＩＴにも並列に送られる。Ｌ２キャッシ
ュでブロック・ミスが生ずる場合、もしそのブロック識
別子がＷＳＨＴ中で検出されるならば、当該ブロックの
うち使用ビットがオンとなっている任意のラインがメイ
ン・メモリからＬ２キャッシュヘロードされる。
様であるが、それより大きいサイズを有する。ＷＳＨＴ
はプロセッサによって最近に使用されたブロックの識別
子を保持し、また各ブロック中のラインごとに使用ビッ
トを保持する。ＷＳＨＴは有限のテーブルであるから、
Ｌ ＲＵ （ＬｅａｓｔＲｅｃｅｎｔｌｙ Ｕｓｅｄ
） アルゴリズムに従った置換を行うことが必要であ
る。Ｌ２キャッシュに対するアクセス要求のアドレスは
、アクセスされたブロック中の使用ラインを更新するた
めに、ＷＳＩ−ＩＴにも並列に送られる。Ｌ２キャッシ
ュでブロック・ミスが生ずる場合、もしそのブロック識
別子がＷＳＨＴ中で検出されるならば、当該ブロックの
うち使用ビットがオンとなっている任意のラインがメイ
ン・メモリからＬ２キャッシュヘロードされる。
さもなければ、ブロック識別子がＷＳＨＴに書込まれ、
そしてブロック・ミスを生せしめたラインタＩｔｆがＬ
２キャッシュヘロードされる。
そしてブロック・ミスを生せしめたラインタＩｔｆがＬ
２キャッシュヘロードされる。
２１作用
本発明はセクタ型のＬ２キャッシュに基礎を置いている
。Ｌ２キャッシュでブロック・ミスが生ずる場合、この
ブロックがＬ２キャッシュに保持されている間の過去の
使用状況に従って、当該ブロック中のラインがメイン・
メモリから取出される。プロセッサで実行中のプログラ
ムはメモリ・セグメントにおける１組の位置を反復的に
使用する傾向があるから、本発明によれば、ブロック・
ミスが生じた際にプロセッサが将来使用するであろう当
該ブロック中のラインを正確に推定することができる。
。Ｌ２キャッシュでブロック・ミスが生ずる場合、この
ブロックがＬ２キャッシュに保持されている間の過去の
使用状況に従って、当該ブロック中のラインがメイン・
メモリから取出される。プロセッサで実行中のプログラ
ムはメモリ・セグメントにおける１組の位置を反復的に
使用する傾向があるから、本発明によれば、ブロック・
ミスが生じた際にプロセッサが将来使用するであろう当
該ブロック中のラインを正確に推定することができる。
本発明に従ったＬ２キャッシュは、各ブロックにおける
ラインの使用状況を記録するワーキング・セット履歴テ
ーブル（ＷＳ ）（Ｔ ）を備えている。このため、ブ
ロック中のすべてのラインを取出すことが不要となるか
ら、メモリ・トラヒックを著しく減少させることができ
る。一方、所与のブロックが再び有効になると、プロセ
ッサは直ちにそのワーキング・セットを再構築すること
ができる。この結果、メモリ・アクセス時間が著しく減
少することになる。
ラインの使用状況を記録するワーキング・セット履歴テ
ーブル（ＷＳ ）（Ｔ ）を備えている。このため、ブ
ロック中のすべてのラインを取出すことが不要となるか
ら、メモリ・トラヒックを著しく減少させることができ
る。一方、所与のブロックが再び有効になると、プロセ
ッサは直ちにそのワーキング・セットを再構築すること
ができる。この結果、メモリ・アクセス時間が著しく減
少することになる。
Ｇ、実施例
Ｇ１・ 一般的構成の説明（第１図、第２図）第２図の
データ処理システムは、プロセッサ１００とその関連す
る６レベルの階層メモリ、すなわち第１レベル（Ｌｌ）
のキャッシュ２００及びそのディレクトリ２５０、第２
レベル（Ｌ２）のキャッシュ３００及びそのディレクト
リ６５０、並びにメイン・メモリ５００を含んでいる。
データ処理システムは、プロセッサ１００とその関連す
る６レベルの階層メモリ、すなわち第１レベル（Ｌｌ）
のキャッシュ２００及びそのディレクトリ２５０、第２
レベル（Ｌ２）のキャッシュ３００及びそのディレクト
リ６５０、並びにメイン・メモリ５００を含んでいる。
これらのメモリはアクセス要求のアドレスを転送する１
つ以上のアドレス・バス１１０を介して接続され、また
変更データ又は要求データを転送するデ−タ・バス１２
０を介して接続されている。一般に、アクセス要求（書
込み又は取出し）はアドレス・バス１１０を介してまず
Ｌ１キャッシュ・ディレクトリ２５０へ送られ、次にＬ
２キャッシュ・ディレクトリ３５０へ送られ、最後にメ
イン・メモリ５００へ送られる。この階層メモリにおけ
る探索は、要求データが検出されたレベルで終了する。
つ以上のアドレス・バス１１０を介して接続され、また
変更データ又は要求データを転送するデ−タ・バス１２
０を介して接続されている。一般に、アクセス要求（書
込み又は取出し）はアドレス・バス１１０を介してまず
Ｌ１キャッシュ・ディレクトリ２５０へ送られ、次にＬ
２キャッシュ・ディレクトリ３５０へ送られ、最後にメ
イン・メモリ５００へ送られる。この階層メモリにおけ
る探索は、要求データが検出されたレベルで終了する。
このシステムの動作を説明する前に、本明細書で使用す
る用語を説明しておく。メモリ中の一定数のバイトを参
照す−るアクセス要求のサイズは一定であり、「アクセ
ス単位」と呼ばれる。本発明は特定のアクセス単位を必
要としないが、説明の便宜上、以下ではすべてのアクセ
ス要求がダブルワード単位で行われると仮定する。Ｌ１
キャッシュ２００の記憶単位は「ライン」と呼ばれ、こ
れはメモリ中の連続データを保持することができる。
る用語を説明しておく。メモリ中の一定数のバイトを参
照す−るアクセス要求のサイズは一定であり、「アクセ
ス単位」と呼ばれる。本発明は特定のアクセス単位を必
要としないが、説明の便宜上、以下ではすべてのアクセ
ス要求がダブルワード単位で行われると仮定する。Ｌ１
キャッシュ２００の記憶単位は「ライン」と呼ばれ、こ
れはメモリ中の連続データを保持することができる。
Ｌ１キャッシュ・ディレクトリ２５０は、Ｌ１キャッシ
ュ２００に現に保持されている各ラインごとに１つのエ
ントリを有する。またこのディレクラインの置換順序も
維持しているので、Ｌ１キャッシュ２００が充満状態に
ある間に所与のラインをロードしようとする場合には、
最も長い間使用されなかったラインを決定してこれを置
換することができる。Ｌ２キャッシュ３０１）の記憶単
位は「ブロック」と呼ばれ、これはＬ１キャッシュ２０
０中の１ラインよりも相当大きいものと仮定する。現に
アクセスを要求されているダブルワードな含むライン及
びブロックは、それぞれ「アクセス・ライン」及び「ア
クセス・ブロック」と呼ばれる。ブロック・ミス発生時
にブロック全体を出し入れするようなフル・ブロック型
Ｌ２キャッシュの構成及び動作は、Ｌ１キャッシュ２０
０のそれと同じである。しかしながら、セクタ型のＬ２
キャッシュ３００はこれとは若干異なる。すなわち、デ
ータの記憶割振り及び置換は依然としてブロック単位で
行われるが、データのロードはライン単位で行われるか
らである。もしアクセス・ブロックがＬ２キャッシュ６
００に現に保持されていなければ、当該ブロックの５ち
極く僅かなラインだけがＬ２キャッシュ３００ヘロード
される。
ュ２００に現に保持されている各ラインごとに１つのエ
ントリを有する。またこのディレクラインの置換順序も
維持しているので、Ｌ１キャッシュ２００が充満状態に
ある間に所与のラインをロードしようとする場合には、
最も長い間使用されなかったラインを決定してこれを置
換することができる。Ｌ２キャッシュ３０１）の記憶単
位は「ブロック」と呼ばれ、これはＬ１キャッシュ２０
０中の１ラインよりも相当大きいものと仮定する。現に
アクセスを要求されているダブルワードな含むライン及
びブロックは、それぞれ「アクセス・ライン」及び「ア
クセス・ブロック」と呼ばれる。ブロック・ミス発生時
にブロック全体を出し入れするようなフル・ブロック型
Ｌ２キャッシュの構成及び動作は、Ｌ１キャッシュ２０
０のそれと同じである。しかしながら、セクタ型のＬ２
キャッシュ３００はこれとは若干異なる。すなわち、デ
ータの記憶割振り及び置換は依然としてブロック単位で
行われるが、データのロードはライン単位で行われるか
らである。もしアクセス・ブロックがＬ２キャッシュ６
００に現に保持されていなければ、当該ブロックの５ち
極く僅かなラインだけがＬ２キャッシュ３００ヘロード
される。
これは「ブロック・ミスＪと呼ばれる。ブロック・ミス
が存在する場合か、或いはアクセス・ブロックがＬ２キ
ャッシュ６００で検出されるとしても、要求されている
ダブルワードな含むラインがＬ２キャッシュ５００に保
持されていない場合には、現アクセス要求は「ライン・
ミス」を発生する。
が存在する場合か、或いはアクセス・ブロックがＬ２キ
ャッシュ６００で検出されるとしても、要求されている
ダブルワードな含むラインがＬ２キャッシュ５００に保
持されていない場合には、現アクセス要求は「ライン・
ミス」を発生する。
当該技術分野では周知のように、キャッシュとその上位
レベルのメモリに置かれたデータのコピーを一致させる
ためには、２つの方法を使用することができる。すなわ
ち、ストア・イン型キャッシュでは、キャッシュからそ
の上位レベルのメモリへの置換が必要となるまで、変更
ラインの最新コピーをキャッシュにだけ保持させるよう
にしている。一方、ストア・スルー型キャッシュでは、
プロセッサによって変更されたすべてのデータの最新コ
ピーをキャッシュ及びその上位レベルのメモリに同時に
保持させるようにしている。後者の方法はデータ書込み
の際にキャッシュ及びその上位レベルのメモリを同時に
更新することを必要とするが、前者の方法ではキャッシ
ュ中にデータが保持されている場合でもその上位レベル
のメモリを更新する必要はない。説明の便宜上、以下で
はストア・スルー型のＬ１キャッシュ２００とストア・
イン型のＬ２キャッシュ３００が使用されるものと仮定
する。ストア・イン型キャツ７ユ及びその置換論理につ
いては、米国特許第３７３５３６０号及び第３７７１１
３７号に詳細に記述されている。ストア・スルー型キャ
ッシュの詳細は、シー・ジエー・コンティによる論文「
バッファ記憶装置の概念」、アイ・イー・イー・イー
コンピュータ・グループ・ニュース（Ｃ，Ｊ、 Ｃｏｎ
ｔｉ。
レベルのメモリに置かれたデータのコピーを一致させる
ためには、２つの方法を使用することができる。すなわ
ち、ストア・イン型キャッシュでは、キャッシュからそ
の上位レベルのメモリへの置換が必要となるまで、変更
ラインの最新コピーをキャッシュにだけ保持させるよう
にしている。一方、ストア・スルー型キャッシュでは、
プロセッサによって変更されたすべてのデータの最新コ
ピーをキャッシュ及びその上位レベルのメモリに同時に
保持させるようにしている。後者の方法はデータ書込み
の際にキャッシュ及びその上位レベルのメモリを同時に
更新することを必要とするが、前者の方法ではキャッシ
ュ中にデータが保持されている場合でもその上位レベル
のメモリを更新する必要はない。説明の便宜上、以下で
はストア・スルー型のＬ１キャッシュ２００とストア・
イン型のＬ２キャッシュ３００が使用されるものと仮定
する。ストア・イン型キャツ７ユ及びその置換論理につ
いては、米国特許第３７３５３６０号及び第３７７１１
３７号に詳細に記述されている。ストア・スルー型キャ
ッシュの詳細は、シー・ジエー・コンティによる論文「
バッファ記憶装置の概念」、アイ・イー・イー・イー
コンピュータ・グループ・ニュース（Ｃ，Ｊ、 Ｃｏｎ
ｔｉ。
”Ｃｏｎｃｅｐｔｓ ｆｏｒ Ｂｕｆｆｅｒ Ｓｔｏｒ
ａｇｅ”夕Ｉ ＥＥＥ Ｃｏｍｐｕｔｅｒ Ｇｒｏｕ
ｐ Ｎｅｗｓ ）、 １９６９年６月発行、第９頁−第
１６頁に記述されている。
ａｇｅ”夕Ｉ ＥＥＥ Ｃｏｍｐｕｔｅｒ Ｇｒｏｕ
ｐ Ｎｅｗｓ ）、 １９６９年６月発行、第９頁−第
１６頁に記述されている。
さらにセクタ型キャッシュの構成及び動作は、ＩＢＭシ
ステムズ・ジャーナル（ＩＢＭ ＳｙｓｔｅｍｓＪｏ
ｕｒｎａｌ ） 、第７巻、第１号、１９６８年、第１
５頁−第２１頁に記述されている。従って、これらのキ
ャッシュの詳細については、本明細書では省略する。
ステムズ・ジャーナル（ＩＢＭ ＳｙｓｔｅｍｓＪｏ
ｕｒｎａｌ ） 、第７巻、第１号、１９６８年、第１
５頁−第２１頁に記述されている。従って、これらのキ
ャッシュの詳細については、本明細書では省略する。
第１図は本発明に従ったツーキング・セット履歴テーブ
ル（以下 ｒＷｓＨＴＪと略す。）４００の実現様式を
示す。ＷＳＨＴ ４００は通常のデータ・メモリを備
えていないが、最近に使用されたブロックのすべての識
別子を保持するテーブルを備えており、そこに以下で説
明するラインの使用ビットを記憶している。ＷＳＨＴ
４００は、Ｌ２キャッシュ・ディレクトリ６５０に対
するインタフェース４５０を除けば、このディレクトリ
と実質的に同様のものである。Ｌ２キャッシュ３００の
アクセスが行われるたびに、これと同じアドレスがＷＳ
ＨＴ ４００にも送られる。もしアクセス・ブロック
の識別子がＷＳＨＴ ４００で検出されるならば、当
該ブロックにおけるアクセス・ラインの使用ビットが更
新される。さもなければ、最も長い間使用されなかった
ブロックの識別子を現アクセス・ブロックの識別子と置
換し、そして当該ブロックにおけるアクセス・ラインの
使用ビットをオンに転する。Ｌ２キャッシュ・ディレク
トリ５５０がブロック・ミスを検出する場合、これはイ
ンタフェース４５０を介してＷＳＨＴ ４００に信号
を送ることにより、ＷＳＨＴ ４００に当該ブロック
の識別子が存在するか否かを調べさせる。
ル（以下 ｒＷｓＨＴＪと略す。）４００の実現様式を
示す。ＷＳＨＴ ４００は通常のデータ・メモリを備
えていないが、最近に使用されたブロックのすべての識
別子を保持するテーブルを備えており、そこに以下で説
明するラインの使用ビットを記憶している。ＷＳＨＴ
４００は、Ｌ２キャッシュ・ディレクトリ６５０に対
するインタフェース４５０を除けば、このディレクトリ
と実質的に同様のものである。Ｌ２キャッシュ３００の
アクセスが行われるたびに、これと同じアドレスがＷＳ
ＨＴ ４００にも送られる。もしアクセス・ブロック
の識別子がＷＳＨＴ ４００で検出されるならば、当
該ブロックにおけるアクセス・ラインの使用ビットが更
新される。さもなければ、最も長い間使用されなかった
ブロックの識別子を現アクセス・ブロックの識別子と置
換し、そして当該ブロックにおけるアクセス・ラインの
使用ビットをオンに転する。Ｌ２キャッシュ・ディレク
トリ５５０がブロック・ミスを検出する場合、これはイ
ンタフェース４５０を介してＷＳＨＴ ４００に信号
を送ることにより、ＷＳＨＴ ４００に当該ブロック
の識別子が存在するか否かを調べさせる。
もしこのブロックの識別子がＷＳＨＴ ４００で検出
されるならば、使用ビットがオンとなっているすべての
ラインがＬ２キャッシュ３００へ取出される。但し、こ
のブロック・ミスを生せしめたラインについては、Ｌ２
キャッシュの通常の動作を通して既に取出要求が送出さ
れているので、これは新たな取出しの対象とならない。
されるならば、使用ビットがオンとなっているすべての
ラインがＬ２キャッシュ３００へ取出される。但し、こ
のブロック・ミスを生せしめたラインについては、Ｌ２
キャッシュの通常の動作を通して既に取出要求が送出さ
れているので、これは新たな取出しの対象とならない。
Ｇ２． メモリ・アドレス及びエントリの説明（第５
図〜第６図） 第５図は、Ｌ２キャッシュ３００及ヒソノディレクトリ
６５０をアドレスするために使用される、アクセス要求
の２４ビツト・アドレスを示す。説明の便宜上、ここで
はＬ１キャッシュ２ＤＯ及びＬ２キャッシュ６００の構
成について下記の事項を仮定している。
図〜第６図） 第５図は、Ｌ２キャッシュ３００及ヒソノディレクトリ
６５０をアドレスするために使用される、アクセス要求
の２４ビツト・アドレスを示す。説明の便宜上、ここで
はＬ１キャッシュ２ＤＯ及びＬ２キャッシュ６００の構
成について下記の事項を仮定している。
・２４ビツト・アドレッシング（ビット０−２３）・ア
クセス単位＝８バイト（１ダブルワード）・Ｌ１キャッ
シュ ストア・スルー型１ライン＝１２８バイト ・Ｌ２キャッシュ １ブロツク＝５１２バイト（４ラ
イン）４ウエイのセット・アソシアティブ ５１２コラム セクタ型 容量＝１０２４ブロック（１Ｍバイト）第６図を再び参
照するに、フィールドＡ（ビットｏ−ｓ ）は、現アク
セス・ブロックの識別子（ＩＤ）である。これはＬ２キ
ャッシュ・ブイレフ） リ３５０中のブロック識別子と
比較され、当該ブロックがＬ２キャッシュ３００に保持
されていない場合には、Ｌ２キャッシュ・ディレクトリ
６５０へ書込まれる。フィールドＢ（ビア）６−１４９
は、Ｌ２キャッシュろＯＯのコラム・アドレスである。
クセス単位＝８バイト（１ダブルワード）・Ｌ１キャッ
シュ ストア・スルー型１ライン＝１２８バイト ・Ｌ２キャッシュ １ブロツク＝５１２バイト（４ラ
イン）４ウエイのセット・アソシアティブ ５１２コラム セクタ型 容量＝１０２４ブロック（１Ｍバイト）第６図を再び参
照するに、フィールドＡ（ビットｏ−ｓ ）は、現アク
セス・ブロックの識別子（ＩＤ）である。これはＬ２キ
ャッシュ・ブイレフ） リ３５０中のブロック識別子と
比較され、当該ブロックがＬ２キャッシュ３００に保持
されていない場合には、Ｌ２キャッシュ・ディレクトリ
６５０へ書込まれる。フィールドＢ（ビア）６−１４９
は、Ｌ２キャッシュろＯＯのコラム・アドレスである。
フィールドＣ（ピッｌ−１５−１６）は、当該ブロック
におけるアクセス・ラインのライン識別子である。フィ
ールドＤ（ビット１７−２０）は、このラインにおけ、
る要求中ダブルワードの識別子である。
におけるアクセス・ラインのライン識別子である。フィ
ールドＤ（ビット１７−２０）は、このラインにおけ、
る要求中ダブルワードの識別子である。
第４図は、ＷＳＨＴ ４００をアドレスするために使
用される、２４ビツト・アドレスを示す。但し、ＷＳＨ
Ｔ ４００のサイズはＬ２キャッシュ６００と異なる
から、第４図のアドレスは第６図とは異なるフィールド
へ分割されている。ＷＳＨＴ４［］０については、下記
の事項を除き、Ｌ２キャッシュ６００と同じ事項が仮定
されている。
用される、２４ビツト・アドレスを示す。但し、ＷＳＨ
Ｔ ４００のサイズはＬ２キャッシュ６００と異なる
から、第４図のアドレスは第６図とは異なるフィールド
へ分割されている。ＷＳＨＴ４［］０については、下記
の事項を除き、Ｌ２キャッシュ６００と同じ事項が仮定
されている。
・２０４８コラム
・容量＝８１９２ブロック （すなわち、８１９２ブロ
ツクの履歴を保持） 第４図を参照するに、フィールドＡ’（ビットＯ−６ン
はブロック識別子であり、フィールドＢ’（ビット４−
１４）はＷＳ）（Ｔ ４００におけるコラム・アドレ
スである。フィールドＡ・及びＢ・は、Ｌ２キヤツシユ
３００中の現アクセス・ブロックを参照する。フィール
ドＣ（ビット１５−１６）は、第６図と同じライン識別
子である。
ツクの履歴を保持） 第４図を参照するに、フィールドＡ’（ビットＯ−６ン
はブロック識別子であり、フィールドＢ’（ビット４−
１４）はＷＳ）（Ｔ ４００におけるコラム・アドレ
スである。フィールドＡ・及びＢ・は、Ｌ２キヤツシユ
３００中の現アクセス・ブロックを参照する。フィール
ドＣ（ビット１５−１６）は、第６図と同じライン識別
子である。
第５図は、Ｌ２キャッシュ・ディレクトＩＪ ５５０の
１エントリを表わす。これは第６図のフィールドＡに対
応するブロック識別子（フィールドＡ）を保持し、また
当該ブロック中の各ラインごとに１つの有効ビットを保
持する。各有効ビットは、これに対応するラインがＬ２
キャッシュ３００に現にロードされているか否かを指示
するだめのものである。第６図は、ＷＳＨＦ ４００
の１エントリを表わす。これは第４図のフィールドＡ’
に対応するブロック識別子（フィールドＡ・）を保持し
、まだ当該ブロック中の各ラインごとに１つの使用ビッ
トを保持する。各使用ビットは、これに対応するライン
がＬ２キャッシュ３００に置かれている間にプロセッサ
１００によって使用されたことがあるか否かを指示する
ためのものである。
１エントリを表わす。これは第６図のフィールドＡに対
応するブロック識別子（フィールドＡ）を保持し、また
当該ブロック中の各ラインごとに１つの有効ビットを保
持する。各有効ビットは、これに対応するラインがＬ２
キャッシュ３００に現にロードされているか否かを指示
するだめのものである。第６図は、ＷＳＨＦ ４００
の１エントリを表わす。これは第４図のフィールドＡ’
に対応するブロック識別子（フィールドＡ・）を保持し
、まだ当該ブロック中の各ラインごとに１つの使用ビッ
トを保持する。各使用ビットは、これに対応するライン
がＬ２キャッシュ３００に置かれている間にプロセッサ
１００によって使用されたことがあるか否かを指示する
ためのものである。
Ｇ３． Ｌ２キャッシュの詳細な説明（１８７図）次
に、Ｌ２キャッシュ６００及びＬ２キャッシュ・ディレ
クトＩＪ ３５０の詳細な動作を説明する。
に、Ｌ２キャッシュ６００及びＬ２キャッシュ・ディレ
クトＩＪ ３５０の詳細な動作を説明する。
第７図には、Ｌ２キャッシュ３００．Ｌ２−１ヤソシユ
・ディレクトリ６５０及びＷ Ｓ ＨＴ ４００との
インタフェース４５０が詳細ブロック図の形式で示され
ている。図示されたシステムは４ウエイのセット・アソ
シアティブ式キャッシュであって、ディレクトリ、更新
／置換アレイ及び制御論理を含ム。Ｌ２キャッシュ′５
００は、入力ゲート回路６０１、出力ゲート回路５０２
、ＯＲゲート３０３及びデータ入力バス６０５を含む。
・ディレクトリ６５０及びＷ Ｓ ＨＴ ４００との
インタフェース４５０が詳細ブロック図の形式で示され
ている。図示されたシステムは４ウエイのセット・アソ
シアティブ式キャッシュであって、ディレクトリ、更新
／置換アレイ及び制御論理を含ム。Ｌ２キャッシュ′５
００は、入力ゲート回路６０１、出力ゲート回路５０２
、ＯＲゲート３０３及びデータ入力バス６０５を含む。
キャッシュ・ディレクトリ３５０は、アドレス入力ゲー
ト回路５５１、アドレス比較論理３５２及びライン・イ
ンジケータ６５６を含む。更新／置換アレイは、置換ア
レイ３５５、更新／置換論理３５６、アドレス・ゲート
回路３５７及び６５８、並びにライン有効ビット更新論
理（ＬＶＵＬ）５７０がら成る。
ト回路５５１、アドレス比較論理３５２及びライン・イ
ンジケータ６５６を含む。更新／置換アレイは、置換ア
レイ３５５、更新／置換論理３５６、アドレス・ゲート
回路３５７及び６５８、並びにライン有効ビット更新論
理（ＬＶＵＬ）５７０がら成る。
プロセッサ１００からバス１１０に与えられるアクセス
要求のアドレスは、第６図に関連して既に説明したフィ
ールドＡ及びＢに従って、ディレクトリ６５０及び置換
アレイ５５５をアドレスするために使用される。ブロッ
ク識別子Ａはアドレス入力ゲート回路６５１へ供給され
、またアドレス比較論理６５２にも供給される。コラム
・アドレスＢは、比較すべきブロック識別子の特定のコ
ラムを選択するために、図示のようにディレクトリ６５
０へ供給される。ライン・インジケータ６５３は、２の
べき乗演算を遂行することにより、ライン識別子Ｃを所
与のブロック中のライン位置Ｃ’へ変換する。たとえば
、成るブロックの第６ラインについては、Ｃ＝’１０’
であり、Ｃ’＝’０１（１０ずである。まず、コラム・
アドレスＢによって指定されたエントリＥないしＨなア
ドレス比較論理６５２へ同時に読出して、これをブロッ
ク識別子Ａと比較する。もし１つのエントリが一致すれ
ば、アドレス比較論理６５２はブロック・ヒツトを発生
する。またラインＣ′の有効ビットがオンであれば、ア
ドレス比較論理６５２はライン・ヒツトを発生する。こ
れと同時に、ブロックＥな（・しＨに対応するデータが
出力ゲート回路５０２へ読出される。アドレス比較論理
３５２の比較結果はバス３６１を介してＬ２キャッシュ
６００の出力ゲート回路６０２へ送られ、そしてこれが
取出しアクセスに対するライン・ヒツトであれば、ブロ
ックＡのラインＣにおけるダブルワードが選択され、か
くてＯＲゲート６０′５、データ出力バス６０６及びデ
ータ・バス１２０（第１図）を介してＬ１キャッシュ２
００又はプロセッサ１００へ送られる。一方、データ書
込みの場合は、鉗込むべきダブルワードはバス１２０及
びデータ入力バス３０５を介して入力ゲート回路３０１
に供給され、最終的にＬ２キャッシュ３００へ書込まれ
る。変莢ブロックはＬ２キャッシュ６００へ戻される。
要求のアドレスは、第６図に関連して既に説明したフィ
ールドＡ及びＢに従って、ディレクトリ６５０及び置換
アレイ５５５をアドレスするために使用される。ブロッ
ク識別子Ａはアドレス入力ゲート回路６５１へ供給され
、またアドレス比較論理６５２にも供給される。コラム
・アドレスＢは、比較すべきブロック識別子の特定のコ
ラムを選択するために、図示のようにディレクトリ６５
０へ供給される。ライン・インジケータ６５３は、２の
べき乗演算を遂行することにより、ライン識別子Ｃを所
与のブロック中のライン位置Ｃ’へ変換する。たとえば
、成るブロックの第６ラインについては、Ｃ＝’１０’
であり、Ｃ’＝’０１（１０ずである。まず、コラム・
アドレスＢによって指定されたエントリＥないしＨなア
ドレス比較論理６５２へ同時に読出して、これをブロッ
ク識別子Ａと比較する。もし１つのエントリが一致すれ
ば、アドレス比較論理６５２はブロック・ヒツトを発生
する。またラインＣ′の有効ビットがオンであれば、ア
ドレス比較論理６５２はライン・ヒツトを発生する。こ
れと同時に、ブロックＥな（・しＨに対応するデータが
出力ゲート回路５０２へ読出される。アドレス比較論理
３５２の比較結果はバス３６１を介してＬ２キャッシュ
６００の出力ゲート回路６０２へ送られ、そしてこれが
取出しアクセスに対するライン・ヒツトであれば、ブロ
ックＡのラインＣにおけるダブルワードが選択され、か
くてＯＲゲート６０′５、データ出力バス６０６及びデ
ータ・バス１２０（第１図）を介してＬ１キャッシュ２
００又はプロセッサ１００へ送られる。一方、データ書
込みの場合は、鉗込むべきダブルワードはバス１２０及
びデータ入力バス３０５を介して入力ゲート回路３０１
に供給され、最終的にＬ２キャッシュ３００へ書込まれ
る。変莢ブロックはＬ２キャッシュ６００へ戻される。
もしブロックＡがＬ２キャッシュ５００に置かれている
が、アクセス・ラインＣがＬ２キャッシュ６００に置か
れていなげれば、すなわちラインＣの有効ビットがキャ
ッシュ・ディレクトリ３５０中でオフとなっているなら
ば、ライン・ミスが発生され、そして当該要求はメイン
・メモリ５００（第１図）へ送られる。この場合、当該
ライン・ミスを生せしめたラインは、入力ゲート回路６
０１を介してＬ２キャッシュ３００ヘロードサレル。
が、アクセス・ラインＣがＬ２キャッシュ６００に置か
れていなげれば、すなわちラインＣの有効ビットがキャ
ッシュ・ディレクトリ３５０中でオフとなっているなら
ば、ライン・ミスが発生され、そして当該要求はメイン
・メモリ５００（第１図）へ送られる。この場合、当該
ライン・ミスを生せしめたラインは、入力ゲート回路６
０１を介してＬ２キャッシュ３００ヘロードサレル。
もしいずれのブロックについてもアドレス一致が検出さ
れなげれば、ブロック・ミスが発生され、そしてアクセ
ス・ラインのロード要求がメイン・メモリへ送られる。
れなげれば、ブロック・ミスが発生され、そしてアクセ
ス・ラインのロード要求がメイン・メモリへ送られる。
これと同時に、インタフェース４５０を介してＷＳＨＴ
４００へブロック・ミス信号が送られ、これに応じ
て当該ブロック中の他のラインをＬ２キャッシュ３００
ヘロードすべきか否かが検査される。
４００へブロック・ミス信号が送られ、これに応じ
て当該ブロック中の他のラインをＬ２キャッシュ３００
ヘロードすべきか否かが検査される。
ＬＲＵ置換論理の詳細は米国特許第４００８４６０号に
記述されているから、ここではその詳細な説明を省略す
る。更新／（＋２換論理３５６は、フィールドＢによっ
て指定されたコラムにおいて、各ブロックの現置換ステ
ータス６５５を読出す。
記述されているから、ここではその詳細な説明を省略す
る。更新／（＋２換論理３５６は、フィールドＢによっ
て指定されたコラムにおいて、各ブロックの現置換ステ
ータス６５５を読出す。
もしブロックＡがＬ２キャッシュ３００に置かれていな
ければ（ブロック・ミス）、このステータスはブロック
Ａの空間を作るために置換すべき特新済みのブロック識
別子は、ＷＳＨＴ ４００かもの使用ビットがバス４
５１を通してライン有効ビット更新論理（ＬＶＵＬ）３
７０で受取られるまヤ、アドレス・ゲート回路６５７に
記憶される。このようにして有効ビットを作成されたブ
ロックＡの新しいエントリはアドレス・ゲート回路６５
８に記憶され、そこからアドレス入力ゲート回路３５１
を経由してキャッシュ・ディレクトリ３５０へ送られて
その内容を更新するのである。従って、ブロックＡがミ
スしているか否かに拘わらず、ブロックＡが当該コラム
における一番最近に使用されたブロックとなるように、
置換アレイが更新されることになる。
ければ（ブロック・ミス）、このステータスはブロック
Ａの空間を作るために置換すべき特新済みのブロック識
別子は、ＷＳＨＴ ４００かもの使用ビットがバス４
５１を通してライン有効ビット更新論理（ＬＶＵＬ）３
７０で受取られるまヤ、アドレス・ゲート回路６５７に
記憶される。このようにして有効ビットを作成されたブ
ロックＡの新しいエントリはアドレス・ゲート回路６５
８に記憶され、そこからアドレス入力ゲート回路３５１
を経由してキャッシュ・ディレクトリ３５０へ送られて
その内容を更新するのである。従って、ブロックＡがミ
スしているか否かに拘わらず、ブロックＡが当該コラム
における一番最近に使用されたブロックとなるように、
置換アレイが更新されることになる。
Ｇ４． ＷＳＨＴの詳細な説明（第８図）第８図には
、本発明に従ったＷＳＨＴ ４００が示されている。
、本発明に従ったＷＳＨＴ ４００が示されている。
その主たる構成要素は、Ｌ２キャッシュ・ディレクトリ
６５０に対するインタフェース論理を除けば、第７図に
示した該ディレクトリのそれと実質的に同じである。図
示のように、最近に使用されたブロックのすべての識別
子を保持するＷＳＨＴ ４００が設けられている。第
６図に示すように、ＷＳＨＴ ４００の各エントリは
１つのブロック識別子を保持し、また当該ブロック中の
各ラインごとに１つの使用ビラトラ保持している。Ｌ２
キャッシュ６００のアクセスを行なう場合、そのアドレ
スはバス１１０を介してＷＳＨＴ ４００にも送られ
る。フィールドＢ′によって指定されたコラム中のすべ
てのブロック識別子はアドレス比較論理４０５へ同時に
読出され、そこでフィールドＡ・と比較される。第８図
に示したフィールドＣ１ライン・インジケータ４０３及
びライン位置Ｃ゛は、第７図に示したものと同じである
。
６５０に対するインタフェース論理を除けば、第７図に
示した該ディレクトリのそれと実質的に同じである。図
示のように、最近に使用されたブロックのすべての識別
子を保持するＷＳＨＴ ４００が設けられている。第
６図に示すように、ＷＳＨＴ ４００の各エントリは
１つのブロック識別子を保持し、また当該ブロック中の
各ラインごとに１つの使用ビラトラ保持している。Ｌ２
キャッシュ６００のアクセスを行なう場合、そのアドレ
スはバス１１０を介してＷＳＨＴ ４００にも送られ
る。フィールドＢ′によって指定されたコラム中のすべ
てのブロック識別子はアドレス比較論理４０５へ同時に
読出され、そこでフィールドＡ・と比較される。第８図
に示したフィールドＣ１ライン・インジケータ４０３及
びライン位置Ｃ゛は、第７図に示したものと同じである
。
もし当該コラムにブロック識別子Ａ・が置かれており、
しかもラインＣの使用ビットがオンであれば、当該エン
トリは不変のままに留まる。もし当該コラムにブロック
識別子Ａ゛が置かれているが、ラインＣの使用ビットが
オフであれば、ライン・ミスが発生される。もし当該コ
ラムにおけるいずれのブロック識別子も一致しなげれば
、ブロック・ミスが発生され、そしてその結果がバス４
０７を介して更新／置換論理４２０へ送られる。この場
合、更新／置換論理４２０は、フィールドＢ′によって
指定されたコラムの現置換ステータスを置換アレイ４１
０に読取る。もしブロックＡ″のエントリがＷＳＨＴ
４００に置かれていなければ（ブロック・ミス）、更
新／置換論理４．２０は置換プレイ４１０の内容に従っ
て最も長い間使用されなかったブロックのエントリをブ
ロックＡ′のエントリと置換し、ブロックＡ・のエント
リにおけるラインＣの使用ビットをオンに転するととも
に、新しく使用されたブロックＡ°のエントリをアドレ
ス・ゲート回路４２１へ書込む。もし当該アクセスがラ
イン・ミスだけを生せしめるのであれば、更新／置換論
理４２０はブロックＡ’のエントリにおけるラインＣ′
の使用ビットをオンに転するにすぎない。もし同時的な
Ｌ２キャッシュ６００のアクセスが該キャッシュのブロ
ック・ミスを生ぜしめるならば、Ｌ２キャッシュ・ディ
レクトリ３５０中のインクフェース４５０はこのブロッ
ク・ミスをＷｓＨＴに通知して、当該ブロックの使用ビ
ットをバス４５１を介してＬ２キャッシュ・ディレクト
リ３５０へ送るように指示する。ライン使用ビット更新
論理（ＬＵＵＬ）４３０の詳細は以下で説明する。
しかもラインＣの使用ビットがオンであれば、当該エン
トリは不変のままに留まる。もし当該コラムにブロック
識別子Ａ゛が置かれているが、ラインＣの使用ビットが
オフであれば、ライン・ミスが発生される。もし当該コ
ラムにおけるいずれのブロック識別子も一致しなげれば
、ブロック・ミスが発生され、そしてその結果がバス４
０７を介して更新／置換論理４２０へ送られる。この場
合、更新／置換論理４２０は、フィールドＢ′によって
指定されたコラムの現置換ステータスを置換アレイ４１
０に読取る。もしブロックＡ″のエントリがＷＳＨＴ
４００に置かれていなければ（ブロック・ミス）、更
新／置換論理４．２０は置換プレイ４１０の内容に従っ
て最も長い間使用されなかったブロックのエントリをブ
ロックＡ′のエントリと置換し、ブロックＡ・のエント
リにおけるラインＣの使用ビットをオンに転するととも
に、新しく使用されたブロックＡ°のエントリをアドレ
ス・ゲート回路４２１へ書込む。もし当該アクセスがラ
イン・ミスだけを生せしめるのであれば、更新／置換論
理４２０はブロックＡ’のエントリにおけるラインＣ′
の使用ビットをオンに転するにすぎない。もし同時的な
Ｌ２キャッシュ６００のアクセスが該キャッシュのブロ
ック・ミスを生ぜしめるならば、Ｌ２キャッシュ・ディ
レクトリ３５０中のインクフェース４５０はこのブロッ
ク・ミスをＷｓＨＴに通知して、当該ブロックの使用ビ
ットをバス４５１を介してＬ２キャッシュ・ディレクト
リ３５０へ送るように指示する。ライン使用ビット更新
論理（ＬＵＵＬ）４３０の詳細は以下で説明する。
ブロックＡ′のエントリ、すなわちブロック識別子Ａ′
及びそのライン・使用ビットはアドレス・ゲート回路４
２２に記憶され、次いでＷＳＨＴ ４００を更新する
ためにアドレス入力ゲート回路４００へ送られる。かく
て、ＷＳＨＴ ４００のブロック・ミスが存在するか
否かに拘わらず、置換アレイ４１０におけるコラムのう
ちでブロックＡ′が一番最近に使用されたブロックとな
るように、更新動作が行われるのである。
及びそのライン・使用ビットはアドレス・ゲート回路４
２２に記憶され、次いでＷＳＨＴ ４００を更新する
ためにアドレス入力ゲート回路４００へ送られる。かく
て、ＷＳＨＴ ４００のブロック・ミスが存在するか
否かに拘わらず、置換アレイ４１０におけるコラムのう
ちでブロックＡ′が一番最近に使用されたブロックとな
るように、更新動作が行われるのである。
Ｇ５． ライン有効ビット更新論理及びライン使用ビ
ット更新論理の説明（第９図、第１０図）第９図は、第
７図に概略的に示したライン有効ビット更新論理（ＬＶ
ＵＬ） ３７ Ｃｌ’、（一層詳細に示しており、特に
ライン又はブロック・ミス発生時に各ブロックの有効ビ
ットがどのようにして更新されるかを示している。すべ
てのアドレスは、第７図のアドレス・ゲート回路３５７
から与えられる。ライン・ミスが発生する場合、ブロッ
クＡの１組の有効ビットｖはＯＲゲート６７２によって
ミスしたラインのＣ゛と併合され、その結果が有効ビッ
ト（Ｖ′）バッファ６７３に書込まれる。Ｌ２キャッシ
ュ３００のブロック・ミスが生ずる場合、有効ビット・
バッファ３７３の内容はバス４５１を介して与えられる
使用ビットＵによって重ね書きされる。いずれの場合に
も、有効ビット・バッファ６７５の内容はＬ２キャッシ
ュ・ディレクトリ３５０のエントリ３７４を形成するた
めにブロック識別子Ａと併合され、その結果が第７図の
アドレス・ゲート回路６５８へ送られる。
ット更新論理の説明（第９図、第１０図）第９図は、第
７図に概略的に示したライン有効ビット更新論理（ＬＶ
ＵＬ） ３７ Ｃｌ’、（一層詳細に示しており、特に
ライン又はブロック・ミス発生時に各ブロックの有効ビ
ットがどのようにして更新されるかを示している。すべ
てのアドレスは、第７図のアドレス・ゲート回路３５７
から与えられる。ライン・ミスが発生する場合、ブロッ
クＡの１組の有効ビットｖはＯＲゲート６７２によって
ミスしたラインのＣ゛と併合され、その結果が有効ビッ
ト（Ｖ′）バッファ６７３に書込まれる。Ｌ２キャッシ
ュ３００のブロック・ミスが生ずる場合、有効ビット・
バッファ３７３の内容はバス４５１を介して与えられる
使用ビットＵによって重ね書きされる。いずれの場合に
も、有効ビット・バッファ６７５の内容はＬ２キャッシ
ュ・ディレクトリ３５０のエントリ３７４を形成するた
めにブロック識別子Ａと併合され、その結果が第７図の
アドレス・ゲート回路６５８へ送られる。
第１０図は、第６図に概略的に示したライン使用ビット
更新論理（ＬＵＵＬ）４３０を一層詳細に示しており、
特にＷＳＨＴ ４００のライン又はブロック・ミス発
生時に各ブロックの使用ビットがどのように更新される
かを示している。すべてのアドレスは、第８図のアドレ
ス・ゲート回路４２１かも与えられる。まず、ブロック
識別千人′がＷＳＨＴ ４００に置かれていなければ
、その１組の使用ビットＵはＡＮＤゲート４６２によっ
てゼロに設定され、その結果が使用ビット（Ｕ’）バッ
ファ４６６に書込まれる。さもなげれば、これらの使用
ピッ）Ｕは直接的に使用ビット・バッファ４３３へ送ら
れる。次いで、このバッファ４６６の内容はＯＲゲート
４３４によってアクセス・ラインのＣ′と併合され、そ
の結果が他の使用ビット（Ｕ・）バッファ４３５に書込
まれる。もしブロックＡがミスしていることを指示する
信号がＬ２キャッシュから受取られなければ、使用ビッ
ト・バッファ４３５の内容はブロック識別子Ａ′と併合
され、その結果が第８図のアドレス・ゲート回路４２２
へ送られる。もしブロックＡがＬ２キャッシュでミスし
ているならば、使用ビット・バッファ４ろ５中の１組の
使用ビットはバス４５１を介してＬ２キャッシュ・ディ
レクトリ６５０中のライン有効ビット更新論理（ＬＶＵ
Ｌ ）５７０へ送られる。
更新論理（ＬＵＵＬ）４３０を一層詳細に示しており、
特にＷＳＨＴ ４００のライン又はブロック・ミス発
生時に各ブロックの使用ビットがどのように更新される
かを示している。すべてのアドレスは、第８図のアドレ
ス・ゲート回路４２１かも与えられる。まず、ブロック
識別千人′がＷＳＨＴ ４００に置かれていなければ
、その１組の使用ビットＵはＡＮＤゲート４６２によっ
てゼロに設定され、その結果が使用ビット（Ｕ’）バッ
ファ４６６に書込まれる。さもなげれば、これらの使用
ピッ）Ｕは直接的に使用ビット・バッファ４３３へ送ら
れる。次いで、このバッファ４６６の内容はＯＲゲート
４３４によってアクセス・ラインのＣ′と併合され、そ
の結果が他の使用ビット（Ｕ・）バッファ４３５に書込
まれる。もしブロックＡがミスしていることを指示する
信号がＬ２キャッシュから受取られなければ、使用ビッ
ト・バッファ４３５の内容はブロック識別子Ａ′と併合
され、その結果が第８図のアドレス・ゲート回路４２２
へ送られる。もしブロックＡがＬ２キャッシュでミスし
ているならば、使用ビット・バッファ４ろ５中の１組の
使用ビットはバス４５１を介してＬ２キャッシュ・ディ
レクトリ６５０中のライン有効ビット更新論理（ＬＶＵ
Ｌ ）５７０へ送られる。
ブロック識別子Ａ″及びＣ′を併合することによってＷ
ＳＨＴ ４００のエン） ＩＪが形成され、第８図の
アドレス・ゲート回路４２２へ送られる。
ＳＨＴ ４００のエン） ＩＪが形成され、第８図の
アドレス・ゲート回路４２２へ送られる。
Ｈ１発明の効果
以上詳述したように、本発明によれば、Ｌ２キャッシュ
中のブロックのうち以前に使用されたラインの識別子を
ワーキング・セット履歴テーブルに記憶するようにして
いるので、キャッシュのヒツト率を実質的に改善するこ
とができ、ひいてはメイン・メモリとＬ２キャッシュの
間のトラヒックを実質的に減少させることができる。
中のブロックのうち以前に使用されたラインの識別子を
ワーキング・セット履歴テーブルに記憶するようにして
いるので、キャッシュのヒツト率を実質的に改善するこ
とができ、ひいてはメイン・メモリとＬ２キャッシュの
間のトラヒックを実質的に減少させることができる。
（以下余白ン
第１図は６レベルの階層メモリを備え、第２レベル（Ｌ
２）のキャッシュに関連するワーキング・セット履歴テ
ーブル（ＷＳＨＴ ）’ｆ有する、本発明に従ったデー
タ処理システムを示すブロック図、第２図は３レベルの
階層メモリを備えたデータ処理システムを示すブロック
図、第３図はＬ２キャッシュをアクセスするために使用
される２４ビツト・アドレスの様式を示す図、第４図は
ＷＳ）（Ｔをアクセスするために使用される２４ピツト
・アドレスの様式を示す図、第５図はＬ２キャッシュ・
ディレクトリにおけるエントリの様式を示す図、第６図
はＷ Ｓ ＨＴディレクトリにおける工 ・ントリの様
式を示す図、第７図はＷＳＨＴとのインタフェースを備
えたＬ２キャッシュを示スブロック図、第８図はＷＳＨ
Ｔ及びＬ２キャッシュ・ディレクトリとのインクフェー
スを示すブロック図、第９図はＬ２キャッシュにおける
ライン有効ピット更新論理を示す図、第１０図はＷＳＨ
Ｔにおけるライン使用ピット更新論理を示す図である。 １００・・・・プロセッサ、２００・・・・εルルベル
（Ｌｌ）キャッシュ、２５０・・・・Ｌ１キャツンユ・
ディレクトリ、３００・・・・第２レベル（Ｌ２ンキャ
ッシュ、３５０・・・・Ｌ２キャッシュ・ディレクトリ
、４００・・・・ワーキング・セット履歴テーブル（Ｗ
ＳＨＴ）、４５０・・・・インタフェース、５００・・
・・メイン・メモリ。 出願人インタづ５佃ナル・ヒ々ス・マシーンズ・コーポ
レーシタン代理人 弁理士 頓 宮 孝
−（外１名） Ａ： プロ・νり１０ Ｂ：コラム・アμ°レス Ｃ： ラインＩＯ Ｄ ニゲプル・ワードＩＤ Ｌ２キャッジ１ｍのアドレス様式図 Ｂｌ： コラム・アドレス Ｃ： ライ′ＪＩＤ ＷＳＨＴ用のアドレス様式図 第４図 Ａ； ブロック１０ ■ｉ： 有効ヒツト Ｌ２キセッレユ・ティしクトリのエコトリ様式図第５図 Ａ１： ブロック ＩＤ ｕＨ：４吏用ピ゛ツト ＷＳＨＴのエントリ様１３図 第６図 Ａ Ａ
ＶＩＬＶＵＬのフ゛ロッワ図 第９図 手続補正魯（自発） 昭和６０年 ７月ＩＩ）日
２）のキャッシュに関連するワーキング・セット履歴テ
ーブル（ＷＳＨＴ ）’ｆ有する、本発明に従ったデー
タ処理システムを示すブロック図、第２図は３レベルの
階層メモリを備えたデータ処理システムを示すブロック
図、第３図はＬ２キャッシュをアクセスするために使用
される２４ビツト・アドレスの様式を示す図、第４図は
ＷＳ）（Ｔをアクセスするために使用される２４ピツト
・アドレスの様式を示す図、第５図はＬ２キャッシュ・
ディレクトリにおけるエントリの様式を示す図、第６図
はＷ Ｓ ＨＴディレクトリにおける工 ・ントリの様
式を示す図、第７図はＷＳＨＴとのインタフェースを備
えたＬ２キャッシュを示スブロック図、第８図はＷＳＨ
Ｔ及びＬ２キャッシュ・ディレクトリとのインクフェー
スを示すブロック図、第９図はＬ２キャッシュにおける
ライン有効ピット更新論理を示す図、第１０図はＷＳＨ
Ｔにおけるライン使用ピット更新論理を示す図である。 １００・・・・プロセッサ、２００・・・・εルルベル
（Ｌｌ）キャッシュ、２５０・・・・Ｌ１キャツンユ・
ディレクトリ、３００・・・・第２レベル（Ｌ２ンキャ
ッシュ、３５０・・・・Ｌ２キャッシュ・ディレクトリ
、４００・・・・ワーキング・セット履歴テーブル（Ｗ
ＳＨＴ）、４５０・・・・インタフェース、５００・・
・・メイン・メモリ。 出願人インタづ５佃ナル・ヒ々ス・マシーンズ・コーポ
レーシタン代理人 弁理士 頓 宮 孝
−（外１名） Ａ： プロ・νり１０ Ｂ：コラム・アμ°レス Ｃ： ラインＩＯ Ｄ ニゲプル・ワードＩＤ Ｌ２キャッジ１ｍのアドレス様式図 Ｂｌ： コラム・アドレス Ｃ： ライ′ＪＩＤ ＷＳＨＴ用のアドレス様式図 第４図 Ａ； ブロック１０ ■ｉ： 有効ヒツト Ｌ２キセッレユ・ティしクトリのエコトリ様式図第５図 Ａ１： ブロック ＩＤ ｕＨ：４吏用ピ゛ツト ＷＳＨＴのエントリ様１３図 第６図 Ａ Ａ
ＶＩＬＶＵＬのフ゛ロッワ図 第９図 手続補正魯（自発） 昭和６０年 ７月ＩＩ）日
Claims (1)
- 【特許請求の範囲】 プロセッサと３レベルの階層メモリとを備え、該階層メ
モリは第１レベルのキャッシュ、第２レベルのキャシュ
及び第３レベルのメイン・メモリから成り、該メイン・
メモリは複数の情報セットを記憶し、前記第２レベルの
キャッシュは各情報セットを構成する複数の情報サブセ
ットを記憶するように編成されているデータ処理システ
ムにおいて、 各情報セットの情報サブセットが前記第２レベルのキャ
ッシュに置かれている間に実際に使用されたか否かを指
示する使用情報を各情報サブセットごとに記憶するため
の履歴テーブルを前記メイン・メモリ及び前記第２レベ
ルのキャッシュに関連して設け、 所与の情報セットが前記第２レベルのキャッシュから前
記メイン・メモリへ戻された後に該情報セットを前記第
２レベルのキャッシュへ転送するように要求される場合
、該情報セットが前記第２レベルのキャッシュに置かれ
ている間に使用された特定の情報サブセットだけを前記
メイン・メモリから前記第２レベルのキャッシュへ転送
するようにしたことを特徴とする、３レベルの階層メモ
リを備えたデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64393184A | 1984-08-24 | 1984-08-24 | |
| US643931 | 1984-08-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154547A true JPS6154547A (ja) | 1986-03-18 |
| JPH044617B2 JPH044617B2 (ja) | 1992-01-28 |
Family
ID=24582749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104140A Granted JPS6154547A (ja) | 1984-08-24 | 1985-05-17 | ３レベルの階層メモリを備えたデ−タ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0173893B1 (ja) |
| JP (1) | JPS6154547A (ja) |
| CA (1) | CA1228171A (ja) |
| DE (1) | DE3583639D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544466U (ja) * | 1991-11-25 | 1993-06-15 | 日立工機株式会社 | インパクトレンチのスチールボール脱落防止構造 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965987B2 (ja) * | 1988-02-22 | 1999-10-18 | 株式会社日立製作所 | データ処理システム |
| IT1238313B (it) * | 1990-01-18 | 1993-07-12 | Memoria tampone in tandem | |
| US5530832A (en) * | 1993-10-14 | 1996-06-25 | International Business Machines Corporation | System and method for practicing essential inclusion in a multiprocessor and cache hierarchy |
| US7334088B2 (en) | 2002-12-20 | 2008-02-19 | International Business Machines Corporation | Page descriptors for prefetching and memory management |
| US7337278B2 (en) | 2004-04-15 | 2008-02-26 | International Business Machines Corporation | System, method and storage medium for prefetching via memory block tags |
| US7386679B2 (en) | 2004-04-15 | 2008-06-10 | International Business Machines Corporation | System, method and storage medium for memory management |
| US9569364B1 (en) | 2016-02-08 | 2017-02-14 | International Business Machines Corporation | Multiple history based micro partition prefetch optimization |
-
1985
- 1985-05-17 JP JP60104140A patent/JPS6154547A/ja active Granted
- 1985-05-21 CA CA000481986A patent/CA1228171A/en not_active Expired
- 1985-08-13 EP EP19850110141 patent/EP0173893B1/en not_active Expired
- 1985-08-13 DE DE8585110141T patent/DE3583639D1/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544466U (ja) * | 1991-11-25 | 1993-06-15 | 日立工機株式会社 | インパクトレンチのスチールボール脱落防止構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044617B2 (ja) | 1992-01-28 |
| EP0173893A2 (en) | 1986-03-12 |
| CA1228171A (en) | 1987-10-13 |
| EP0173893B1 (en) | 1991-07-31 |
| EP0173893A3 (en) | 1988-08-17 |
| DE3583639D1 (de) | 1991-09-05 |
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