JPH07117905B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH07117905B2 JPH07117905B2 JP1031458A JP3145889A JPH07117905B2 JP H07117905 B2 JPH07117905 B2 JP H07117905B2 JP 1031458 A JP1031458 A JP 1031458A JP 3145889 A JP3145889 A JP 3145889A JP H07117905 B2 JPH07117905 B2 JP H07117905B2
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- JP
- Japan
- Prior art keywords
- output
- terminal
- chip
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000012544 monitoring process Methods 0.000 description 12
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にマイクロプ
ロセッサ自身による高信頼性システムの構築が可能な多
重化システム用マイクロプロセッサに関する。
ロセッサ自身による高信頼性システムの構築が可能な多
重化システム用マイクロプロセッサに関する。
近年、マイクロプロセッサの機能、性能の向上に伴い、
その応用分野も高度な信頼性を要求される分野にまで拡
大しつつあり、マイクロプロセッサ自身による、高信頼
性システム、特に多重システムをサポートするマイクロ
プロセッサが開発されている。
その応用分野も高度な信頼性を要求される分野にまで拡
大しつつあり、マイクロプロセッサ自身による、高信頼
性システム、特に多重システムをサポートするマイクロ
プロセッサが開発されている。
従来、マイクロプロセッサの多重システムのサポート方
法としては、次のようなものがある。チップ自身が通常
動作を行なう「通常モード」と、監視対象とする出力端
子を入力状態にし、通常モードの監視をする「監視モー
ド」の２つのモードをもち、監視モードで異常を検出し
た場合には、待機していたチップをこれまで通常モード
で動作していたチップにかわって動作させるものであ
る。
法としては、次のようなものがある。チップ自身が通常
動作を行なう「通常モード」と、監視対象とする出力端
子を入力状態にし、通常モードの監視をする「監視モー
ド」の２つのモードをもち、監視モードで異常を検出し
た場合には、待機していたチップをこれまで通常モード
で動作していたチップにかわって動作させるものであ
る。
以下に、第２図により従来の多重化システムサポートの
マイクロプロセッサの構成例を説明する。ここでは、特
に32ビットのマイクロプロセッサについて説明する。第
２図において、201は通常モードと監視モードを選択す
る入力端子、202はデータ出力端子（Ｄ（31−０））、2
03はＤ（31−０）を除く監視対象の出力端子、204は204
がLOWの場合にハイインピーダンス状態となり、HIGHの
場合に駆動状態にする出力ドライバ、205は出力バッフ
ァ、206は出力バッファ205および出力端子203の状態を
比較するビット単位の比較器、207は比較器206の全てが
一致を示すことを検出する全一致検出回路、208は外部
システムに対して通常モードのチップが、監視モードの
チップと異なる動作をしていることを示す出力端子であ
る。
マイクロプロセッサの構成例を説明する。ここでは、特
に32ビットのマイクロプロセッサについて説明する。第
２図において、201は通常モードと監視モードを選択す
る入力端子、202はデータ出力端子（Ｄ（31−０））、2
03はＤ（31−０）を除く監視対象の出力端子、204は204
がLOWの場合にハイインピーダンス状態となり、HIGHの
場合に駆動状態にする出力ドライバ、205は出力バッフ
ァ、206は出力バッファ205および出力端子203の状態を
比較するビット単位の比較器、207は比較器206の全てが
一致を示すことを検出する全一致検出回路、208は外部
システムに対して通常モードのチップが、監視モードの
チップと異なる動作をしていることを示す出力端子であ
る。
入力端子201が通常モードに設定されている場合には、
全ての監視対象の出力ドライバ204は駆動状態にあり、
回路206−208は特別な意味を持たない。入力端子201が
監視モードに設定されている場合には、監視対象の出力
端子202と203は出力ドライバ204によりハイインピーダ
ンスになり、出力端子202,203は入力状態になる。ただ
し、205の出力バッファは通常モード、監視モードにか
かわらず、アクセス単位に外部へ出力すべき内容を保持
する。このように監視モードに設定されている場合に
は、出力バッファ205と出力端子202,203の状態を比較器
（又は排他的論理和）206によりビット単位に比較し、
全てが一致をしめしていない場合には、出力端子208に
より外部システムに異常の発生を通知していた。
全ての監視対象の出力ドライバ204は駆動状態にあり、
回路206−208は特別な意味を持たない。入力端子201が
監視モードに設定されている場合には、監視対象の出力
端子202と203は出力ドライバ204によりハイインピーダ
ンスになり、出力端子202,203は入力状態になる。ただ
し、205の出力バッファは通常モード、監視モードにか
かわらず、アクセス単位に外部へ出力すべき内容を保持
する。このように監視モードに設定されている場合に
は、出力バッファ205と出力端子202,203の状態を比較器
（又は排他的論理和）206によりビット単位に比較し、
全てが一致をしめしていない場合には、出力端子208に
より外部システムに異常の発生を通知していた。
上述した従来例では、監視対象端子の比較結果がすべて
一致を示していることを検出しているために、次のよう
な欠点がある。
一致を示していることを検出しているために、次のよう
な欠点がある。
監視モードのチップが通常モードのチップとの出力の不
一致を検出した場合に、これまで通常モードで動作して
いたチップを切り離し、待機していたチップと監視モー
ドのチップを、割込み等で同期させて再度、継続動作を
させた場合に、その直後の外部装置へのデータライトア
クセスで、監視モードのチップが不必要な不一致を検出
する場合がある。
一致を検出した場合に、これまで通常モードで動作して
いたチップを切り離し、待機していたチップと監視モー
ドのチップを、割込み等で同期させて再度、継続動作を
させた場合に、その直後の外部装置へのデータライトア
クセスで、監視モードのチップが不必要な不一致を検出
する場合がある。
この減少は、32ビットのマイクロプロセッサの場合に
は、１回のアクセスで32ビットに満たないデータを出力
する場合に発生する。
は、１回のアクセスで32ビットに満たないデータを出力
する場合に発生する。
つまり、これまでの動作を継続している監視モードのチ
ップと、それまで待機していたチップでは、データライ
トのアクセスでは、データ端子に出力されるデータの全
てが、必ずしも全ては一致しないことに起因する。特
に、データタイプに応じて内部レジスタの保持を行なう
マイクロプロセッサでは、有効でないバイトに対するデ
ータは、通常、前のデータがそのまま出力されるためで
ある。
ップと、それまで待機していたチップでは、データライ
トのアクセスでは、データ端子に出力されるデータの全
てが、必ずしも全ては一致しないことに起因する。特
に、データタイプに応じて内部レジスタの保持を行なう
マイクロプロセッサでは、有効でないバイトに対するデ
ータは、通常、前のデータがそのまま出力されるためで
ある。
本発明の特徴は、出力バッファの情報が有効か無効かを
示す信号群と、前記信号群によって無効とみなされる比
較結果をマスクする回路とを有することにある。
示す信号群と、前記信号群によって無効とみなされる比
較結果をマスクする回路とを有することにある。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。こでは、
特に32ビットのマイクロプロセッサについて説明するが
他の数バイトにわたるデータバスを持つマイクロプロセ
ッサについても、同様に拡張することができる。第１図
において、101は通常モードと監視モードを選択する入
力端子、102は８本ずつのデータ出力端子（Ｄ（31−
０））、103はＤ（31−０）を除く監視対象のｎ本の出
力端子、104は101がLOWの場合にハイインピーダンスと
なり、HIGHの場合に駆動する外部出力ドライバ、105は
出力バッファ、106は出力バッファ105および出力ドライ
バ104の状態を比較するビット単位の比較器、107は全て
が一致を示すことを検出する全一致検出回路、208は外
部システムに対して通常モードのチップが、監視モード
のチップと異なる動作をしていることを示す出力端子、
109はデータ端子のバイト単位にそれらが有効か無効か
を示す信号群110はバイト単位に分割したデータ出力端
子に関する比較結果を、109の信号により、無効とみな
される比較結果をマスクにする回路である。
特に32ビットのマイクロプロセッサについて説明するが
他の数バイトにわたるデータバスを持つマイクロプロセ
ッサについても、同様に拡張することができる。第１図
において、101は通常モードと監視モードを選択する入
力端子、102は８本ずつのデータ出力端子（Ｄ（31−
０））、103はＤ（31−０）を除く監視対象のｎ本の出
力端子、104は101がLOWの場合にハイインピーダンスと
なり、HIGHの場合に駆動する外部出力ドライバ、105は
出力バッファ、106は出力バッファ105および出力ドライ
バ104の状態を比較するビット単位の比較器、107は全て
が一致を示すことを検出する全一致検出回路、208は外
部システムに対して通常モードのチップが、監視モード
のチップと異なる動作をしていることを示す出力端子、
109はデータ端子のバイト単位にそれらが有効か無効か
を示す信号群110はバイト単位に分割したデータ出力端
子に関する比較結果を、109の信号により、無効とみな
される比較結果をマスクにする回路である。
入力端子101が通常モードに設定されている場合には、
全ての監視対象の出力端子は駆動状態にあり、106−110
の回路は特別な意味を持たない。入力端子101が監視モ
ードに設定されている場合には、監視対象の出力端子10
2と103は出力ドライバ104によりハイインピーダンスに
なり、出力端子は入力状態になる。ただし、105の出力
バッファは通常モード、監視モードにかかわらず、アク
セス単位に外部へ出力すべき内容を保持する。このよう
に監視モードに設定されている場合には、出力バッファ
105と出力端子102,103の状態を比較器（又は排他的論理
和）106によりビット単位に比較し、全てが一致をしめ
していない場合には、出力端子108により外部システム
に異常の発生を通知している。但し、データ端子に関す
る比較に関しては、信号109によってバイト単位に分割
し、有効であるバイトのみ比較し、無効であるバイトに
関してはマスク回路110でマスクして一致したものとみ
なしている。本実施例ではマスク回路110としてORゲー
トを用いているので、信号109がハイレベルでマスク状
態となり、ロウレベルで比較器106の出力が全一致回路1
07に供給される。マスク回路110としてはANDゲート等の
他の論理ゲートを用いることができることは言うまでも
ない。
全ての監視対象の出力端子は駆動状態にあり、106−110
の回路は特別な意味を持たない。入力端子101が監視モ
ードに設定されている場合には、監視対象の出力端子10
2と103は出力ドライバ104によりハイインピーダンスに
なり、出力端子は入力状態になる。ただし、105の出力
バッファは通常モード、監視モードにかかわらず、アク
セス単位に外部へ出力すべき内容を保持する。このよう
に監視モードに設定されている場合には、出力バッファ
105と出力端子102,103の状態を比較器（又は排他的論理
和）106によりビット単位に比較し、全てが一致をしめ
していない場合には、出力端子108により外部システム
に異常の発生を通知している。但し、データ端子に関す
る比較に関しては、信号109によってバイト単位に分割
し、有効であるバイトのみ比較し、無効であるバイトに
関してはマスク回路110でマスクして一致したものとみ
なしている。本実施例ではマスク回路110としてORゲー
トを用いているので、信号109がハイレベルでマスク状
態となり、ロウレベルで比較器106の出力が全一致回路1
07に供給される。マスク回路110としてはANDゲート等の
他の論理ゲートを用いることができることは言うまでも
ない。
以上説明したように、本発明は、データ端子に関する比
較結果に対しては、バイト単位に分割し、有効バイトの
み選択して全一致検出する回路を有していることによ
り、監視モードのチップが通常モードのチップとの出力
の不一致を検出した場合に、これまで通常モードで動作
していたチップを切り離し、待機していたチップと監視
モードのチップを、割込み等で同期させて、再度継続動
作をさせた場合にも、その直後の外部装置へのデータラ
イトアクセスで、監視モードのチップが不必要な不一致
を検出することを無くすことができる。このことによ
り、従来の解決策に比べて、ハードウェア量が大きく増
えることもなく、ソフトウェアの処理を必要とせず、高
速に通常動作を再開できる効果がある。
較結果に対しては、バイト単位に分割し、有効バイトの
み選択して全一致検出する回路を有していることによ
り、監視モードのチップが通常モードのチップとの出力
の不一致を検出した場合に、これまで通常モードで動作
していたチップを切り離し、待機していたチップと監視
モードのチップを、割込み等で同期させて、再度継続動
作をさせた場合にも、その直後の外部装置へのデータラ
イトアクセスで、監視モードのチップが不必要な不一致
を検出することを無くすことができる。このことによ
り、従来の解決策に比べて、ハードウェア量が大きく増
えることもなく、ソフトウェアの処理を必要とせず、高
速に通常動作を再開できる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 101……通常モードと監視モードを選択するための入力
端子、102……データ端子、103……データ端子以外の監
視対象出力端子、104……出力ドライバ、105……出力バ
ッファ、106……比較器群、107……全一致検出回路、10
8……出力端子（一致、不一致を示す）、109……データ
端子の有効バイト信号群、110……データ比較のマスク
回路。
回路図である。 101……通常モードと監視モードを選択するための入力
端子、102……データ端子、103……データ端子以外の監
視対象出力端子、104……出力ドライバ、105……出力バ
ッファ、106……比較器群、107……全一致検出回路、10
8……出力端子（一致、不一致を示す）、109……データ
端子の有効バイト信号群、110……データ比較のマスク
回路。
Claims (1)
- 【請求項１】出力端子と、前記出力端子へ出力すべき情
報を保持する出力バッファと、前記出力バッファの情報
を前記出力端子に出力する出力ドライバと、前記出力ド
ライバの状態を駆動状態又はハイインピーダンス状態に
設定する入力端子と、前記出力端子の信号と前記出力バ
ッファの信号を比較するビットごとの比較器と、前記比
較器の出力がすべて一致を示していることを検出する全
一致検出回路とを有する前記マイクロプロセッサにおい
て、前記出力バッファの情報が有効か無効かを示す信号
群と、前記信号群によって無効とみなされる比較結果を
マスクする回路とを設けたことを特徴とするマイクロプ
ロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031458A JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
| DE69014665T DE69014665T2 (de) | 1989-02-09 | 1990-02-09 | Mikroprozessor mit verbessertem funktionellen Redundanzüberwachungsmodus. |
| US07/477,051 US5182754A (en) | 1989-02-09 | 1990-02-09 | Microprocessor having improved functional redundancy monitor mode arrangement |
| EP90102566A EP0382234B1 (en) | 1989-02-09 | 1990-02-09 | Microprocessor having improved functional redundancy monitor mode arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031458A JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210545A JPH02210545A (ja) | 1990-08-21 |
| JPH07117905B2 true JPH07117905B2 (ja) | 1995-12-18 |
Family
ID=12331817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031458A Expired - Lifetime JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5182754A (ja) |
| EP (1) | EP0382234B1 (ja) |
| JP (1) | JPH07117905B2 (ja) |
| DE (1) | DE69014665T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3502216B2 (ja) * | 1995-07-13 | 2004-03-02 | 富士通株式会社 | 情報処理装置 |
| DE10328059A1 (de) * | 2003-06-23 | 2005-01-13 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Überwachung eines verteilten Systems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810119A (en) * | 1971-05-04 | 1974-05-07 | Us Navy | Processor synchronization scheme |
| US4049957A (en) * | 1971-06-23 | 1977-09-20 | Hitachi, Ltd. | Dual computer system |
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| GB2019622B (en) * | 1978-04-14 | 1982-04-07 | Lucas Industries Ltd | Digital computing apparatus |
| DE3003291C2 (de) * | 1980-01-30 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Zweikanalige Datenverarbeitungsanordnung für Eisenbahnsicherungszwecke |
| US4839908A (en) * | 1986-02-03 | 1989-06-13 | Canon Kabushiki Kaisha | Transmission control apparatus |
| JPS6444632A (en) * | 1987-08-13 | 1989-02-17 | Pioneer Electronic Corp | Data controller in rds receiver |
-
1989
- 1989-02-09 JP JP1031458A patent/JPH07117905B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-09 EP EP90102566A patent/EP0382234B1/en not_active Expired - Lifetime
- 1990-02-09 US US07/477,051 patent/US5182754A/en not_active Expired - Lifetime
- 1990-02-09 DE DE69014665T patent/DE69014665T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0382234A2 (en) | 1990-08-16 |
| DE69014665T2 (de) | 1995-07-06 |
| EP0382234A3 (en) | 1991-07-10 |
| DE69014665D1 (de) | 1995-01-19 |
| EP0382234B1 (en) | 1994-12-07 |
| US5182754A (en) | 1993-01-26 |
| JPH02210545A (ja) | 1990-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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