DE69014665T2

DE69014665T2 - Mikroprozessor mit verbessertem funktionellen Redundanzüberwachungsmodus.

Info

Publication number: DE69014665T2
Application number: DE69014665T
Authority: DE
Inventors: Yasuhiko Koumoto; Koji Maemura
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1989-02-09
Filing date: 1990-02-09
Publication date: 1995-07-06
Anticipated expiration: 2010-02-10
Also published as: EP0382234A2; EP0382234A3; DE69014665D1; JPH07117905B2; EP0382234B1; US5182754A; JPH02210545A

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Diese Erfindung bezieht sich auf einen Mikroprozessor und insbesondere auf einen Mikroprozessor mit einer verbesserten Funktions-Redundanz-Monitor(FRM)- Modus-Anordnung, durch die ein sehr zuverlässiges Mehrprozessorsystem realisiert werden kann.

Beschreibung des Stands der Technik

Mit den neuesten erkennbaren Entwicklungen in Mikroprozessorsystemen wird eine Vielzahl umfangreicher Anwendungen davon in Anordnungen, wie zum Beispiel in elektronischen Fernvermittlungsstellen, On-Line-Kassiersystemen in Banken, medizinischen Apparaten, etc., gefunden. Jedoch wird von Computersystemen für solche Anordnungen verlangt, daß sie einen außerordentlich zuverlässigen Betrieb zeigen.
Eine Möglichkeit, diese strenge Zuverlässigkeitsanforderung zu erreichen, ist es, ein Mehrprozessorsystem zu verwenden, in dem zwei Prozessoren enthalten und so angeordnet sind, daß sie unabhängig voneinander in verschiedenen Modi arbeiten (nämlich in Normal- und FRM-Modi). Dies führt dazu, daß der Betrieb des Prozessors überwacht und jede Abnormität ermittelt wird. Insbesondere werden die Ausführungsergebnisse (Adressen und/oder Daten, die durch die Befehlsausführung erhalten werden) der zwei Prozessoren in dem FRM-Modus-Prozessor verglichen, um das Vorhandensein oder Nichtvorhandensein einer Funktionsstörung und/oder Abnormität festzustellen. Diese zwei Prozessoren sind über Adreß-, Daten- und Steuer-Busse miteinander verbunden.
Ein Normal-Modus-Prozessor führt die gewöhnliche Gesamtsystemsteuerung durch Ausgeben einer Adresse zum Holen eines dadurch gekennzeichneten Befehls (von Befehlen) aus, wobei er die obengenannten Busse und das Holen des Befehls (der Befehle) von einem Programmspeicher betreibt, den geholten Befehl (die geholten Befehle) ausführt und wieder die Busse für das Lesen von Daten von dem Speicher oder für das Schreiben von Daten in diese hinein ansteuert.
Andererseits arbeitet der FRM-Modus-Prozessor unabhängig vom Normalmodus-Prozessor, aber auf exakt dieselbe Weise. D.h., der FRM-Modus-Prozessor erzeugt eine Adresse zum Holen desselben Befehls (derselben Befehle), wie der Normalmodus-Prozessor, holt dieselben und führt sie aus. Jedoch greift der FRM- Modus-Prozessor weder auf den Speicher noch auf periphäre Einheiten zu nämlich er steuert keinen der obengenannten Busse zu diesem Zweck an. Der FRM-Modus-Prozessor empfängt die Ausführungsergebnisse vom Normalmodus- Prozessor und vergleicht sie mit solchen, die darin erzeugt werden. Für den Fall, daß die Ausführungsergebnisse der zwei Prozessoren nicht übereinstimmen, gibt der FRM-Prozessor ein Nichtübereinstimmungssignal aus, das an eine Systemsteuerungseinheit angelegt wird, die wiederum temporär die Operationen der zwei Prozessoren einfriert und sie danach wieder aufnimmt.
Solch ein Stand der Technik ist allgemein in dem Dokument "Digest of Papers of the 33rd IEEE Computer Society International Conference, Washington, 29. Februar - 4. März 1988, Seiten 36-42, IEEE, New York, USA", in einem Artikel mit dem Titel "V60/V70 Microprocessor and its Systems Support Functions" von Y.YANO und anderen, offenbart.
Ehe die vorliegende Erfindung detailliert diskutiert wird, wird ein bekannter Prozessor, der in einem FRM-Modus arbeitet, unter Bezugnahme auf die Figuren 1, 2 und 3 beschrieben, wobei auf die Figuren 2 und 3 später zusammen mit der vorliegenden Erfindung wieder Bezug genommen wird.
Figur 1 ist ein Blockschaltbild, das ein Mehrfach-Prozessorsystem 10 mit zwei Prozessoren 12 und 14 zeigt.
Unter Bezugnahme auf Figur 1 haben die zwei Prozessoren 12 und 14 den gleichen Aufbau. Jeder der Prozessoren 12 und 14 hat Datenanschlüsse (DT), Adreßanschlüsse (AT) und Steueranschlüsse (CT), die jeweils mit Daten-, Adreß- und Steuerbussen 16, 18 und 20 auf die dargestellte Weise verbunden sind. Weiterhin ist ein Speicher 34 zum Speichern eines Ausführungsprogramms (von Ausführungsprogrammen) und periphäre Einheiten 36 vorgesehen. Es wird vorausgesetzt, daß die Prozessoren 12 und 14 im Normal- bzw. FRM-Modus arbeiten.
Der Prozessor 12 ist mit einem Anschluß 24A versehen, der dazu dient, ein Moduskennzeichnungssignal (NFMD) zu empfangen. Wenn dieses Signal (zum Beispiel) den logischen Wert "1" annimmt, wird der Prozessor 12 veranlaßt, in einem Normalmodus zu arbeiten. Der Prozessor 12 hat weiterhin einen Einfrieranschluß 26A und einen Übereinstimmungs-/Nichtübereinstimmungs-Anschluß 28A. Der Einfrieranschluß 28A empfängt von einer Systemsteuerungseinheit 32 ein Einfriersignal (BFREZ), das temporär den Betrieb des Prozessors 12 in dem Fall anhält, daß eine Nichtübereinstimmung zwischen den Ausführungsergebnissen der zwei Prozessoren 12 und 14 ermittelt wird. Es sollte bemerkt werden, daß angenommen worden ist, daß der Prozessor 12 in einem Normal-Modus mit offenem (nämlich nicht verwendeten) Übereinstimmungs-/Nichtübereinstimmungs- Anschluß 28A arbeitet. Die Anschlüsse 24A, 26A sind mit der Systemsteuerungseinheit 32 verbunden. Weiterhin ist ein Taktgenerator 30 mit dem Prozessor 12 mittels eines Taktanschlusses 22A verbunden. Eines der Steuersignale, das von den Steueranschlüssen CT erzeugt wird, ist ein Buszyklus-Startsignal BCYST, das den Beginn jedes Buszyklus anzeigt. Das Signal BCYST wird an die Systemsteuereinheit 32 angelegt.
Auf ähnliche Weise ist der andere Prozessor 14 mit einer Vielzahl von Anschlüssen 22B, 24B, 26B und 28B versehen, die mit den Anschlüssen 22A, 24A, 26A bzw. 28A des Prozessors 12 übereinstimmen. Der Prozessor 14 wird dazu veranlaßt, als Antwort auf ein Modus-Kennzeichnungssignal (NFMD), das (zum Beispiel) einen logischen Wert "0" annimmt, in einem FRM-Modus zu arbeiten. In der Anordnung der Figur 1 wird ein Übereinstimmungs- /Nichtübereinstimmungssignal von dem Prozessor 14 an die Systemsteuerungseinheit 32 über den Anschluß 28B geliefert.
Figur 2 ist ein Blockschaltbild, das den Prozessor 14 von Figur 1 zeigt. Der Prozessor 12 kommt in derselben Anordnung wie der Prozessor 14 vor, und somit werden die Details seines Aufbaus zur Vereinfachung in Figur 2 nicht gezeigt.
Wie in Figur 2 gezeigt, umfaßt der Prozessor 14 eine Bussteuerungseinheit 40 zum Steuern der Busse DT, AT und CT mittels einer FRM-Schaltung 42, einer Befehls-Vorausleseeinheit 44, eines Befehlsdecoders 46 zum Decodieren von Befehlen, die von der Einheit 44 geliefert werden, einer Effektivadressen-Einheit 48 zum Festlegen effektiver Adressen für Operandendaten und einer Ausführungseinheit 50. Diese Schaltungen sind wie gezeigt verbunden. Die obengenannten Schaltungen 40, 44, 46, 48 und 50 sind dem Fachmann bekannt. Dementsprechend wird zur Vereinfachung deren detaillierte Beschreibung ausgelassen.
Die FRM-Schaltung 42 ist zwischen der Bussteuerungseinheit 40 und den Bussen DT, AT und CT über eine Vielzahl von Anschlüssen 60A-60N vorgesehen. Wie vorher erwähnt, arbeitet der Prozessor 14 in einem FRM-Modus als Antwort auf das NFMD-Signal, das über den Anschluß 24B an die FRM-Schaltung 42 angelegt ist, um einen logischen Wert "0" anzunehmen. Das Übereinstimmungs- /Nichtübereinstimmungssignal, das von der FRM-Schaltung 42 erzeugt wird, wird nun detailliert unter Bezugnahme auf Figur 3 beschrieben.
Figur 3 ist ein Blockschaltbild, das eine bekannte FRM-Schaltung 42' und die Bussteuerungseinheit 40' zeigt, die einen Teil des Prozessors 14 (Figur 2) bilden und die jeweils der Schaltung 42 bzw. der Einheit 40 in Figur 2 entsprechen. Es sollte bemerkt werden, daß (a) die anderen Schaltungen 44, 46 und 50 des Prozessors 14 (Figur 2) ausgelassen sind, indem sie auf die Anordnung der Figur 3 ohne Modifikationen anwendbar sind, und (b) nur eine Ausgangsstufe der Einheit 40' in Figur 3 gezeigt ist. Es wird angenommen, daß der Prozessor 14 ein 32-Bit- Typ ist.
Die FRM-Schaltung 42' umfaßt zwei Ausgangstreiber 70 und 72, zwei Komparatoren 74 und 76, die jeweils Bit-für-Bit-Vergleiche zwischen daran anliegenden Daten ausführen. Diese Schaltung umfaßt weiterhin eine Koinzidenzschaltung 78 mit Eingangsanschlüssen, die mit den Ausgängen der Komparatoren 74 und 76 verbunden sind. Das Ausgangssignal (nämlich das Übereinstimmungs- /Nichtübereinstimmungssignal) der Koinzidenzschaltung 78 wird über den Anschluß 28B an die Systemsteuerungseinheit 32 (Figur 1) angelegt. Jeder der Ausgangstreiber 70, 72 umfaßt einen Signalspeicher und einen dreistufigen Bustreiber (beide nicht gezeigt). Andererseits hat die Bussteuerungseinheit 40' eine Ausgangsstufe mit zwei Ausgangsspuffern 80 und 82, die die Ausführungsergebnisse (Daten und Adressen), die im Prozessor 14 selbst erhalten wurden, speichern. Genauer gesagt, speichert der Ausgangspuffer 80 Operandendaten, während der Ausgangspuffer 82 Adreßdaten speichert. Die Ausgangspuffer 80 und 82 sind jeweils mit den Komparatoren 74 und 76 verbunden und liefern ihre Inhalte an die Komparatoren 74 bzw. 76.
Wie vorher erwähnt, arbeitet der Prozessor 14 in einem FRM-Modus als Antwort auf das NFMD-Signal, das einen logischen Wert "0" annimmt. In solch einem Fall werden die Ausgangstreiber 70 und 72 gesperrt, wodurch die Operanden- und Adreß-Daten von den Ausgangspuffern 80, 82 nicht an die Anschlüsse 60A, 60N angelegt werden. Andererseits werden die Ausgangstreiber 70, 72 für den Fall gesperrt, daß der Prozessor 14 in einem Normalmodus als Antwort auf das NFMD-Signal, das einen logischen Wert "1" annimmt, arbeitet, und erlauben es, daß die Inhalte der Ausgangspuffer 80, 82 an die Busse DT und AT mittels der Anschlüsse 60A und 60N angelegt werden.
Die Koinzidenzschaltung 78 wird durch die Ausgangssignale der Komparatoren 74, 76 beliefert. In dem Fall, daß alle Komparatoren 74, 76 Übereinstimmung zeigen, gibt die Schaltung 78 ein Übereinstimmungssignal aus. Herrscht keine totale Übereinstimmung, erzeugt die Schaltung 78 ein Nichtübereinstimmungssignal. Diese Übereinstimmungs- und Nichtübereinstimmungssignale entsprechen einem Übereinstimmungs-/Nichtübereinstimmungssignal, das (nur als Beispiel) den logischen Wert "1" und "0" annimmt. Als Antwort auf das Nichtübereinstimmungssignal legt das Systemsteuerungssignal (Figur 1) das BFREZ-Signal an die Prozessoren 12, 14 an, um deren Betrieb temporär anzuhalten. Anschließend starten die Prozessoren 12, 14 ihren Betrieb wieder.
Die bekannte, in Figur 3 gezeigte Anordnung bringt jedoch die folgende Schwierigkeit mit sich. In dem Fall, daß ein fehlerhaftes Signal am Ausgang des Komparators 74 erscheint, wegen Ausführens eines Schreibbefehls an Daten, die nicht die gesamten 32 Bit unmittelbar nach dem Neustart aufweisen, verursacht ein fehlerhaftes Ausgangssignal vom Komparator 74, daß die Koinzidenzschaltung 78 ein Nichtübereinstimmungssignal ausgibt. Anders ausgedrückt, in dem Fall, daß (a) ein Ausgangspuffer 80 Daten speichert, die nicht die gesamten 32 Bits zu der Zeit aufweisen, zu der die Prozessoren 12, 14 ihre Operationen beenden und (b) der Ausgangspuffer 80 die Daten zurückbehält, wenn die Prozessoren 12, 14 ihre Operationen nach einem gegebenen Zeitintervall wieder starten, dann gibt es die Möglichkeit, daß ein Nichtübereinstimmungssignal wieder erzeugt wird, ungeachtet der normalen Operationen der Prozessoren 12, 14, wenn die Prozessoren 12, 14 tatsächlich arbeiten.

Zusammenfassung der Erfindung

Es ist eine Aufgabe dieser Erfindung, einen Prozessor mit einer verbesserten FRM-Monitor-Anordnung vorzusehen, durch die ein Erzeugen eines fehlerhaften Nichtübereinstimmungssignals verhindert werden kann.
Um das obengenannte Ziel zu erreichen, wird eine Vielzahl von Verknüpfungsgliedern zwischen den Puffern und einer Koinzidenzschaltung angeordnet. Die Verknüpfungsglieder sind auch mit Anschlüssen verbunden, durch die Daten während eines Überwachungs-Modus eingegeben werden. Ein Generator für ungültige Byteinformationen ist mit den Verknüpfungsgliedern verbunden und liefert ein Signal, das ausgewählt ist, die Auswirkungen von Schreibbefehlen, die anhand von unvollständigen Worten ausgeführt werden, zu maskieren, und somit die Erzeugung eines fehlerhaften Nichtübereinstimmungssignals zu verhindern.
Noch genauer gesagt, umfaßt die Erfindung einen Mikroprozessor wie in Anpruch 1 beansprucht.

Kurze Beschreibung der Zeichnungen

Die Merkmale und Vorteile der Erfindung werden klarer verständlich anhand der folgenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen, in denen:
Figur 1 ein Blockschaltbild ist, das ein Mehrprozessorsystem zeigt, das in den einleitenden Absätzen der vorliegenden Beschreibung diskutiert wurde;
Figur 2 ein Blockschaltbild ist, das einen Teil der Anordnung der Figur 1 zeigt, die in den einführenden Absätzen der vorliegenden Erfindung diskutiert wurde;
Figur 3 ein Blockschaltbild ist, das eine bekannte FRM-Modus-Anordnung zeigt, die auch in den einleitenden Absätzen der vorliegenden Erfindung offenbart ist; und
Figur 4 ein Blockschaltbild ist, das eine erfindungsgemäße FRM-Schaltung zeigt.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Eine Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Figur 4 diskutiert.
Figur 4 zeigt eine FRM-Schaltung 42" und eine Bussteuerungseinheit 40", die entsprechend mit der Schaltung 42' und der Einheit 40' in Figur 3 übereinstimmen. Ähnlich der Anordnung der Figur 3 werden die anderen Einheiten 44, 46 und 50 des Prozessors 14 (Figur 2) in Figur 4 insoweit nicht gezeigt, als sie innerhalb der Anordnung der Figur 4 ohne oder mit sehr kleinen Modifikationen vorgesehen werden können.
In Figur 4 wird nur eine Ausgangsstufe der Bussteuerungseinheit 40" gezeigt. In diesem Fall wird auch angenommen, daß der Prozessor von einem 32-Bit-Typ ist.
Die FRM-Schaltung 42" umfaßt fünf Ausgangstreiber 100 bis 104, fünf Komparatoren 110 bis 114, die jeweils Bit-für-Bit-Vergleiche zwischen Daten ausführen, die auf Byte-Basis daran angelegt sind, und umfaßt weiterhin eine Koinzidenzschaltung 115 mit Eingangsanschlüssen, die mit den Ausgängen der Komparatoren 110 bis 114 verbunden sind. Das Ausgangssignal der Koinzidenzschaltung 115 (nämlich das Übereinstimmungs-/Nichtübereinstimmungssignal) wird an die Systemsteuerungseinheit 32 (Figur 1) über den Anschluß 28B angelegt. Jeder der Ausgangstreiber 100 bis 104 umfaßt einen Signalspeicher und einen (nicht gezeigten) dreistufigen Bustreiber.
Die Bussteuerung 40" hat eine Ausgangsstufe, die fünf Ausgangspuffer 120 bis 124 umfaßt, und umfaßt weiterhin einen Generator 125 für effektive Byteinformationen. Jeder der Ausgangstreiber 120 bis 124 ist derselbe wie der Ausgangstreiber 80 (82) in Figur 3. Der Generator 125 wird von der Befehlsdecodereinheit 46 (Figur 2) mit ungültigen Byteinformationen beliefert, die die Zahl der ungültigen Bytes und deren Position anzeigen, und decodiert dann die empfangene Information.
Wie gezeigt, umfaßt die FRM-Schaltung 115 weiterhin ODER-Glieder 130- 133. In dem Fall, daß ein fehlerhaftes Signal an einem Ausgang eines der Komparatoren 110 bis 113 erscheint, wegen der Ausführung eines Schreibbefehls auf Daten, die nicht die gesamten 32 Bits unmittelbar nach einem Neustart aufweisen, wird ein entsprechendes Signal für ungültige Bytes an das geeignete ODER-Glied durch den Generator 125 zur Erzeugung von Information bezüglich ungültiger Bytes angelegt. Dies bewirkt, daß ein fehlerhaftes Ausgangssignal von dem in Frage kommenden Komparator durch das Signal für ungültige Bytes zurückgegeben wird. Dementsprechend empfängt die Koinzidenzschaltung 115 ein Eingangssignal, das Koinzidenz wegen der Maskierung fehlerhafter Ergebnisse vom Komparator anzeigt, und die FRM-Schaltung wird davon abgehalten, ein Nichtübereinstimmungssignal auszugeben.
Obwohl die obenerwähnte Ausführungsform so beschrieben wurde, daß sie ODER-Glieder in der Maskierungseinheit verwendet, liegt es innerhalb des Anwendungsbereichs der vorliegenden Erfindung, UND-Glieder anstelle dieser in dem Fall zu verwenden, daß die logischen Pegel der Komparatoren 110 bis 113 entgegengesetzt sein sollten.
Es wird weiterhin verstanden, daß die vorliegende Erfindung nicht auf Anordnungen mit zwei Prozessoren beschränkt ist und auf Systeme mit drei oder mehr Prozessoren angewendet werden kann. Zum Beispiel ist es möglich, die Erfindung auf Systeme anzuwenden, in denen zwei Prozessoren zum Überwachen verwendet werden und in denen die Ergebnisse, die durch die zwei Überwachungseinheiten erreicht wurden, in einer Abstimmungsanordnung verwendet werden, um festzulegen, welcher Prozessor eine Funktionsstörung hat.

Claims

1. Mikroprozessor (14), der folgendes umfaßt:

eine Vielzahl von Ausgangstreibern (100-104) zum Ausgeben der Inhalte einer Vielzahl von entsprechenden Ausgangspuffern (120-124) mittels einer Vielzahl von Anschlüssen (60A-60N) während eines normalen Modus und zum Blokkieren der Ausgaben der Vielzahl von Ausgangspuffern an die Vielzahl von Anschlüssen während eines Überwachungsmodus;

eine Vielzahl von Komparatoren (110-114), die mit der Vielzahl von Ausgangspuffern und der Vielzahl von Anschlüssen verbunden ist, wobei die Vielzahl von Komparatoren angeordnet ist, um Signale zu vergleichen, die aus Bytes gebildet werden, die an den Anschlüssen und den Ausgängen der Ausgangspuffer in dem Überwachungsmodus auftreten;

eine Koinzidenzschaltung (115) zum Bestimmen, ob alle Ausgangssignale der Komparatoren koinzident sind oder nicht, und zum Liefern eines Übereinstimmungs- oder Nichtübereinstimmungs-Signals;

dadurch gekennzeichnet, daß er weiterhin folgendes umfaßt:

einen Generator (125) zur Erzeugung von Informationen bezüglich ungültiger Bytes, der mit der Koinzidenzschaltung mittels einer Vielzahl von logischen Gliedern (130-134) verbunden ist, wobei die Vielzahl von logischen Gliedern zwischen den Komparatoren und der Koinzidenzschaltung verbunden ist, und wobei der Generator (125) und die Vielzahl von logischen Gliedern (130-134) eine Maskierungseinrichtung festlegen, um die Ausgabe eines falschen Übereinstimmungs- oder Nichtübereinstimmungs-Signals von der Koinzidenzschaltung zu verhindern, wobei der Generator (125) mit Informationen bezüglich ungültiger Bytes von der Mikroprozessor-Befehlsdecoder-Einheit versorgt wird, die die ungültigen Bytes der Signale, die am Ausgang des Ausgangspuffers (120-124) in dem Überwachungsmodus auftreten, anzeigen und die empfangenen Informationen decodieren.

2. Mikroprozessor nach Anspruch 1, wobei jedes logische Glieder ein ODER-Glied ist.

3. Mikroprozessor nach Anspruch 1, wobei jedes logische Glied ein UND- Glied ist.