JPS59170951A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS59170951A JPS59170951A JP58044709A JP4470983A JPS59170951A JP S59170951 A JPS59170951 A JP S59170951A JP 58044709 A JP58044709 A JP 58044709A JP 4470983 A JP4470983 A JP 4470983A JP S59170951 A JPS59170951 A JP S59170951A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- cpu121
- abnormality
- cpus
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のＣＰＵ（セントラル・プロセッシング
・ユニット）ヲ有する電子機器に関する。
・ユニット）ヲ有する電子機器に関する。
最近、たとえば紙葉類を搬送区分処理する電子機器など
の大形システム竜子機器は勿論のこと、単一の電子機器
においても、その中に複数のＣＰＵが使用される場合が
多（、機能がより複雑になってきている。そこでよ（問
題になるのが、これらのＣＰＵの１つが異常になった場
合にどのように処理を行うかということである。
の大形システム竜子機器は勿論のこと、単一の電子機器
においても、その中に複数のＣＰＵが使用される場合が
多（、機能がより複雑になってきている。そこでよ（問
題になるのが、これらのＣＰＵの１つが異常になった場
合にどのように処理を行うかということである。
通常は第１図に示すように、１つのメインＣＰＵ１に対
して複数のサブＣＰＵ２．〜２ｎ’ｊＣ接続してなる構
成が多く、サブＣＰ ｕ ｚ 、〜２ｎに異常が発生し
た場合は従来、メインＣＰＵｆが異常が発生した箇所に
応じた異常シード′ｆｃ認識可能な方法で操作〕やネル
などに表示し、システム全体をダウンさせる手段をとっ
でいた。しかしながら、このような手段を用いた電子機
器においては、きわめてまれに発生するノイズや、シス
テム稼動中のまれな条件が重なったときに発生する異常
の場合、その原因追求がきわめて困難で、いたずらにダ
ウン時間をのばし、電子機器の使用効率を著しく低下さ
せてしまうという問題があった。
して複数のサブＣＰＵ２．〜２ｎ’ｊＣ接続してなる構
成が多く、サブＣＰ ｕ ｚ 、〜２ｎに異常が発生し
た場合は従来、メインＣＰＵｆが異常が発生した箇所に
応じた異常シード′ｆｃ認識可能な方法で操作〕やネル
などに表示し、システム全体をダウンさせる手段をとっ
でいた。しかしながら、このような手段を用いた電子機
器においては、きわめてまれに発生するノイズや、シス
テム稼動中のまれな条件が重なったときに発生する異常
の場合、その原因追求がきわめて困難で、いたずらにダ
ウン時間をのばし、電子機器の使用効率を著しく低下さ
せてしまうという問題があった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、ノイズや特異な現象によってダウンする
ことを防止し、稼動率が飛躍的に向上する電子機器を提
供することにある。
するところは、ノイズや特異な現象によってダウンする
ことを防止し、稼動率が飛躍的に向上する電子機器を提
供することにある。
本発明は、複数のＣＰＵ−１有する電子機器において、
ＣＰＵに異常が発生した場合、その異常を他の特定のＣ
Ｐ Ｕが検出することにより、′電子機器を安全側にし
、異常ＣＰＵｆ９セットし、再スタートｋかけることに
より、電子機器がダウンすること全防止し得るようにし
たものである。
ＣＰＵに異常が発生した場合、その異常を他の特定のＣ
Ｐ Ｕが検出することにより、′電子機器を安全側にし
、異常ＣＰＵｆ９セットし、再スタートｋかけることに
より、電子機器がダウンすること全防止し得るようにし
たものである。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第２図において、１１はメインＣＰＵ、１２１〜１２．
１はこのメインＣＰＵＩ Ｉによってそれぞれ制御され
るザブＣＰ Ｕで、これらはパスライン１３によって接
続されている。上記パスライン１３１ｄ、ｙ’−タバス
ライン、アドレスバスラインおよびコントロールライン
からなる。
１はこのメインＣＰＵＩ Ｉによってそれぞれ制御され
るザブＣＰ Ｕで、これらはパスライン１３によって接
続されている。上記パスライン１３１ｄ、ｙ’−タバス
ライン、アドレスバスラインおよびコントロールライン
からなる。
１４はリセットスイッチで、押釦スイッチあるいは電源
イニシャルスイッチ、あるいはその両方の論理オアでも
よい。１５．〜１５ｎはノア回路で、その各出力はそれ
ぞれサブＣＰＵ１２＋〜１２ｎの各リセット端子に供給
される。そして、上記リセットスイッチ１４からのリセ
ット信号は、メインＣＰＩＪ２Ｚのリセット端子に供給
されるとともに、ノア回路１５１〜１５ｎの各一方の入
力端子にそれぞれ供給される。また、メインＣＰＵＩ
１の入出力ポート端子はそれぞれノア回路１５１〜１５
ｎの各地方の入力端子に接続される。さらに、メインＣ
ＰＵ１１には、サブＣＰＵの異常を検出するためのタイ
マ１６が接続されている。
イニシャルスイッチ、あるいはその両方の論理オアでも
よい。１５．〜１５ｎはノア回路で、その各出力はそれ
ぞれサブＣＰＵ１２＋〜１２ｎの各リセット端子に供給
される。そして、上記リセットスイッチ１４からのリセ
ット信号は、メインＣＰＩＪ２Ｚのリセット端子に供給
されるとともに、ノア回路１５１〜１５ｎの各一方の入
力端子にそれぞれ供給される。また、メインＣＰＵＩ
１の入出力ポート端子はそれぞれノア回路１５１〜１５
ｎの各地方の入力端子に接続される。さらに、メインＣ
ＰＵ１１には、サブＣＰＵの異常を検出するためのタイ
マ１６が接続されている。
このような構成において動作を説明する。電源オン後、
電源イニシャルの間リセットスイッチ１４がオン状態に
あり、よってメインＣＰＵ１ノおよびサブＣ’、ＰＵ１
２．〜１２ｎはそれぞれリセットされる。そして、リセ
ットスイッチ１４がオフ状態になると、メインＣＰＵＩ
Ｉは動作を開始し、通常はサブＣＰＵ１２．〜１２ｎが
動作に必要なデータ（またはコマンドとも言う）を転送
すると同時に、タイマ１６に各サブＣＰＵ１２．〜１２
ｎで必要とする処理時間をＣＰＵごとにセットする。サ
ブＣＰＵ１２．〜１２ｎは、メインＣＰＵＩＩから転送
されたデータにしたがってそれぞれ指定された範囲の機
能を実現した後、あるいはその途中経過をメインＣＰＵ
ＩＩ、に転送する。メインＣＰＵ１１は、サブＣＰＵ１
２．〜１２ｎから転送されてくるデータを基に総合的な
判断を行い、種々のデータ処理あるいは制御などを行う
とともに、タイマ１６にセットした所定時間内に各サブ
ＣＰＵ１２、〜１２ｎから所定の応答があったか否かを
チェックし、応答がなければそのＣＰ Ｕに異常が発生
したものと判断してリセットする。すなわち、たとえば
サブＣＰＵＺ２．が稼動中にきわめて低い確率で発生す
るノイズあるいけ特異な現象のためにメインＣＰＵＪ
Ｊに対して応答が不可能になったとする。こうなると、
サブＣＰＵ１２１からメインＣＰＵＩ １への一応答が
なく、しかる後タイマ１６がタイムオ乎パするので、メ
インＣＰＵＩ １はサブｃｐｕｚ２．に異常が発生した
ものと判断し、対応する入出力ポート端子に″′０″信
号を出力してサブＣＰＵ１２、全リセットする。この場
合、たとえば紙葉類を搬送区分処理する電子機器におい
ては、再処理できるように区分子−ト全一時変更したの
ち上記入出力ポート端子に″０″信号全出力し、メイｙ
ｃＰＵ１１は再ヒ−１ｊ−ブｃＰＵ１２Ｉに必要なデー
タを転送して通常の動作を行わせる。これにより、ノイ
ズまたは特異な現象が発生Ｉ７たために処理できなかっ
た１枚の紙葉類を再処理ポケットに搬送１〜、他の紙葉
類は通常通り処理を行うことができる。再処理ポケット
の１枚は他の紙葉類といっしょに再び処理をすればよい
。このようにすることによって、電子機器がノイズや特
異な現象によってダウンすることを防止でき、電子機器
の稼動率が飛躍的に向上する。
電源イニシャルの間リセットスイッチ１４がオン状態に
あり、よってメインＣＰＵ１ノおよびサブＣ’、ＰＵ１
２．〜１２ｎはそれぞれリセットされる。そして、リセ
ットスイッチ１４がオフ状態になると、メインＣＰＵＩ
Ｉは動作を開始し、通常はサブＣＰＵ１２．〜１２ｎが
動作に必要なデータ（またはコマンドとも言う）を転送
すると同時に、タイマ１６に各サブＣＰＵ１２．〜１２
ｎで必要とする処理時間をＣＰＵごとにセットする。サ
ブＣＰＵ１２．〜１２ｎは、メインＣＰＵＩＩから転送
されたデータにしたがってそれぞれ指定された範囲の機
能を実現した後、あるいはその途中経過をメインＣＰＵ
ＩＩ、に転送する。メインＣＰＵ１１は、サブＣＰＵ１
２．〜１２ｎから転送されてくるデータを基に総合的な
判断を行い、種々のデータ処理あるいは制御などを行う
とともに、タイマ１６にセットした所定時間内に各サブ
ＣＰＵ１２、〜１２ｎから所定の応答があったか否かを
チェックし、応答がなければそのＣＰ Ｕに異常が発生
したものと判断してリセットする。すなわち、たとえば
サブＣＰＵＺ２．が稼動中にきわめて低い確率で発生す
るノイズあるいけ特異な現象のためにメインＣＰＵＪ
Ｊに対して応答が不可能になったとする。こうなると、
サブＣＰＵ１２１からメインＣＰＵＩ １への一応答が
なく、しかる後タイマ１６がタイムオ乎パするので、メ
インＣＰＵＩ １はサブｃｐｕｚ２．に異常が発生した
ものと判断し、対応する入出力ポート端子に″′０″信
号を出力してサブＣＰＵ１２、全リセットする。この場
合、たとえば紙葉類を搬送区分処理する電子機器におい
ては、再処理できるように区分子−ト全一時変更したの
ち上記入出力ポート端子に″０″信号全出力し、メイｙ
ｃＰＵ１１は再ヒ−１ｊ−ブｃＰＵ１２Ｉに必要なデー
タを転送して通常の動作を行わせる。これにより、ノイ
ズまたは特異な現象が発生Ｉ７たために処理できなかっ
た１枚の紙葉類を再処理ポケットに搬送１〜、他の紙葉
類は通常通り処理を行うことができる。再処理ポケット
の１枚は他の紙葉類といっしょに再び処理をすればよい
。このようにすることによって、電子機器がノイズや特
異な現象によってダウンすることを防止でき、電子機器
の稼動率が飛躍的に向上する。
なお、前記実施例では、メインＣＰＵが複数のサブｃｐ
ｖ１（管理しリセットする場合に適用したが、逆にサブ
ＣＰＵＱ中の１つがメインＣＰＵの動作を管理しリセッ
トする場合にも適用できる。
ｖ１（管理しリセットする場合に適用したが、逆にサブ
ＣＰＵＱ中の１つがメインＣＰＵの動作を管理しリセッ
トする場合にも適用できる。
以上詳述したように本発明によれば、ノイズや特異な現
象によってダウンすることを防止し、稼動率が飛躍的に
向上する電子機器を提供できる。
象によってダウンすることを防止し、稼動率が飛躍的に
向上する電子機器を提供できる。
第１図は従来の電子機器の構成図、第２図は本発明の一
実施例を示す構成図である。
実施例を示す構成図である。
１１・・・メインＣＰＵ、１２．〜１２Ｉ、・・・サブ
ＣＰＵ、Ｚ、？・・・パスライン、１４・・・リセット
スイッチ、１５□〜１５ｎ・・・ノア回路、１６・・・
タイマ。
ＣＰＵ、Ｚ、？・・・パスライン、１４・・・リセット
スイッチ、１５□〜１５ｎ・・・ノア回路、１６・・・
タイマ。
Claims (1)
- 【特許請求の範囲】 （１、）複数のＣＰ Ｕ （セントラル・プロセッシン
グ・ユニット）ヲ有する電子機器において、前記ＣＰＵ
０中の少なくとも１つの特定のＣＰＵが他のＣＰ Ｕに
異常が発生したときこれを検出してそのｃ ｐ Ｕ ６
リセツトするように構成してなることを％−徴とする電
子機器。 （２）複数のＣＰ ＵはメインＣＰＴＪとこのメインＣ
Ｉ） Ｕによって制御されるサブｃＰＵとがらなり、特
定のＣＰＵはメインＣＰＵで、他のＣＰＵはサブＣＰＵ
である特許請求の範囲第１項記載の′廠ｆ機器。 ＋３１ ％定のｃＰＵが他のｃｐ’ｏ＋＝発生シタ異
常を検出する手段は、特定のＣＰＵが他のＣＰＵに対し
て出力した要求に対して所定時間内に応答があったか否
かによって検出すること全特徴とする特許請求の範囲第
１項記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044709A JPS59170951A (ja) | 1983-03-17 | 1983-03-17 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044709A JPS59170951A (ja) | 1983-03-17 | 1983-03-17 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59170951A true JPS59170951A (ja) | 1984-09-27 |
Family
ID=12698941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044709A Pending JPS59170951A (ja) | 1983-03-17 | 1983-03-17 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170951A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191711A (ja) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | マイクロコンピユ−タのリセツト装置 |
| JPS63183254A (ja) * | 1987-01-15 | 1988-07-28 | ローベルト・ボッシュ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | ２つのプロセッサからなる自動車のコンピュータシステムを監視する装置 |
| JP2007141093A (ja) * | 2005-11-21 | 2007-06-07 | Kenwood Corp | 起動制御方式 |
-
1983
- 1983-03-17 JP JP58044709A patent/JPS59170951A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191711A (ja) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | マイクロコンピユ−タのリセツト装置 |
| JPS63183254A (ja) * | 1987-01-15 | 1988-07-28 | ローベルト・ボッシュ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | ２つのプロセッサからなる自動車のコンピュータシステムを監視する装置 |
| JP2007141093A (ja) * | 2005-11-21 | 2007-06-07 | Kenwood Corp | 起動制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112000211A (zh) | 一种冗余电源告警信号的处理方法及装置 | |
| CN101334746B (zh) | 多组件*** | |
| US8560867B2 (en) | Server system and method for processing power off | |
| JPS59170951A (ja) | 電子機器 | |
| JP3061998B2 (ja) | コンピュータのフォールト・トレラント方式 | |
| JP2756315B2 (ja) | 系構成情報の更新制御方式 | |
| JPS6260019A (ja) | 情報処理装置 | |
| JP3107104B2 (ja) | 待機冗長方式 | |
| JP2828331B2 (ja) | 大規模ハードウェアのリセット制御方式 | |
| JPH0675653A (ja) | 計算機冗長制御方式 | |
| JP2855813B2 (ja) | 電子回路設計装置 | |
| JP2558728B2 (ja) | 異常割込み処理装置 | |
| JPS6152752A (ja) | 異常表示回路 | |
| JPS63211053A (ja) | 接続回路 | |
| JPS62166401A (ja) | 電子計算機の多重化システム | |
| JPS5999554A (ja) | 電子計算機システムのフエイル・セ−フ回路 | |
| JPS63193254A (ja) | 共通入出力バス | |
| JPS634363A (ja) | マルチｃｐｕ装置 | |
| JPS6172496A (ja) | 二重化情報処理装置のシステム再開方式 | |
| JPS61134846A (ja) | 電子計算機システム | |
| JPS63106838A (ja) | デ−タバツフアチエツク回路 | |
| JPH0713792A (ja) | ホットスタンバイシステムにおけるエラー制御方式 | |
| JPH05108592A (ja) | マルチｃｐｕシステムにおけるユニツト管理方法 | |
| JPH0247748A (ja) | データ処理システム | |
| JPS59178536A (ja) | 複数デ−タの零値判定方式 |