JPH07115175A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07115175A JPH07115175A JP5280537A JP28053793A JPH07115175A JP H07115175 A JPH07115175 A JP H07115175A JP 5280537 A JP5280537 A JP 5280537A JP 28053793 A JP28053793 A JP 28053793A JP H07115175 A JPH07115175 A JP H07115175A
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- insulating film
- interlayer insulating
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 金属又は金属化合物薄膜抵抗体の放熱性の向
上。 【構成】 半導体基板１１上に第１層間絶縁膜１２を介
して薄膜抵抗体１３及び薄膜抵抗体１３を引き出すため
の金属配線１４を形成し、その上に第２層間絶縁膜１５
を形成する。薄膜抵抗体１３上の第２層間絶縁膜１５を
エッチング除去して薄膜抵抗１３上の絶縁膜の膜厚を薄
くし、その薄くした絶縁膜１５上に放熱用金属膜１６を
形成する。
上。 【構成】 半導体基板１１上に第１層間絶縁膜１２を介
して薄膜抵抗体１３及び薄膜抵抗体１３を引き出すため
の金属配線１４を形成し、その上に第２層間絶縁膜１５
を形成する。薄膜抵抗体１３上の第２層間絶縁膜１５を
エッチング除去して薄膜抵抗１３上の絶縁膜の膜厚を薄
くし、その薄くした絶縁膜１５上に放熱用金属膜１６を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、薄膜抵抗体を有する半導体装置に関するものであ
る。
に、薄膜抵抗体を有する半導体装置に関するものであ
る。
【０００２】
【従来の技術】半導体装置内には、トランジスタ等の能
動素子の外に負荷抵抗、バイアス抵抗等のために受動素
子が形成されることがある。半導体装置において用いら
れる抵抗体としては、拡散抵抗体、多結晶シリコン抵
抗、金属薄膜抵抗体等が知られているが、中でも薄膜抵
抗体は、高精度に形成できる、経時変化が少ない、等の
特長をもつため、信頼性を要求される用途に多用されて
いる。
動素子の外に負荷抵抗、バイアス抵抗等のために受動素
子が形成されることがある。半導体装置において用いら
れる抵抗体としては、拡散抵抗体、多結晶シリコン抵
抗、金属薄膜抵抗体等が知られているが、中でも薄膜抵
抗体は、高精度に形成できる、経時変化が少ない、等の
特長をもつため、信頼性を要求される用途に多用されて
いる。
【０００３】図３は、従来の薄膜抵抗体を有する半導体
装置の断面図である。同図に示されるように、所定の素
子の形成された半導体基板３１上にはシリコン酸化膜等
からなる第１層間絶縁膜３２が形成され、その上にタン
グステンシリサイド（ＷＳｉ）等からなる薄膜抵抗体３
３と、この薄膜抵抗体３３を引き出すための金属配線３
４が形成されている。さらにその上にはシリコン酸化膜
等からなる第２層間絶縁膜３５が形成されている。
装置の断面図である。同図に示されるように、所定の素
子の形成された半導体基板３１上にはシリコン酸化膜等
からなる第１層間絶縁膜３２が形成され、その上にタン
グステンシリサイド（ＷＳｉ）等からなる薄膜抵抗体３
３と、この薄膜抵抗体３３を引き出すための金属配線３
４が形成されている。さらにその上にはシリコン酸化膜
等からなる第２層間絶縁膜３５が形成されている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
装置では、薄膜抵抗体３３全体が層間絶縁膜３２、３５
により囲まれている。そして、層間絶縁膜は、層間の絶
縁を図るためおよび寄生容量の削減のために一定以上の
膜厚に形成する必要がある。而して、シリコン酸化膜等
の絶縁膜は熱伝導率が極めて低い（金属に比較して熱伝
導率は数桁低い）ため、薄膜抵抗体の熱抵抗は大きく、
抵抗体の温度上昇は著しい。そのため、抵抗値の変動、
絶縁膜の剥離、能動素子の特性変動（例えば、トランジ
スタのｇm低下）等の不都合を招き、また長期的には素
子の劣化を早める。従って、この発明の目的とするとこ
ろは、薄膜抵抗体の放熱性を向上させ、もって抵抗体を
含む半導体装置の温度上昇を抑えて特性の変動と劣化を
防止しようとするものである。
装置では、薄膜抵抗体３３全体が層間絶縁膜３２、３５
により囲まれている。そして、層間絶縁膜は、層間の絶
縁を図るためおよび寄生容量の削減のために一定以上の
膜厚に形成する必要がある。而して、シリコン酸化膜等
の絶縁膜は熱伝導率が極めて低い（金属に比較して熱伝
導率は数桁低い）ため、薄膜抵抗体の熱抵抗は大きく、
抵抗体の温度上昇は著しい。そのため、抵抗値の変動、
絶縁膜の剥離、能動素子の特性変動（例えば、トランジ
スタのｇm低下）等の不都合を招き、また長期的には素
子の劣化を早める。従って、この発明の目的とするとこ
ろは、薄膜抵抗体の放熱性を向上させ、もって抵抗体を
含む半導体装置の温度上昇を抑えて特性の変動と劣化を
防止しようとするものである。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板（１１、２１）上に第
１層間絶縁膜（１２、２２）を介して金属または金属化
合物からなる薄膜抵抗体（１３、２３）と該薄膜抵抗体
に接続された金属配線（１４、２４）とが形成され、前
記薄膜抵抗体と前記金属配線を覆う第２層間絶縁膜（１
５、２５）が形成されている半導体装置において、前記
第２層間絶縁膜は前記薄膜抵抗体上においてその膜厚が
部分的に薄くなされており、この薄くなされた第２層間
絶縁膜上には放熱用金属膜（１６、２６）が形成されて
いることを特徴とする半導体装置が提供される。
め、本発明によれば、半導体基板（１１、２１）上に第
１層間絶縁膜（１２、２２）を介して金属または金属化
合物からなる薄膜抵抗体（１３、２３）と該薄膜抵抗体
に接続された金属配線（１４、２４）とが形成され、前
記薄膜抵抗体と前記金属配線を覆う第２層間絶縁膜（１
５、２５）が形成されている半導体装置において、前記
第２層間絶縁膜は前記薄膜抵抗体上においてその膜厚が
部分的に薄くなされており、この薄くなされた第２層間
絶縁膜上には放熱用金属膜（１６、２６）が形成されて
いることを特徴とする半導体装置が提供される。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。図１において、ＧａＡｓからなる半導体基板
１１の表面には、ＭＥＳＦＥＴ（図示なし）が形成され
ている。基板上にＣＶＤ（Chemical Vapor Deposition
）法によりシリコン酸化膜を膜厚０．５μｍに成長さ
せて第１層間絶縁膜１２を形成する。その上にスパッタ
法によりタングステンシリサイドを１０００Åの膜厚に
堆積し、フォトリソグラフィ技法により１００μｍ×５
０μｍのサイズにパターニングして、ＭＥＳＦＥＴの負
荷抵抗となる薄膜抵抗体１３を形成する。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。図１において、ＧａＡｓからなる半導体基板
１１の表面には、ＭＥＳＦＥＴ（図示なし）が形成され
ている。基板上にＣＶＤ（Chemical Vapor Deposition
）法によりシリコン酸化膜を膜厚０．５μｍに成長さ
せて第１層間絶縁膜１２を形成する。その上にスパッタ
法によりタングステンシリサイドを１０００Åの膜厚に
堆積し、フォトリソグラフィ技法により１００μｍ×５
０μｍのサイズにパターニングして、ＭＥＳＦＥＴの負
荷抵抗となる薄膜抵抗体１３を形成する。
【０００７】さらに、スパッタ法によりアルミニウムを
被着してこれをパターニングして金属配線１４を形成す
る。次いで、ＣＶＤ法によりシリコン酸化膜を表面の凹
凸がなくなる程度の膜厚に成長させ、これをエッチバッ
クして膜厚１．０μｍの第２層間絶縁膜１５を形成す
る。次に、薄膜抵抗体１３をパターニングしたときのマ
スクを用いてフォトレジスト膜を形成し、ドライエッチ
ングを行って薄膜抵抗体上の層間絶縁膜の膜厚を５００
Å程度とする。このときの膜厚の制御は、エッチングレ
ートより換算した時間だけエッチングすることによって
行う。続いて、スパッタ法により、アルミニウムを２０
００Åの厚さに成長させ、これをドライエッチング法に
よりパターニングして薄膜抵抗体１３上を覆う放熱用金
属膜１６を形成する。このとき、必要に応じて上層配線
層も同時に形成する。
被着してこれをパターニングして金属配線１４を形成す
る。次いで、ＣＶＤ法によりシリコン酸化膜を表面の凹
凸がなくなる程度の膜厚に成長させ、これをエッチバッ
クして膜厚１．０μｍの第２層間絶縁膜１５を形成す
る。次に、薄膜抵抗体１３をパターニングしたときのマ
スクを用いてフォトレジスト膜を形成し、ドライエッチ
ングを行って薄膜抵抗体上の層間絶縁膜の膜厚を５００
Å程度とする。このときの膜厚の制御は、エッチングレ
ートより換算した時間だけエッチングすることによって
行う。続いて、スパッタ法により、アルミニウムを２０
００Åの厚さに成長させ、これをドライエッチング法に
よりパターニングして薄膜抵抗体１３上を覆う放熱用金
属膜１６を形成する。このとき、必要に応じて上層配線
層も同時に形成する。
【０００８】以上のように形成した半導体装置では、薄
膜抵抗体１３と放熱用金属膜１６との間の絶縁膜の膜厚
が薄くなされているので、抵抗体で発生した熱は効率よ
く放熱用金属膜１６へ伝達され、該金属膜を介して外部
に放出される。本実施例について伝熱解析シミュレーシ
ョンを行ったところ、熱抵抗を４０％低減できる結果が
得られ、熱抵抗の低減により薄膜抵抗体１３の抵抗値の
変化量を５〜１０％程度削減できることが分かった。
膜抵抗体１３と放熱用金属膜１６との間の絶縁膜の膜厚
が薄くなされているので、抵抗体で発生した熱は効率よ
く放熱用金属膜１６へ伝達され、該金属膜を介して外部
に放出される。本実施例について伝熱解析シミュレーシ
ョンを行ったところ、熱抵抗を４０％低減できる結果が
得られ、熱抵抗の低減により薄膜抵抗体１３の抵抗値の
変化量を５〜１０％程度削減できることが分かった。
【０００９】図２は、本発明の第２の実施例を示す断面
図である。本実施例においても、ＧａＡｓからなる半導
体基板２１の表面には、ＭＥＳＦＥＴ（図示なし）が形
成されている。基板上には厚さ０．５μｍのシリコン酸
化膜からなる第１層間絶縁膜２２が形成されている。そ
の上にスパッタ法によりチタンナイトライド（ＴｉＮ）
を膜厚１５００Åに堆積し、フォトリソグラフィ技法に
より１００μｍ×１００μｍのサイズにパターニングし
て、ＭＥＳＦＥＴの負荷抵抗となる薄膜抵抗体２３を形
成する。
図である。本実施例においても、ＧａＡｓからなる半導
体基板２１の表面には、ＭＥＳＦＥＴ（図示なし）が形
成されている。基板上には厚さ０．５μｍのシリコン酸
化膜からなる第１層間絶縁膜２２が形成されている。そ
の上にスパッタ法によりチタンナイトライド（ＴｉＮ）
を膜厚１５００Åに堆積し、フォトリソグラフィ技法に
より１００μｍ×１００μｍのサイズにパターニングし
て、ＭＥＳＦＥＴの負荷抵抗となる薄膜抵抗体２３を形
成する。
【００１０】さらに、スパッタ法により膜厚１５００Å
のアルミニウムを被着し、これをパターニングして金属
配線２４を形成する。次いで、ＣＶＤ法によりシリコン
窒化膜（Ｓｉ3 Ｎ4 ）を表面の凹凸がなくなる程度の膜
厚に成長させ、これをエッチバックして膜厚１．０μｍ
の第２層間絶縁膜２５を形成する。次いで、先の実施例
の場合と同様にして薄膜抵抗体２３上の第２層間絶縁膜
２５の膜厚が５００Åとなるまでエッチングし、薄膜抵
抗上に膜厚２０００Åのアルミニウムからなる放熱用金
属膜２６を形成する。
のアルミニウムを被着し、これをパターニングして金属
配線２４を形成する。次いで、ＣＶＤ法によりシリコン
窒化膜（Ｓｉ3 Ｎ4 ）を表面の凹凸がなくなる程度の膜
厚に成長させ、これをエッチバックして膜厚１．０μｍ
の第２層間絶縁膜２５を形成する。次いで、先の実施例
の場合と同様にして薄膜抵抗体２３上の第２層間絶縁膜
２５の膜厚が５００Åとなるまでエッチングし、薄膜抵
抗上に膜厚２０００Åのアルミニウムからなる放熱用金
属膜２６を形成する。
【００１１】次に、半導体基板２１の裏面を研削して基
板厚さを１００μｍとし、続いて、薄膜抵抗体１３直下
の半導体基板裏面をウェット法によりエッチングして第
１層間絶縁膜２２の裏面を露出させる放熱用裏面開口部
２７を形成する。次に、基板裏面に下地金属層を形成し
た後、電解メッキを行って放熱用金属膜を兼ねる裏面電
極としての金メッキ層２８を形成する。本実施例によれ
ば、薄膜抵抗体２３の発生する熱は、放熱用金属膜２６
を介してのみならず、金メッキ層２８を介しても放出さ
れるため、先の実施例の場合よりも低い熱抵抗を実現す
ることができる。
板厚さを１００μｍとし、続いて、薄膜抵抗体１３直下
の半導体基板裏面をウェット法によりエッチングして第
１層間絶縁膜２２の裏面を露出させる放熱用裏面開口部
２７を形成する。次に、基板裏面に下地金属層を形成し
た後、電解メッキを行って放熱用金属膜を兼ねる裏面電
極としての金メッキ層２８を形成する。本実施例によれ
ば、薄膜抵抗体２３の発生する熱は、放熱用金属膜２６
を介してのみならず、金メッキ層２８を介しても放出さ
れるため、先の実施例の場合よりも低い熱抵抗を実現す
ることができる。
【００１２】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、薄膜抵抗体
の材料として金属化合物を使用していたが、これに代
え、Ｃｒ、ＮｉＣｒ等の金属を用いることができる。ま
た、金属配線や放熱用金属膜をＣｕあるいはＡｕ等を用
いて形成してもよい。なお、本発明は、ＧａＡｓ基板を
用いた半導体装置ばかりではなくＳｉ等他の材料の基板
を用いた半導体装置にも適用しうるものである。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、実施例では、薄膜抵抗体
の材料として金属化合物を使用していたが、これに代
え、Ｃｒ、ＮｉＣｒ等の金属を用いることができる。ま
た、金属配線や放熱用金属膜をＣｕあるいはＡｕ等を用
いて形成してもよい。なお、本発明は、ＧａＡｓ基板を
用いた半導体装置ばかりではなくＳｉ等他の材料の基板
を用いた半導体装置にも適用しうるものである。
【００１３】
【発明の効果】以上説明したように、本発明による半導
体装置は、薄膜抵抗体の上部の層間絶縁膜の膜厚を薄く
し、この部分に放熱用金属板を形成したものであるの
で、薄膜抵抗体の熱抵抗を低減することができ、その温
度上昇を抑えることができる。したがって、本発明によ
れば、温度上昇によっておこる抵抗値の変動、能動素子
の特性低下を防止することができ、また絶縁膜破壊や特
性劣化を抑制することができる。
体装置は、薄膜抵抗体の上部の層間絶縁膜の膜厚を薄く
し、この部分に放熱用金属板を形成したものであるの
で、薄膜抵抗体の熱抵抗を低減することができ、その温
度上昇を抑えることができる。したがって、本発明によ
れば、温度上昇によっておこる抵抗値の変動、能動素子
の特性低下を防止することができ、また絶縁膜破壊や特
性劣化を抑制することができる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第２の実施例を示す断面図。
【図３】 従来例の断面図。
１１、２１、３１ 半導体基板 １２、２２、３２ 第１層間絶縁膜 １３、２３、３３ 薄膜抵抗体 １４、２４、３４ 金属配線 １５、２５、３５ 第２層間絶縁膜 １６、２６ 放熱用金属膜 ２７ 放熱用裏面開口部 ２８ 金メッキ層
Claims (4)
- 【請求項１】 半導体基板上に第１層間絶縁膜を介して
金属または金属化合物からなる薄膜抵抗体と該薄膜抵抗
体に接続された金属配線とが形成され、前記薄膜抵抗体
と前記金属配線を覆う第２層間絶縁膜が形成されている
半導体装置において、前記第２層間絶縁膜は前記薄膜抵
抗体上においてその膜厚が部分的に薄くなされており、
この薄くなされた第２層間絶縁膜上には放熱用金属膜が
形成されていることを特徴とする半導体装置。 - 【請求項２】 前記半導体基板の前記薄膜抵抗体の直下
の部分が除去されて裏面開口部が形成され、該裏面開口
部の底面には放熱用金属膜が形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第２層間絶縁膜上に形成された前記
放熱用金属膜は上層配線層と同時に形成されたものであ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記裏面開口部の底面に形成された前記
放熱用金属膜は裏面電極を兼ねていることを特徴とする
請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280537A JPH07115175A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置 |
| KR1019940026170A KR0140143B1 (ko) | 1993-10-14 | 1994-10-13 | 박막 저항체를 갖는 반도체 장치 |
| US08/323,107 US5475254A (en) | 1993-10-14 | 1994-10-14 | Semiconductor device with thin film resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280537A JPH07115175A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115175A true JPH07115175A (ja) | 1995-05-02 |
Family
ID=17626468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280537A Pending JPH07115175A (ja) | 1993-10-14 | 1993-10-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5475254A (ja) |
| JP (1) | JPH07115175A (ja) |
| KR (1) | KR0140143B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335561B2 (en) | 1998-01-20 | 2002-01-01 | Rohm Co., Ltd. | Semiconductor device having a passivation film |
| KR100445505B1 (ko) * | 2001-09-20 | 2004-08-21 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JP2010177506A (ja) * | 2009-01-30 | 2010-08-12 | Nec Corp | 配線基板及びその製造方法 |
| KR20180128969A (ko) * | 2016-05-06 | 2018-12-04 | 가부시키가이샤 니혼 마이크로닉스 | 다층 배선 기판 및 이를 이용한 프로브 카드 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996004668A1 (en) * | 1994-08-05 | 1996-02-15 | Philips Electronics N.V. | Electrically resistive structure |
| CN1315822A (zh) * | 2000-03-30 | 2001-10-03 | 日本胜利株式会社 | 印刷电路板的薄膜电阻体元件及其形成方法 |
| US6900501B2 (en) * | 2001-11-02 | 2005-05-31 | Cree Microwave, Inc. | Silicon on insulator device with improved heat removal |
| US10770393B2 (en) | 2018-03-20 | 2020-09-08 | International Business Machines Corporation | BEOL thin film resistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225852A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体装置 |
| JPH01257355A (ja) * | 1987-12-14 | 1989-10-13 | Mitsubishi Electric Corp | マイクロ波モノリシックｉｃ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3862017A (en) * | 1970-02-04 | 1975-01-21 | Hideo Tsunemitsu | Method for producing a thin film passive circuit element |
| US4030943A (en) * | 1976-05-21 | 1977-06-21 | Hughes Aircraft Company | Planar process for making high frequency ion implanted passivated semiconductor devices and microwave integrated circuits |
| JPH0620110B2 (ja) * | 1985-10-07 | 1994-03-16 | 日本電気株式会社 | 半導体装置 |
-
1993
- 1993-10-14 JP JP5280537A patent/JPH07115175A/ja active Pending
-
1994
- 1994-10-13 KR KR1019940026170A patent/KR0140143B1/ko not_active IP Right Cessation
- 1994-10-14 US US08/323,107 patent/US5475254A/en not_active Expired - Lifetime
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| JPS61225852A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0140143B1 (ko) | 1998-06-01 |
| US5475254A (en) | 1995-12-12 |
| KR950012701A (ko) | 1995-05-16 |
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