JPH07254711A - 液晶表示基板の製造方法 - Google Patents
液晶表示基板の製造方法Info
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Abstract
示領域内に形成されている薄膜トランジスタ素子のドレ
インが引き起こすブレイクダウンの発生を防止する。 【構成】 表示領域のMOS型トランジスタのソースお
よびドレインの各領域をそのゲート電極をマスクとして
不純物の打ち込みで形成する際に、前記表示領域以外の
領域のコンプリメンタリMOS型トランジスタのうちの
一方のMOS型トランジスタを覆って形成するマスクと
同一かつ同工程で少なくとも前記ゲート電極のチャネル
幅に対応する辺部を覆ってマスクを形成した後に、前記
不純物の打ち込みで前記ソースおよびドレインの各領域
を形成する。
Description
法に係り、いわゆるアクティブ・マトリックス方式と称
され、各画素に対応して薄膜スイッチング素子(TF
T)を備えた液晶表示基板の製造方法に関する。
液晶表示基板は、マトリックス状に配置された各画素の
うち、所定の列方向に配列された各画素に対応する薄膜
スイッチング素子を全てオンするとともに、このオンさ
れた薄膜スイッチング素子を介して各画素に映像信号に
対応する電圧を印加するようになっている。
板面に形成された島状のたとえばポリSiからなる半導
体層を覆うようにして絶縁膜を形成し、さらに、この絶
縁膜上に前記半導体層を分断するようにゲート電極を形
成し、該ゲート電極をマスクとした不純物のイオン打ち
込みでソースおよびドレインの各領域を形成する(セル
フ・アライメント)ことによって得られるMOS型トラ
ンジスタを構成している。
ッチング素子のゲート電極は共通接続されて走査信号線
を構成し、行方向に配列された各薄膜スイッチング素子
のドレイン電極は共通接続されて映像信号線を構成して
いる。
うに構成された液晶表示基板において、その薄膜スイッ
チング素子は、上述したようにゲート電極をマスクとし
た不純物イオン打ち込みによってソースおよびドレイン
の各領域を形成していることから、ゲート電極のチャン
ネル幅に対応する端辺の直下に前記各領域の端辺が位置
づけられて形成されてしまうことになる。
らオフにした段階で、画素電極側に充電された電荷がソ
ースに対して負電位となったゲート電極を介してドレイ
ン側になだれ現象を起こしてしまうことになる(Drain
induced Break down)。
てソースあるいはドレインの各領域をオフセット構造に
することが考えられるが、製造工数を増大させてしまう
という問題が残されることになる。
てなされたものであり、その目的とするところのもの
は、従来の製造工数を全く増大することなく、表示領域
内に形成されている薄膜トランジスタ素子のドレインが
引き起こすブレイクダウンの発生を防止できる液晶表示
基板の製造方法を提供することにある。
るために、本発明は、基本的には、一方の透明基板の面
に表示領域とそれ以外の領域を有し、前記表示領域には
その各画素に対応したMOS型トランジスタ(薄膜トラ
ンジスタ素子:以下、この明細書において表示領域内の
みに形成されているトランジスタを薄膜トランジスタと
称する)が形成されているとともに液晶を介して他方の
透明基板が対向配置され、前記表示領域以外の領域には
コンプリメンタリMOS型トランジスタを含む回路が形
成されている液晶表示基板において、前記表示領域の薄
膜トランジスタ素子のソースおよびドレインの各領域を
そのゲート電極をマスクとして不純物の打ち込みで形成
する際に、前記表示領域以外の領域のコンプリメンタリ
MOS型トランジスタのうちの一方のMOS型トランジ
スタを覆って形成するマスクと同一かつ同工程で少なく
とも前記ゲート電極のチャネル幅に対応する辺部を覆っ
てマスクを形成した後に、前記不純物の打ち込みで前記
ソースおよびドレインの各領域を形成することを特徴と
するものである。
よれば、ゲート電極のチャンネル幅に対応する辺部を覆
ってマスクを形成した後に不純物の打ち込みをおこなっ
ていることから、これによって形成されるソースおよび
ドレインの各領域はゲート電極に対してオフセット構造
となる。これにより、薄膜トランジスタ素子のドレイン
が引き起こすブレイクダウンの発生を防止できるように
なる。
において形成過程にあるコンプリメンタルMOS型トラ
ンジスタのうちの一方のMOS型トランジスタ(薄膜ト
ランジスタと異なる導電型のトランジスタ)を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
実施例を図6ないし図8を用いて説明する。
表示基板100の平面図を示している。この液晶表示基
板100はその周辺部を除く中央部が表示領域(PIXCEL
AREA)となっている。この表示領域は下ガラス基板に
液晶を介して上ガラス基板が対向して配置された領域
で、マトリックス状に配置された画素(PIXEL)を構成
するようになっている。
ガラス基板面には垂直走査回路Vが形成されている。
ように、多数のインバータ回路を含む回路から構成さ
れ、また、これらインバータ回路は図示していないがコ
ンプリメンタリMOS型トランジスタから構成されてい
る。
線GLを介して表示領域(PIXCEL AREA)内に送出され
るようになっている。このゲート信号線GLは該表示領
域内の下ガラス基板面に列(X)方向に延在しかつ行
(Y)方向に並設される複数の信号線からなっている。
側の下ガラス基板には映像信号駆動回路Hが形成されて
いる。
示すように、多数のインバータ回路を含む回路から構成
され、また、これらインバータ回路は図示していないが
コンプリメンタリMOS型トランジスタから構成されて
いる。なお、図7(a)に示す液晶表示基板は図6
(a)に示すそれと同じものである。
ン信号線DLを介して表示領域(PIXCEL AREA)内に送
出されるようになっている。このドレイン信号線DLは
該表示領域内の下ガラス基板面に行(Y)方向に延在し
かつ列(X)方向に並設される複数の信号線からなって
いる。
A)内の構成の一部を示したものである。他の部分にお
いても同様のパターンで構成されたものとなっている。
ゲート信号線GLとドレイン信号線DLで囲まれる各領
域が画素領域となり、この画素領域にはたとえばITO
(Indium-Tin-Oxide)からなる画素電極CLcが形成さ
れている。そして、この画素電極CLcの近傍には薄膜
トランジスタ素子(TFT)が形成され、この薄膜トラ
ンジスタ素子(TFT)を介して該画素電極CLcはド
レイン信号線DLに接続されている。
電極は前記ゲート信号線GLの一部を用いて形成されて
いる。
力されると、薄膜トランジスタ素子(TFT)がオン状
態になり、この薄膜トランジスタ素子(TFT)を介し
てドレイン信号線DLから映像信号に対応する電圧が画
素電極CLcに印加されることになる。
共通電極(上ガラス基板側に形成されている)との間に
電界を構成し、この電界によって該液晶の透光度合いを
変化させるようになっている。
形成された保持容量素子(Cst)に接続されている。
この保持容量素子(Cst)は、たとえば、薄膜トラン
ジスタ(TFT)がオフ状態となった後の映像信号を長
く蓄積させる等の目的で形成されたものである。
素電極CLcに接続されない側の電極を介して容量線に
接続され、たとえば共通電極と同等の電圧が印加され
る。
ものである。
製造方法の一実施例を図1ないし図4を用いてステップ
毎に説明する。なお、各図において、図中左側は表示領
域内に形成される薄膜トランジスタ素子(TFT)の形
成領域を、また、図中右側は表示領域以外の領域内に形
成されるコンプリメンタリMOS型トランジスタの形成
領域を示している。また、前記膜膜トランジスタ素子
(TFT)の製造方法は、図8のI−I線における断面
図に基づいて説明する。
によってポリシリコン(poly-Si)層2を形成する。
ッチングにより、該ポリシリコン層2は表示領域におけ
る薄膜トランジスタ(TFT)および保持容量素子(C
st)の形成領域に、表示領域以外の領域におけるスイ
ッチング素子(特に、コンプリメンタリMOSトランジ
スタ)の形成領域に残存させるようにする。
ことにより、シリコン酸化膜3を形成する。このシリコ
ン酸化膜3は後に形成される薄膜トランジスタ(TF
T)等のゲート酸化膜となるものである。
4を塗布し、その選択除去により前記保持容量素子(C
st)の形成領域を露呈させる。
度のP型不純物をドープして、該保持容量(Cst)の
形成領域におけるポリシリコン層2を導電化させる。こ
の導電化されたポリシリコン層2は後に形成される保持
容量素子(Cst)の一方の電極となるものである。
(P)処理されたポリシリコン(poly-Si)層5をたと
えばディポジション方法を用いて全域に形成する。
し、これにより薄膜トランジスタ(TFT)、コンプリ
メンタリMOS型トランジスタの各ゲート電極を形成す
るとともに、保持容量素子(Cst)の誘電体を形成す
る。
をマスクとして、このポリシリコン(poly-Si)層5か
ら露呈されている前記シリコン酸化膜3をエッチングす
る。
露呈されたポリシリコン(poly-Si)層2、およびゲー
ト電極等として形成されているポリシリコン(poly-S
i)5層を軽く熱酸化することにより、それらの表面に
シリコン酸化膜を形成する。
OS型トランジスタの全域を覆ってフォトレジスト7を
形成する。なお、該P型のMOS型トランジスタは薄膜
トランジスタ素子(TFT)と異なる導電型を有するト
ランジスタである。
薄膜トランジスタ(TFT)のゲート電極を覆ってフォ
トレジスト7Aを形成する。
7を選択除去する際に、コンプリメンタリMOS型トラ
ンジスタのうちP型のMOS型トランジスタの上面に形
成されているフォトレジスト、および薄膜トランジスタ
(TFT)のゲート電極の上面に形成されているフォト
レジスト(符号7Aで示す)を残存させて他のフォトレ
ジストを除去する。
T)側に残存させるフォトレジスト7Aは少なくともゲ
ート電極のチャンネル幅方向の辺の側壁を覆うように形
成することが必須となる。
に高濃度のP型不純物をイオン打ち込み方法を用いて高
濃度のP型不純物をドープする。
のソースS、ドレインDの各領域、およびコンプリメン
タリMOS型トランジスタのうちN型のMOS型トラン
ジスタのソースS、ドレインDの各領域が形成されるよ
うになる。
のソースS、ドレインDの各領域は、図5に詳細に示す
示すように、ゲート電極のチャンネル幅方向辺の直下か
らlの距離を隔ててソースSおよびドレインDの領域の
端辺が位置づけられることになる。
各領域はゲート電極(符号5で示す)に対してオフセッ
トされた構造で形成されることになる。
なフォトレシジスト8を全域に形成した後にこのフォト
レジスト8を選択除去する。この選択除去によって、コ
ンプリメンタリMOS型トランジスタのうちP型のMO
S型トランジスタのみを露呈させる。
P型不純物をイオン打ち込み方法によりドープし、これ
により該MOS型トランジスタのソースS、ドレインD
の各領域を形成する。
成長法によってシリコン酸化膜およびリンシリケートガ
ラスを順次形成して、2層構造の絶縁膜9を形成する。
は、薄膜トランジスタ(TFT)のドレイン領域の一
部、コンプリメンタリMOS型トランジスタのそれぞれ
のトランジスタのソース、ドレイン領域の各一部を露呈
させるためのコンタクトホールCHを形成するためにな
される。
域にアルミニゥム膜10を形成する。
チングにより前記コンタクトホールCHにおいて接続部
を有する配線層が形成される。
化膜からなる絶縁膜11を形成する。
る領域部の絶縁膜11選択エッチングによって除去す
る。
エッチングし、この絶縁膜の下層に位置づけられるポリ
シリコン(poly-Si)層2を露呈させる。
電膜を形成し、この透明導電膜を選択エッチングするこ
とにより前記画素領域およびその周辺における透明導電
膜を残存させ、これを画素電極12とする。
板の製造方法によれば、ゲート電極の少なくともチャン
ネル幅に対応する辺部を覆ってマスク(図2(d)の符
号7Aに相当する)を形成した後に不純物の打ち込みを
おこなっていることから、これによって形成されるソー
スSおよびドレインDの各領域はゲート電極に対してオ
フセット構造となる。これにより、薄膜トランジスタ素
子(TFT)のドレインが引き起こすブレイクダウンの
発生を防止できるようになる。
型薄膜トランジスタ素子の特性を従来のものと比較して
示したものであり、図中点線は従来の特性、実線は本実
施例による特性を示したものである。
の場合にドレイン電流が流れていないことが判明する。
タ素子(TFT)を形成する場合においても同様な効果
を奏することを示したものである。
施例による液晶表示基板の製造方法によれば、ゲート電
極の少なくともチャンネル幅に対応する辺部を覆ってマ
スクを形成した後に不純物の打ち込みをおこなっている
ことから、これによって形成されるソースおよびドレイ
ンの各領域はゲート電極に対してオフセット構造とな
る。これにより、薄膜トランジスタ素子のドレインが引
き起こすブレイクダウンの発生を防止できるようにな
る。
において形成過程にあるコンプリメンタリMOS型トラ
ンジスタのうちの一方のMOS型トランジスタ(薄膜ト
ランジスタと異なる導電型のトランジスタ)を覆わなけ
ればならないマスクと同一のものを同工程でそのまま適
用させることから製造工程の増大を伴うことがなくな
る。
たように薄膜トランジスタ素子が一画素に対して一個の
ものについて説明したものであるが、これに限らず、図
10に示すように二個備えたものにあっても適用できる
ことはいうまでもない。
電極CLcに接続される保持容量素子Caddの画素電
極CLcに接続されない側の電極を介して隣の画素のゲ
ート信号線に接続されるので、図8に示す実施例と異な
って、容量線が不要となる。従って、図10の実施例で
は、容量線がなくなった分、開口率が広がり、製造工程
が簡略化される等の効果を有する。
本発明による液晶表示基板の製造方法によれば、従来の
製造工数を全く増大することなく、表示領域内に形成さ
れている薄膜トランジスタ素子のドレインが引き起こす
ブレイクダウンの発生を防止できるようになる。
基板の製造方法の一実施例を示す第一図である。
基板の製造方法の一実施例を示す第二図である。
基板の製造方法の一実施例を示す第三図である。
基板の製造方法の一実施例を示す第四図である。
示す説明図である。
に形成される回路を示した図である。
に形成される回路を示した図である。
に形成される回路を示した図である。
示す説明図である。
実施例を示す説明図である。
Claims (1)
- 【請求項1】 一方の透明基板の面に表示領域とそれ以
外の領域を有し、前記表示領域にはその各画素に対応し
たMOS型トランジスタが形成されているとともに液晶
を介して他方の透明基板が対向配置され、前記表示領域
以外の領域にはコンプリメンタリMOS型トランジスタ
を含む回路が形成されている液晶表示基板において、 前記表示領域のMOS型トランジスタのソースおよびド
レインの各領域をそのゲート電極をマスクとして不純物
の打ち込みで形成する際に、前記表示領域以外の領域の
コンプリメンタリMOS型トランジスタのうちの一方の
MOS型トランジスタを覆って形成するマスクと同一か
つ同工程で少なくとも前記ゲート電極のチャネル幅に対
応する辺部を覆ってマスクを形成した後に、前記不純物
の打ち込みで前記ソースおよびドレインの各領域を形成
することを特徴とする液晶表示基板の製造方法。
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US08/404,462 US5506165A (en) | 1994-03-16 | 1995-03-15 | Method of manufacturing liquid-crystal display panel |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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US (1) | US5506165A (ja) |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437475B1 (ko) * | 2001-04-13 | 2004-06-23 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치용 표시 소자 제조 방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル,投写型表示装置及びビューファインダー |
US7271410B2 (en) * | 1995-03-28 | 2007-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit |
JPH08264802A (ja) * | 1995-03-28 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
US6492190B2 (en) | 1998-10-05 | 2002-12-10 | Sony Corporation | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device |
US20030078658A1 (en) * | 2001-01-25 | 2003-04-24 | Gholam-Reza Zadno-Azizi | Single-piece accomodating intraocular lens system |
JP2004045576A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 液晶表示装置及びその製造方法 |
CN100395884C (zh) * | 2003-11-07 | 2008-06-18 | 友达光电股份有限公司 | 形成cmos晶体管的方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
US5256562A (en) * | 1990-12-31 | 1993-10-26 | Kopin Corporation | Method for manufacturing a semiconductor device using a circuit transfer film |
KR960001941B1 (ko) * | 1992-11-10 | 1996-02-08 | 재단법인한국전자통신연구소 | 평면 디스플레이 장치 |
-
1994
- 1994-03-16 JP JP4559694A patent/JP3678437B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-15 US US08/404,462 patent/US5506165A/en not_active Expired - Lifetime
- 1995-03-16 KR KR19950005400A patent/KR950027445A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437475B1 (ko) * | 2001-04-13 | 2004-06-23 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치용 표시 소자 제조 방법 |
Also Published As
Publication number | Publication date |
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US5506165A (en) | 1996-04-09 |
JP3678437B2 (ja) | 2005-08-03 |
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