JP2004519009A

JP2004519009A - 透明導体ラインの導電率を改善する方法

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Publication number: JP2004519009A
Application number: JP2002563071A
Authority: JP
Inventors: イアンディーフレンチ; デルザーグピータジェイヴァン; クベルダーンエルデ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-02-03
Filing date: 2002-01-25
Publication date: 2004-06-24
Also published as: WO2002063386A3; GB0102756D0; KR20020093014A; US20020109800A1; EP1368698A2; WO2002063386A2; US6750131B2

Abstract

基板（４６）上に担持される透明導電ライン（３２）（特には、小マスク数工程を用いて製造されるアクティブマトリクス液晶表示器等のピクセル化された装置用のアクティブプレート上のアドレスライン）の導電率を改善する方法が、透明導電材料（例えば、ＩＴＯ）の被着層（５３）から上記基板上に上記ラインを形成すると共に、これらラインの上面上に少なくとも一つの端部（７５）から延び且つ該上面を部分的に覆うような被覆層（７２’）を設けるステップと、次いで上記端部にメッキ電位が印加された状態で上記ラインをメッキ（８０）する電気メッキ処理を実行するステップとを含む。上記被覆層（７２’）は、上記ラインの長さに沿って一層均一なメッキ層（８０）を達成するよう補助する。該被覆層は、好ましくは、透明層（５３）をパターニングするために使用される被着フォトレジスト層（５４）の選択的パターニング及び部分的エッチングにより規定されたフォトレジストを有する。ピクセル化された装置においては、ピクセル電極（３８）も上記透明層から規定される。

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に担持された透明導電ラインの導電率を改善する方法に関する。特に、本発明はアクティブマトリクス液晶表示器等のピクセル化された装置における透明導電材料を有するアドレスラインの導電率を増加させることに関するものである。また、本発明は、斯様な表示器の製造に使用される、アクティブプレートとして知られているトランジスタ基板にも関する。
【０００２】
【従来の技術】
アクティブマトリクス液晶表示器（ＡＭＬＣＤ）は、典型的には、アクティブプレートとパッシブプレートとを有し、これらプレートの間に液晶材料が挟持される。アクティブプレートはトランジスタスイッチング装置のアレイを有し、典型的には１つのトランジスタが当該表示器の１つのピクセルに関連される。また、各ピクセルはアクティブプレート上にピクセル電極を有し、該電極には個々のピクセルの表示出力を制御するために信号が印加される。液晶表示器は、透過型又は反射型の装置として構成することができる。
【０００３】
図１は、ＡＭＬＣＤの或る既知の例のアクティブプレートのピクセルを形成する電気構成要素を示している。ピクセルは行及び列に配列されている。或るピクセルの行アドレス導体１０はＴＦＴ１２のゲートに接続され、列アドレス導体１４はソースに結合されている。該ピクセルのピクセル電極上に設けられた液晶材料は実効的に液晶セル１６を規定し、該セルはトランジスタ１２のドレインと共通接地面１８との間に接続される。任意選択的なピクセル蓄積コンデンサ２０が、トランジスタ１２のドレインと、隣接する行のピクセルに関連する行導体１０との間に接続される。
【０００４】
透過型表示器に関しては、上記アクティブプレートの大きな面積が少なくとも部分的に透明であり、これは、該表示器が典型的にはバックライトにより照明されるために必要である。従来の表示装置においては、ピクセル電極は透明でなければならない一方、行及び列導体は金属製の不透明ラインとして形成される。高導電率故に、クロム、モリブデン、アルミニウム、合金又は多層構造等の金属層が行及び列導体のために使用され、上記高導電率が装置性能を改善する。ピクセル駆動信号が供給されるライン（通常は、列ライン）の導電率は、大型の表示器では特に重要である。何故なら、ラインの長さにわたってかなりの電圧降下が生じ、該ライン（列）に沿う全てのピクセルを一様に駆動することを不可能にするからである。
【０００５】
金属製列導体の使用に伴う問題点は、列導体及びピクセル電極を形成するために別個の被着及びリソグラフィック手順が必要とされる点にある。ピクセル電極は透明でなければならず、典型的には透明導電性酸化膜から形成される。製造工程におけるリソグラフィック手順は、当該製造工程の経費に対する主要な寄与要因であることが良く知られている。各リソグラフィックステップが、当該工程の歩留まりを減少させると共に経費を増加させると考えられる。
【０００６】
ＬＣＤのアクティブプレートに関する従来の製造工程は５マスク工程である。図２に示されたボトムゲートＴＦＴＬＣＤアクティブプレートに関しては、各々が別個のマスク規定を必要とする処理ステップは：
（ｉ）基板２１上にゲート２２（これは、行導体の一部である）を規定するステップ；
（ｉｉ）下側の真性層２４及び上側のドーピングされた接触層２６を有するような、アモルファスシリコン島部（これは、全体の構造を被覆するゲート誘電体２３に重なる）を規定するステップ；
（ｉｉｉ）金属製のソース２８、ドレイン３０及び列電極３２を規定するステップ；
（ｉｖ）全体の基板を被覆するパシベーション層３６に接触孔３４を規定するステップ；及び
（ｖ）上記孔３４を介してドレイン３０と接触する透明なピクセル電極３８を規定するステップ；
である。
【０００７】
図１に示したコンデンサは、１つのピクセル電極の隣接する行の行／ゲート導体の一部との重なり領域を設けることにより上記ゲート誘電体から簡単に形成することができる。
【０００８】
経費を低減し且つ歩留まりを向上させるために、リソグラフィックステップの数（従って、マスクのカウント）を低減する種々の提案がなされている。
【０００９】
例えば、列導体をピクセル電極と同一の透明導電性酸化膜から形成し、ピクセル構造のこれら要素が一緒に被着及びパターン化することができるようにすることが提案されている。追加の対策の結果、２マスク工程が得られ、これを、図３に示されたボトムゲートＴＦＴＬＣＤアクティブプレートを参照して説明する。各々が別個のマスク規定を要するような処理ステップは：
（ｉ）ゲート２２（及び行導体）を規定するステップ；及び
（ｉｉ）透明な列導体３２（これは、ＴＦＴのソース２８も形成する）及びピクセル電極３８（これは、ＴＦＴのドレイン３０も形成する）を規定するステップ；である。
【００１０】
半導体島部２４、２６の規定は、例えば基板を介しての露光を使用することにより、ゲート２２を用いた自己整合処理により達成することができる。勿論、該半導体は第３のマスクステップ（上記ステップ（ｉ）及び（ｉｉ）の間の）によっても等しく形成することができる。当該アレイの周辺部において、ゲート誘電体２３は低精度工程を用いてエッチング除去され、当該表示器の周辺部における上記ゲートへの接触を可能にする。
【００１１】
この構成において、上記列ラインに使用される透明導電性酸化物薄膜の高抵抗率は、該構造の大型（ＴＶサイズの）表示器への又は例えばＶＧＡを超える高解像度表示器への使用を妨げる。
【００１２】
このような理由により、上記層の列導体領域を導電率を増加させるように処理する一方、ピクセル電極の透明性に影響を与えないようにするような他の提案が存在する。１つの可能性は上記導電ラインの上面を金属により電気メッキすることであろうが、この技術は、メッキされる斯かるラインの抵抗性の性質のため、ラインの長さにわたりメッキ厚に大きな変動が生じる傾向があるという問題を有することが分かっている。斯様な厚さの変動は、ＬＣセル間隙の変動へと転化し、斯かる間隙の変動は極めて好ましくない。ＳＩＤ９３ダイジェストの第５５４頁におけるＪ．Ｌｉｕ他による文献“側壁の銅の電気メッキによる透明電極の導電率の向上”は、銅のバスを金属酸化物列ラインの側部に電気メッキすることにより導電率を向上させる方法を開示している。該工程は金属酸化物の残部を残すような不完全エッチング処理を含み、上記残部が銅成長のための種として作用する。しかしながら、この処理は複雑であると共に、制御するのが困難である。加えて、上記銅のバスはソース及びドレイン電極を囲むことになり、該バスを形成する際の速い横方向の銅の成長の結果として、ソースとドレインとの間の短絡の危険性がある。また、ソース及びドレイン電極周辺の上記銅のバスはＴＦＴのチャンネル長にも影響を与え、従って該ＴＦＴの特性を予測不可能にしてしまう。
【００１３】
国際特許出願公開第ＷＯ９９／５９０２４号は、透明電極の導電率を、該透明電極に隣接してパターン化された金属層を設けることにより向上させる方法を開示している。
【００１４】
【発明が解決しようとする課題】
依然として、ＩＴＯ等の透明金属酸化物層の薄膜ラインの導電率を工程の複雑さを著しく増加させることなしに向上させるような簡単且つ信頼性のある工程に対する要求が存在する。斯様な工程は、アクティブマトリクスＬＣＤの製造に用途を見出すものであるが、透明導電層を少なくとも或る領域において他の領域における透明性を失うことなく一層導電的にすることができるなら、マスクのカウントの低減を達成することができるような他の技術においても有効であろう。これは、高分子ＬＥＤ及び大面積画像センサにとっても有益であり得る。
【００１５】
【課題を解決するための手段】
本発明の第１態様によれば、基板上に担持された透明導電材料を有するラインの導電率を改善する方法であって、
【００１６】
上記基板上に上記透明導電材料のラインを形成し、これらラインの各々の上面に、当該ラインの一端部から延びると共に該ラインの上記上面を部分的に被覆する被覆層を設けるステップと、
【００１７】
上記ラインに金属電気メッキ処理を施すと共に、該処理においてはメッキ電位が各ラインに対し上記端部において印加されるようにし、これにより金属層が当該ラインの露出表面領域上にメッキされ、上記被覆層がメッキの間において該層の下に位置する当該ラインの表面を遮蔽するように作用するステップと、
を有するような方法が提供される。
【００１８】
この方法によれば、上記透明導電材料のメッキの結果、上記ラインの大幅に改善された導電率が得られる。重要なことに、そして上記被覆層を使用する結果として、得られた金属メッキは、上面が完全に露出されたラインを電気メッキする場合に得られる金属メッキ層と比較して、一層滑らかで且つ当該ラインの長さに沿って厚さが一層均一になる傾向がある。この改善は、メッキ処理における上記被覆層の効果によりもたらされるもので、メッキの間において発生する電流の性質及び斯かる性質のメッキ層特性に対する帰結の理解の結果である。上記透明導電ラインは、基本的に抵抗的であり、浴の陽極電位に対して一端が陰極メッキ電位に維持された状態でメッキ浴内に配置された場合、一連の分散された抵抗と等価であると見なすことができ、この結果、上記一端に最も近い部分を介して流れる電流が最も大きくなる傾向にある。金属被着速度は電流に比例するので、メッキはこの部分において一層速くなる。この結果、上記部分は一層導電的にされ、これがメッキを加速させ、従ってメッキの不均一さを悪化させる。結果として、当該ラインに沿って得られるメッキ層の厚さは上記端部から離れる領域においてよりも該端部に向かって著しく大きくなるであろう。上記被覆層の配設は、上記端部領域において導電は依然として当該ラインの全幅を介してのものとなるが、当該表面の部分的面積のみにしかメッキが施されず、大部分の面積は上記端部から離れた部分で関わることになることを意味する。このことは、上記端部から離れる領域の抵抗が減少する傾向となり、向上されたメッキに繋がることを意味する。当該ラインに沿って依然としてメッキの不均一さは存在するであろうが、その程度は著しく減少する。
【００１９】
上記被覆層は、単に、当該ラインの長さに沿って一部延在する略一定幅の細条を有することができる。しかしながら、好ましくは一層良好な結果のために、上記層は該ラインの透明導電材料の表面の被覆されていない領域が前記端部から当該ラインに沿って離れるにつれて漸進的に増加するように成形される。例えば、該被覆層は先細りとすることができる。他の例として、上記層の形状は、該層の幅が当該ラインに沿って階段状に減少するようなものとすることができる。
【００２０】
好ましくは、上記メッキ電位は当該ラインの反対側の端部にも印加されるようにすると共に、上記被覆層は該端部からもラインに沿って同様の態様で延在するように構成し、かくして例えば対称な被覆層パターンを形成するようにする。
【００２１】
上記被覆層は、好ましくは、フォトレジスト材料を有するものとする。
【００２２】
上記電気メッキ処理に続いて、上記被覆絶縁層は当該ラインから除去することができ、その後に、所望ならば更なる電気メッキ処理を実行することができる。
【００２３】
透明導電材料の上記ラインは、
基板上に透明導電材料の層を被着し、
上記透明導電材料の層上にフォトレジストの層を被着すると共に、該フォトレジストを所望のラインに対応する形状にパターニングし、
上記透明導電層を上記フォトレジストを用いてパターニングし、透明導電材料のラインを残存させる、
ことにより都合良く形成することができる。
【００２４】
この場合、上記被覆絶縁層は適切な層を被着することにより別個に設けることもできるが、これは、この層を所要の形状に規定するために更なるパターニングを必要とするであろう。
【００２５】
特に好ましい実施例においては、上記透明導電材料のラインを規定するために使用されるフォトレジスト層は、これらライン上に上記被覆層を設けるためにも使用される。この目的のため、上記フォトレジストの層は所要のラインに対応する部分にパターニングすることができ、各部分が第１の厚さを有すると共に上記被覆層に必要とされるものに形状が対応するような選択された領域を含むようにし、該部分の残部が減少された厚さのものとすることができる。上記のフォトレジスト層の規定された部分は、エッチング処理により下に位置する透明導電材料の層をパターニングし、所要のラインを残存させるために使用される。その後、これらライン上に残存するフォトレジストの部分は部分的にエッチングされて、上記の減少された厚さ領域のものに対応する厚さが除去される。この結果、フォトレジストは前記被覆層を構成する上記選択領域に残存され、当該ラインの表面の残部は露出されて、電気メッキ処理が実行される準備が整う。所望の異なる厚さのパターンを得るための上記フォトレジスト層のパターニングは、ＳＩＤ００ダイジェストの第１００６〜１００９頁に公開された“ＴＦＴ−ＬＣＤ用の新規な４マスク数工程のアーキテクチャ”なる題名の文献にＣ．Ｗ．Ｋｉｍ他により記載された種類のフォトリソグラフィックパターニング工程を用いて達成することができる。上記の記載された技術（ＴＦＴチャンネルを規定する方法に関するものである）は、所謂、スリット又はグレイトーンフォトリソグラフィを使用し、これは、（陽型）フォトレジストを中実（不透明）領域、透明領域及び格子又はスリットパターンを持つ領域からなるフォトリソグラフィックマスクを介して露光する過程を伴う。上記中実及び透明領域は、（完全な厚さで）残存されるべき及び除去されるべき領域を各々規定するよう作用する一方、上記スリットパターンを有する領域は結果として部分的露光となり、該露光は当該フォトレジストの現像の際に当該領域が残存されるが、減少された厚さで残存されることに繋がる。
【００２６】
上記被覆絶縁層を形成するために斯様な方法でフォトレジスト材料を使用することにより、所要のマスクステップの数は少ないままとなる。
【００２７】
前記金属メッキ層は、好ましくは、銅又は銀を有するものとし、上記透明導電層は、好ましくは、ＩＴＯ（インジウム錫酸化物）のような導電性酸化物を有するものとする。
【００２８】
透明導電ラインの導電率を向上させる本方法は、上記ラインがアドレス指定の目的で使用されるような液晶表示器（アクティブマトリクス及びパッシブマスクの両方）、ＬＥＤ表示器、ＰＤＰ（プラズマ表示パネル）表示器及び画像センサ等のピクセル化された装置の製造に特に有効である。斯様な装置においては、上記ラインに関連する透明ピクセル電極は、好都合にも、これらラインに使用されるのと同一の透明導電層から形成することができると共に、フォトレジスト層の適切なパターニングにより同一のフォトレジスト層を用いて規定することができる。好ましくは、上記ピクセル電極を遮蔽するために、電気メッキ処理の間においてフォトレジスト材料は斯かるピクセル電極上に残存するようにする。フォトレジストが異なる厚さにパターニングされるような上述した好ましい実施例においては、完全な厚さのフォトレジストを上記ピクセル電極上に規定することができるので、前記部分的エッチングステップに引き続いてフォトレジストは上記電極上に依然として残存する。
【００２９】
本発明の第２の態様によれば、ピクセル化された装置用のアクティブプレートを形成する方法であって、
絶縁基板上にゲート導体層を被着及びパターニングするステップと、
前記パターニングされたゲート導体層上にゲート絶縁層を被着するステップと、
前記ゲート絶縁層上にシリコン層を被着するステップと、
前記シリコン層上に透明導体層を被着するステップと、
前記透明導体層上に、ソース及びドレイン領域、ピクセル電極領域並びに前記ソース又はドレイン領域に関連する導体ライン領域を規定するような形状を有するようにフォトレジスト層を被着及びパターニングするステップと、
前記透明導体層を前記フォトレジストを用いてパターニングし、ソース及びドレイン、ピクセル電極並びに導体ラインを形成するステップと、
前記フォトレジストを、前記各導体ライン上に該ラインの一端部から延び且つ該ラインの表面を部分的に覆うフォトレジスト領域を残存させるように規定するステップと、
前記透明導体ラインの露出された領域を、前記各ラインの端部にメッキ電位が印加されるようにして金属層で選択的に電気メッキするステップと、
を有するような方法が提供される。
【００３０】
上記フォトレジスト層は好ましくは上記導体ラインにおいて異なる厚さの領域にパターニングされ、上記フォトレジストを規定するステップは該フォトレジストを部分的にエッチングして薄い領域を除去するステップを有する。この方法は、ゲート導体が第１リソグラフィック工程を用いて被着及びパターニングされ、フォトレジスト層が第２リソグラフィック工程を用いて被着及びパターニングされるような２マスク工程が使用されるのを可能にし、上記シリコン層は上記ゲート導体に自己整合される。
【００３１】
【発明の実施の形態】
以下、本発明の実施例を、添付図面を参照して例示として詳細に説明する。尚、各図は概念的なものであって、実寸通りには描かれていないことに注意すべきである。また、これら図の各部の寸法及び比率は、明瞭化のために及び図面の便宜上誇張され又は縮尺されている。また、全図を通して同一の符号は同一の又は類似の部分を示すように使用されている。
【００３２】
アクティブマトリクス液晶表示器のアクティブプレートを製造する小マスク数工程への本発明の適用を図５Ａないし５Ｈを参照して説明するが、これら図は該製造工程を種々の段階で示している。該工程の最初のステップは、既知の２マスク工程と共通している。
【００３３】
図５Ａは、小マスク数工程の最初のステップの概略図である。例えばＣｒ、Ａｌ、Ｍｏ又はこれらの組合せを有するゲート金属４５が絶縁基板４６上に被着されると共に湿式又は乾式エッチング技術を用いて規定されており、標準のバックチャンネルエッチＴＦＴ積層被着（ＢａｃｋＣｈａｎｎｅｌＥｔｃｈＴＦＴｓｔａｃｋ
ｄｅｐｏｓｉｔｉｏｎ）が実施されている。これは、窒化シリコンゲート絶縁層４７、アモルファスシリコン層４８、及び接触面として作用するドーピング（ｎ＋）されたシリコン層４９を形成し、これら層は全体の基板面上に設けられる。図５Ａの右側の領域は表示ピクセルに関連するスイッチングトランジスタ（図１の１２）を形成するために使用され、該図５Ａの左側部分は、行導体に駆動信号を供給することが可能な行リードイン領域を形成する。典型的には、ＳｉＮゲート絶縁体４７は４００ｎｍ厚であり、真性アモルファスシリコン４８は１６０ｎｍ厚であり、上記のドーピングされたアモルファスシリコンは４０ｎｍ厚である。もっとも、他の厚さの層も使用することができる。ドーピングされたシリコン層４９は、良好な品質のＩＴＯ対シリコン接触を提供するために微小結晶性シリコンとすることもできる。
【００３４】
上記ＴＦＴ積層部は、行リードイン領域からエッチング分離されねばならない。これは粗い位置合わせしか必要とせず、精細な形状をエッチングする必要はない。このマスキングステップは、印刷により、エッチング前にプラスチックシートを当該アレイ領域上に積層することにより、又は図５Ｂに示されたように粗く位置合わせされた印刷フォトレジスト５０を用いて実施することができる。図５Ｃにおいては、上記ＴＦＴ積層部は行リードイン領域からエッチング分離されており、陽型フォトレジスト５１が全体のプレートに塗布される。
【００３５】
次いで、図５Ｄに示されるように、上記陽型フォトレジストがゲートライン構造と同一のパターンを有するようにパターニングするために背面照射が使用される。残存する上記フォトレジスト層は、上記２つのシリコン層をパターニングし、図５Ｅにおけるトランジスタチャンネル領域５２及びそれ以外の場所ではゲートライン（行導体）構造上に重なる領域を残存させるために使用される。次いで、図５Ｆに示されるように、例えばスパッタリング形成されたＩＴＯ等の透明導電層５３が全体のプレート上に形成される。
【００３６】
透明導電層５３は、後述するように、ＴＦＴ用のソース及びドレイン、透明ピクセル電極、並びに薄膜列アドレスラインを形成するために使用される。かくして、再び図３を参照すると、この層は、関連する列導体ラインに結合されたＴＦＴソースコンタクト２８、及び各ピクセル電極３８に接続されたＴＦＴドレインコンタクト３０を形成する。もし要するならば、上記ピクセル電極とゲート導体（行）ライン４５との重なりが、介在するゲート誘電体と共に、蓄積コンデンサ（図１）を形成することができる。
【００３７】
図５Ａないし５Ｆに示されたステップは、概ね、既知の方法に従っている。
【００３８】
薄膜列ラインの導電率を改善するために、これら部分は以下に述べるような方法で金属により選択的に電気メッキされる。
【００３９】
図５Ｇを参照すると、陽型フォトレジスト層５４が基板４６上の構造上全体に被着される。この層５４は層５３から形成されるべき構成部分を規定するような形状、即ち図５Ｈに示されたソース及びドレインコンタクト領域に対応する領域５５及び５６、ピクセル電極に対応する領域５７並びに行リードインパターンに対応する領域５８、更に図５Ｈでは見えないが上記ソースコンタクト５５に一体的に結合された列ラインを有するような形状、にパターニングされる。次いで、上記層のうちの上記パターニングされたフォトレジストにより覆われていない領域は、湿式又は乾式エッチング工程を用いてエッチング除去される。
【００４０】
上記フォトレジスト層５４は、フォトレジストを選択された領域に異なる厚さで残存させるように、既知ではあるが通常ではない方法でパターニングされる。好適なフォトリソグラフィックパターニング技術の例が、Ｃ．Ｗ．Ｋｉｍ他による前記文献、及び第１８回国際表示器研究会議（アジア表示器’９８）のＳＩＤ会報の第１１０９ないし１１１２頁に公開されたＣ．Ｗ．／Ｈａｎ他による“新しいフォトリソグラフィを用いて４マスク工程により製造されたＴＦＴ”なる題名の文献に記載されているので、これら文献を参照されたいと共に、これら文献の内容は本明細書に参考文献として組み込まれるものである。上記パターニング処理は、光阻止領域、透明領域及び所定の格子又はスリットパターンを持つ領域からなるマスクを介しての上記フォトレジスト層５４（ここでは、陽型フォトレジスト）の露光を伴う。上記光阻止及び透明領域は、通常のマスクにおけるように、当該フォトレジストにおける残存すべき及び除去されるべき領域を各々規定するように作用する。上記スリットのパターンを有する領域は、部分的に露光される領域を規定するために使用され、この目的のために要するパターンのパラメータは上記文献に記載されている。この部分的露光（上記スリットにより生成される回折効果に依存する）の結果、上記フォトレジストの当該領域は該フォトレジストの現像の後に、上記マスクの光阻止領域により規定された完全な厚さの領域と較べて減少された厚さで残存するようになる。従って、本質的に、該技術はフォトレジスト層が異なり及び制御された厚さを持つような領域に選択的にパターニングされ、且つ、当該フォトレジストが完全に除去されるような領域を形成するのを可能にする。図５Ｈにおける領域５５、５６、５７及び５８は全て上記マスクの光阻止領域により規定されており、結果として完全な厚さのフォトレジスト領域を有する。一方、列ラインは更に上記マスクにおけるスリットパターンを用いて規定され、結果として異なる厚さのフォトレジストの特別な構造となる。
【００４１】
図６は上記製造工程でのこの段階における列ライン３２の典型的な１つの一部を概略平面図として示し、図７は図６のＶＩＩ−ＶＩＩ線に沿う断面図である。列ライン３２は、全長に沿って略一定な幅及び厚さを有する透明導電層５３の長尺細条を有し、パターニング後にフォトレジスト層５４の領域７０により規定される。図６において斜線により示す該フォトレジスト層の領域７０は、層５４をパターニングするのに使用されたマスクの光阻止領域により形成された第１領域７２と、該マスクのスリット領域により形成された厚さが減少されたフォトレジストの第２領域７４とからなっている。このようにして上記フォトレジスト層をパターニングにするのに使用されたマスクの部分は図７では６０に概念的に図示され、光阻止領域、透明領域及びスリットパターン領域は実線、×印及び点線により各々表されている。
【００４２】
２レベルレジストパターン７０における第１領域７２の形状は、以下で明らかとなるであろう理由により注意深く制御される。図６に見られるように、領域７２はライン３２の一方の端部７５から反対側の端部に向かって延び、当該ラインの表面を部分的に覆っている。領域７２は、該領域７２により被覆されるライン３２の表面の面積の程度が上記端部７５から離れるにつれて減少するように（この場合は、領域７２が漸進的に先細りとされると共にライン３２の中心線に対して対称である）、逆に、薄いフォトレジスト領域７４により被覆される当該ラインの表面の面積が漸進的に増加するように成形されている。
【００４３】
次いで、上記フォトレジストパターンには部分的エッチング処理が施され、該処理において薄い領域７４の厚みに対応する該レジストパターンの厚さは完全に除去され、結果として図８及び９の平面及び断面図に示すような構造が得られる。ここでは減少された厚さを持つことになるレジストの第１領域７２は、７２’に示すように依然として当該ライン上に存在する一方、該ライン３２の表面の残部は、ここでは、露出されることになる。前述したように、ソース及びドレインコンタクト、ピクセル電極並びに行リードインパターンに各々対応する当該フォトレジスト層の領域５５及び５６、５７並びに５８は完全な厚さのレジストのものであり、従って、この部分的エッチングの後でも厚さは減少されるものの依然として残存する。
【００４４】
次いで、透明導電列ライン３２には選択的電気メッキ処理が施され、該処理において該ラインの露出面上に金属の層がメッキされる。この目的のために、好ましくは銅が使用されるが、代わりに銀等の他の金属も使用することができる。この選択的メッキの前に、上記透明導電ラインの露出領域は、例えば酸又は中性電解液内での還元処理を用いて前処理することができる。当該電気メッキのために、所要の陰極メッキ電位が各ライン３２の端部７５に印加されるが、この目的のために該ラインの端部はフォトレジストが無いままとされる。該電気メッキ処理の結果、当該ラインの露出面上に金属層が形成され、レジスト領域７２’は直下表面領域のメッキを防止する遮蔽として作用する。これが図１０及び１１に示され、これら図において上記金属メッキは８０に示されている。
【００４５】
この処理の間における上記ライン３２上の保護レジスト領域７２’の存在は、それ以外の場合よりも一層滑らか及び一様なメッキが得られることを保証する。ライン３２に使用される材料（例えば、ＩＴＯ）の抵抗率及び結果としての電流の不均一な分布により、当該メッキ層において不均一さが生じようとし、メッキ速度、従ってメッキ厚は上記メッキ電圧が印加される当該ラインの端部に向かって一層大きくなる。典型的には、電気メッキされる場合、被覆されていないラインに対しては、当該点の近く及び遠くでのメッキ厚に１０以上の係数の差が存在し得る。
【００４６】
金属被着の速度は、電流の流れに比例する。ライン３２は、一端において陰極電位に接続され、当該ラインの長さに沿う多数の離隔された位置において電解液の抵抗により構成される抵抗を介してメッキ陽極に接続された一連の分散された抵抗と等価であると見なすことができる。この場合、ライン３２の上記陰極に近い領域における抵抗が上記電解液の抵抗より大幅に小さくない限り、この領域における当該ラインの電流は上記陰極から更に離れるよりも大幅に大きくなるであろう。従って、被覆されていないラインが電気メッキされる場合は、当該ラインにおける陰極に向かう領域での斯かる一層大きな電流は、結果として一層厚いメッキ被着となる。メッキ金属はライン３２より一層導電的であるから、この端部領域の抵抗は急激に減少し、これが被着の更に一層の増加に繋がり、かくして、当該問題を増大させ、ライン３２の長さに沿うメッキ層の厚さの更に一層の不均一さを生じさせる。
【００４７】
上記の被覆層７２’の存在は、この種の影響を、或る程度電流の分布に影響を与えることにより制御するよう作用し、結果として上記メッキ層の厚さの不均一さの程度が大幅に低減される。初期には、当該構造は上述したのと同様の一種の分散された抵抗パターンを呈し、導電は層７２’により部分的に被覆される領域においてはライン３２の全幅を介してのものとなる。しかしながら、ここで、当該ラインの開始点では露出された低減された面積に対応してライン３２の領域の部分的メッキのみが生じる一方、該ラインに更に沿っては一層大きな表面積がメッキし始まる。これにより、当該ラインの端部から一層離れる領域の実効抵抗は上記端部領域と較べて減少する傾向となる。この結果、当該ラインに沿うメッキ厚特性は改善される。依然として、幾らかの厚さの非均一さは存在するであろうが、被覆されていないラインをメッキする場合に得られるものよりも大幅に少ない。当該ラインの端部は最も大きい程度の不均一さを有する傾向にあるが、これは、メッキ処理の間において該端部に重なるよう配置される適切な機械的マスキング遮蔽の使用により防止することができる。
【００４８】
当該ライン上における保護レジスト領域７２’の、従って該ラインの露出された領域の形状は、このことを考慮して選定される。
【００４９】
メッキ電圧が当該ラインの一端のみに印加され、図８及び１０に示すように該レジスト領域７２’が該一端から面積が単純に徐々に減少する代わりに、メッキ電圧はライン３２の両端に印加することもできる。この場合、レジスト領域７２’の形状は、それに応じて、図１２Ａに概念的に示すように該ライン３２の中点を通る線に対して略対称となるように変更される。該レジスト被覆層の可能性のある他の形状は、ライン３２の長さに沿う被覆層の延在が増加されるような図１２Ｂに、及び該被覆層の幅が滑らかに先細りされるというよりも階段状にされるような図１２Ｃにも示されている。
【００５０】
以上、被覆層に関して特定の形状を図示したが、該層の形状及び寸法は変更することができ、例えばライン３２の特性及びメッキ処理パラメータに依存すると共にこれらにより或る程度決定されるであろうと理解される。これらの要因は、所望の結果を達成するために要する該被覆層の形状を選択する場合に考慮されるであろう。一般的に言って、該被覆層は最良の結果を得るためには当該ラインの長さのかなりの割合にわたり延在しそうである。
【００５１】
図１３は、銅メッキ層のマイクロメータでの厚さＴと、当該ラインの長さに沿う位置Ｌとの間の関係であって、メッキ処理の間においてメッキ電圧が該ラインの両端に印加される場合に如何なる被覆レジストも無い平らなＩＴＯラインの表面上に電気メッキすることにより形成される場合に予測され得る関係を示すグラフである。該グラフに示された異なる曲線は、最も薄い場合の約５０秒から最も厚い場合の約２００秒までにわたる異なるメッキ時間に関する結果である。該ＩＴＯラインは５０ｃｍ長で、２０μｍの一定幅を有している。本例で使用された重要なメッキパラメータに関しては、浴導電率は約４０Ωｍ^−１となるように選定され、電流密度（Ｊ）は約１Ａ／ｄｍ^２（＝１００Ａ／ｍ^２）となるように選定され、陽極−陰極（ライン３２）距離は約５０ｃｍである。明らかなように、得られた銅メッキの厚さは、ＩＴＯラインの中間（２５ｃｍ）におけるよりも端部に向かって１０倍以上も厚くなり得る。
【００５２】
比較のために、図１４に図示されたグラフは、銅メッキ層のナノメータでの厚さＴと、同様の寸法のＩＴＯラインに沿う位置Ｌとの関係であって、該ラインが表面上に図１２Ａに図示した形態の保護レジスト領域７２’を有している場合に期待することができる関係を示している。メッキパラメータは上記と同様のままである。このグラフに示される曲線は、約８００秒のメッキ時間に相当する。ここでは、ライン３２の両端部は、さもなければ末端で発生するであろう著しく増加したメッキ厚を防止するために、メッキ処理の間において慎重に機械的に遮蔽された。明らかなように、当該ラインに沿うメッキ厚の変動は大幅に目立たないようになっている。
【００５３】
図１３及び１４に示された結果から、比肩し得る平均厚において、図１４の場合のライン３２の長さに沿う厚さの変動は約３倍程度に過ぎないのに対し、図１３の場合、この変動は１０倍程度までにもなることが分かる。
【００５４】
得られるメッキ層の厚さは、望ましくは、最も薄い部分（即ち、当該ラインの中間周辺）において約１００ｎｍであり、好ましくは１００ｎｍと５００ｎｍとの間である。
【００５５】
もっと簡単な形状のレジスト領域７２’を使用する場合にさえも、メッキ層特性の改善された結果が可能である。図１５は、ここでも５０ｃｍ長及び２０μｍ幅のＩＴＯライン３２を示し、該ラインは両端に（前述したのと同様の処理を用いて）設けられた長方形のレジスト領域７２’を単に有している。これら２つの領域の各々は１８μｍの幅（ｗ）と１０ｃｍの長さ（ｌ）とを有し、露出されたＩＴＯの１μｍ幅の細条が両側に存在するように該ＩＴＯラインの中央に配置されている。図１６のグラフは、斯様なラインを先のものと同様の電気メッキパラメータを用いてメッキした場合に得られることが期待されるようなメッキ厚特性を示している。
【００５６】
ここで、図１０を再び参照すると、メッキ層８０が形成された後、前記フォトレジストパターンの残部、即ち領域７２’は除去される。
【００５７】
当該製造工程の最後において、上記ＩＴＯ列ラインは表面上に銅の層を有し、該層は大型の高解像度表示器をアドレスするのに要する一層高い導電率を提供する。
【００５８】
該向上された導電率の列が、上記実施例に示されるような小マスク数技術と共に使用される場合、斯かる行ライン上に位置するアモルファスシリコンは寄生ＴＦＴを生じ、これらが当該表示器の駆動に影響を与え得る。これらの影響は駆動方法において調節することができ、慎重な設計により最小化することができる。
【００５９】
図４は完全な液晶表示器の構造を示している。液晶材料の層８１がアクティブプレート８２上に設けられ、該プレートは上述したような構造を有している。他の基板８３が上記液晶材料層に重なっている。この他の基板８３には、一方の面上にカラーフィルタ８４及び共通電極層１８（図１に図示）を規定するプレートの配列が設けられている。また、該基板の反対側には偏光膜８６も設けられている。
【００６０】
本発明の該実施例は主にトランジスタ基板と該基板の製造に関するものであるから、該液晶表示器の動作及び構造は、これ以上詳細には説明しない。斯様な点は当業者には明らかであろう。
【００６１】
上述した特定の例はＩＴＯの透明列ライン上に銅メッキを設ける。他の導電性酸化物透明材料も使用することができ、他の金属をメッキすることもできる。これらの可能性は本発明の範囲内に入るものである。
【００６２】
レジストの一部を上述した方法により好都合に形成すると共にライン上の保護領域７２’として利用することができるが、斯様な領域は、例えば他の好適な材料を被着及びパターニングすることにより、代わりに他の方法で形成することができると思われる。もっとも、これは当該製造工程に更なるマスキング段階を追加することになるであろう。
【００６３】
上述したものに対して付加的な層を設けることもでき、当業者にとり自明な種々の代替案も存在する。本発明は既知の個々の処理ステップ及び材料に依存するものであるので、本出願においては特定の処理パラメータ及び材料は詳細には説明されていない。可能性のある代替案のステップ及び範囲は当業者にとり明らかであろう。
【００６４】
上記特定の実施例はＬＣＤのアクティブプレートにアモルファスシリコンＴＦＴを使用しているが、多結晶及び微小結晶等の他の半導体構成も可能である。
【００６５】
上述した特定の実施例においては、ボトムゲートトランジスタが使用されたが、トップゲートトランジスタも使用することができる。事実、本発明は、透明ピクセル電極が必要とされ、ピクセル電極を規定する層の被着とライン（行又は列）導体とを組み合わせることに利益が存在するような如何なるピクセル化された装置にも適用することが可能である。
【００６６】
本発明は、アクティブマトリクスＬＣＤに適用された場合について詳細に説明された。本発明は、更に、例えばパッシブ型ＬＣＤ、アクティブマトリクスＬＥＤ表示器及び画像センサにも適用することができる。また、本発明は、当該装置のピクセル電極用と同一の層を用いて行又は列アドレスラインを規定することが有益であるような、透明ピクセル電極を必要とする如何なるピクセル化された装置にも適用することが可能である。また、本発明は透過型及び反射型のアクティブマトリクスＬＣＤ表示器にも適用可能である。反射型表示器の場合にも、ＩＴＯはソース及びドレインコンタクトの形成に関し周知の利点を有しているので、透明層を使用することが依然として望ましい。
【００６７】
上述した実施例においては、透過型表示器が示され、ピクセル電極はメッキ処理から遮蔽されている。反射型表示器の場合は、ピクセル電極は列導体と共にメッキされてもよい。この場合、ライン３２及びピクセル電極は、フォトレジスト領域７２’が除去された後の第２電気メッキ工程において金属により再び電気メッキすることができ、これは以前に形成されたメッキを強化すると共に、ライン３２の新たに露出された表面領域も被覆する。
【００６８】
本開示を熟読することにより、当業者にとっては他の変形例も明らかとなるであろう。斯様な変形例は、アクティブマトリクス液晶表示器等の分野で既知であると共に、ここで既述した特徴の代わりに又は斯かる特徴に付加して使用することができるような他の特徴を含むことができる。
【図面の簡単な説明】
【図１】図１は、アクティブプレートのピクセル要素を示す。
【図２】図２は、５マスク工程を使用して製造された、ボトムゲートＴＦＴを使用する従来のアクティブプレートを示す。
【図３】図３は、２マスク工程を使用して製造された、ボトムゲートＴＦＴを用いる提案されたアクティブプレートを示す。
【図４】図４は、全体の液晶表示器の構造を示す。
【図５Ａ】図５Ａは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における或る段階を示す。
【図５Ｂ】図５Ｂは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｃ】図５Ｃは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｄ】図５Ｄは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｅ】図５Ｅは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｆ】図５Ｆは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｇ】図５Ｇは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図５Ｈ】図５Ｈは、本発明を用いてＬＣＤ表示器のアクティブプレートを製造する製造工程における次の段階を示す。
【図６】図６は、上記アクティブプレートの典型的な導体ラインの或る製造段階における平面図である。
【図７】図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図である。
【図８】図８は、前記アクティブプレートの典型的な導体ラインの別の製造段階における平面図である。
【図９】図９は、図８のＩＸ−ＩＸ線に沿う断面図である。
【図１０】図１０は、前記アクティブプレートの典型的な導体ラインの別の製造段階における平面図である。
【図１１】図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。
【図１２Ａ】図１２Ａは、導体ラインの形成の他の形態を概念的に平面図として示す。
【図１２Ｂ】図１２Ｂは、導体ラインの形成の他の形態を概念的に平面図として示す。
【図１２Ｃ】図１２Ｃは、導体ラインの形成の他の形態を概念的に平面図として示す。
【図１３】図１３は、既知の電気メッキ処理を用いた導体ラインに沿う電気メッキ層の厚さと位置との間の関係を示すグラフである。
【図１４】図１４は、本発明による方法を用いた導体ラインに沿う電気メッキ層の厚さと位置との間の関係を示すグラフである。
【図１５】図１５は、導体ラインの形成の更に他の形態の概略平面図である。
【図１６】図１６は、図１５の導体ライン形成法を用いた導体ラインに沿う電気メッキ層の厚さと位置との間の関係を示すグラフである。

Claims

基板上に担持された透明導電材料を有するラインの導電率を改善する方法において、
前記透明導電材料のラインを前記基板上に形成すると共に、これらラインの各々の上面に上記ラインの端部から延び且つ該ラインの前記上面を部分的に覆うような被覆層を設けるステップと、
前記ラインに金属電気メッキ処理を施すステップであって、該処理においてはメッキ電位が前記各ラインに前記端部で印加され、これにより金属層が前記ラインの露出された表面の領域にメッキされ、該メッキの間において前記被覆層が該層の下に位置する前記ラインの表面を遮蔽するように作用するステップと、
を有することを特徴とする方法。
請求項１に記載の方法において、前記被覆層は前記ラインの前記露出された表面が前記端部から離れるにつれて漸進的に増加するように成形されていることを特徴とする方法。
請求項２に記載の方法において、前記被覆層は前記端部から離れるにつれて幅が先細りに成形されていることを特徴とする方法。
請求項２に記載の方法において、前記被覆層は前記ラインに沿って幅が階段状に成形されていることを特徴とする方法。
請求項１ないし４の何れか一項に記載の方法において、前記被覆層は前記ラインの両端から同様の態様で延在し、前記メッキ電位は前記メッキ処理の間において前記ラインの前記両端において印加されることを特徴とする方法。
請求項１ないし５の何れか一項に記載の方法において、前記被覆層がフォトレジストを有することを特徴とする方法。
請求項１ないし６の何れか一項に記載の方法において、前記ラインを形成するステップが、
前記基板上に透明導電材料の層を被着するステップと、
前記透明導電材料の層上にフォトレジストの層を被着すると共に、該フォトレジストを前記所望のラインに対応する形状にパターニングするステップと、
前記透明導電層を前記フォトレジストを用いてパターニングし、前記透明導電材料のラインを残存させるステップと、
を有していることを特徴とする方法。
請求項７に記載の方法において、前記フォトレジスト層は前記所望のラインに対応する部分にパターニングされ、これら部分の各々は第１の厚さを有すると共に前記所要の被覆層の形状に従うような選択された領域を含み、前記部分の残部は減少された厚さのものであり、前記透明導電層をパターニングした後に前記フォトレジスト層は部分的にエッチングされて前記減少された厚さの領域を除去する一方、前記選択された領域においてはフォトレジストを残存させ、該フォトレジストが前記被覆層を構成するようにすることを特徴とする方法。
請求項７又は請求項８に記載の方法であって、前記導電ラインと共に前記基板上に担持された透明導電材料のピクセル電極を有するようなピクセル化された装置の製造に使用する方法において、前記フォトレジスト層は前記所望のピクセル電極にも対応する形状にパターニングされ、前記透明導電層は前記フォトレジストを用いてパターニングされ、ピクセル電極領域を残存させることを特徴とする方法。
請求項９に記載の方法において、前記電気メッキ処理の間において前記ピクセル電極領域上にフォトレジストが残存されることを特徴とする方法。
ピクセル化された装置用のアクティブプレートを形成する方法において、
絶縁基板上にゲート導体層を被着及びパターニングするステップと、
前記パターニングされたゲート導体層上にゲート絶縁層を被着するステップと、
前記ゲート絶縁層上にシリコン層を被着するステップと、
前記シリコン層上に透明導体層を被着するステップと、
前記透明導体層上に、ソース及びドレイン領域、ピクセル電極領域並びに前記ソース又はドレイン領域に関連する導体ライン領域を規定するような形状を有するようにフォトレジスト層を被着及びパターニングするステップと、
前記透明導体層を前記フォトレジストを用いてパターニングし、ソース及びドレイン、ピクセル電極並びに導体ラインを形成するステップと、
前記フォトレジストを、前記各導体ライン上に該ラインの一端部から延び且つ該ラインの表面を部分的に覆うフォトレジスト領域を残存させるように規定するステップと、
前記透明導体ラインの露出された領域を、前記各ラインの前記端部にメッキ電位が印加されるようにして金属層で選択的に電気メッキするステップと、
を有していることを特徴とする方法。
請求項１１に記載の方法において、前記フォトレジスト層は前記導体ラインにおいて異なる厚さの領域にパターニングされ、前記フォトレジストを規定するステップは該フォトレジストを部分的にエッチングして薄い領域を除去するステップを有していることを特徴とする方法。
請求項１１又は請求項１２に記載の方法において、前記フォトレジストは前記各ライン上に他端部から延びる同様のフォトレジスト領域を残存させるように規定され、前記メッキ電位が前記他端部においても印加されることを特徴とする方法。
請求項１１ないし１３の何れか一項に記載の方法により作製されたアクティブプレートと、該アクティブプレートから離隔された電極構造を担持する他の基板と、前記アクティブプレートと前記他の基板との間に配設された液晶とを有することを特徴とするアクティブマトリクス液晶表示装置。