JPH07104311A

JPH07104311A - 液晶表示装置

Info

Publication number: JPH07104311A
Application number: JP24311593A
Authority: JP
Inventors: Yutaka Nakai; 豊中井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-29
Filing date: 1993-09-29
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】冗長構造を採用し、高歩留りが得られ、かつ正
常画素とリペア後の画素との表示特性の差を小さくでき
る液晶表示装置を提供する。【構成】第１の薄膜トランジスタ１０１は画素電極１０
５から電気的に切離し可能な切断部１１１を有し、第２
の薄膜トランジスタ１０２はソース電極経路に画素電極
１０５に対して電気的に接続可能な接続部１０９を設け
ている。第２の薄膜トランジスタ１０２は接続部１０９
の寄生容量を使って、第１の薄膜トランジスタ１０１が
画素電極１０５に電気的に接続されている状態下での走
査線・画素電極間容量と第１の薄膜トランジスタ１０１
が画素電極１０５から電気的に切離され代りに第２の薄
膜トランジスタ１０２が画素電極１０５に電気的に接続
された状態下での走査線・画素電極間容量との差を低減
させている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関す
る。

【０００２】

【従来の技術】近年、陰極線管表示装置に代わる新しい
表示装置の開発が盛んに行われている。その中でも液晶
表示装置は、薄型で低電力動作が可能であるため、各種
の分野に応用されている。

【０００３】液晶表示装置の中でも表示特性の優れたア
クティブマトリクス方式の表示装置が期待されている。
特に、スイッチング素子として薄膜トランジスタ（以
下、ＴＦＴと略称する。）を用いたものは、小型テレビ
の分野で市場を拡大している。最近では、10〜20インチ
サイズのテレビやプロジェクションテレビなどの大型
化、高精細化を目指した商品の開発も行われている。、
図９にはＴＦＴアレイを用いた従来の液晶表示装置の１
画素分の平面構成図が示されている。

【０００４】図中１０１はＴＦＴを示し、１０３は走査
線を示し、１０４は補助容量線を示し、１０５は画素電
極を示し、１０６は信号線を示している。この図では、
走査線１０３がＴＦＴ１０１のゲート電極と共通となっ
ているが、走査線１０３からゲート電極を引き出した構
成にすることもできる。信号線１０６はＴＦＴ１０１の
ドレイン電極１０７に接続されており、走査線１０３と
の交差部が絶縁膜で絶縁されている。ＴＦＴ１０１のソ
ース電極１０８は画素電極１０５に接続されている。補
助容量線１０４は画素電極１０５とは絶縁膜で絶縁され
ている。

【０００５】このように構成されたＴＦＴレイに信号電
圧と走査電圧とが与えられると、個々のＴＦＴ１０１が
導通状態になり、画素電極１０５に信号電圧に相当した
電圧が印加される。走査電圧が与えられていないときに
は、個々のＴＦＴ１０１が非導通状態になり、画素電極
１０５に印加された電圧が保持される。

【０００６】このような液晶表示装置は、先に述べたよ
うに大型化、高精細化へと進んでいる。この結果、画素
数の増加あるいは画素密度の増加を招き、これに伴って
画素欠陥の発生率が高まり、製造歩留りが著しく低下す
ることが大きな問題となっている。

【０００７】この問題を解決する方法として、レーザの
ような高エネルギビームを用いて画素欠陥を修正する方
法が提案されている。その１つは、主にパターン形成時
に発生するショート箇所を切断、修正する方法である。
この方法では、たとえば図１０に示すように、信号線１
０６のパターン形成不良により発生した信号線１０６と
画素電極１０５とのショート箇所４０１にアパーチャを
通したビーム４０２を照射し、ショート箇所を切断分離
するようにしている。

【０００８】もう１つは、図１１に示すような構造にレ
ーザビームを照射することで、上下の電極を電気的に接
続する方法である。すなわち、基板５０５の裏面からレ
ーザビーム５０１を照射すると、まず下部電極５０２が
レーザビームのエネルギを吸収し急激に加熱され、液化
あるいは気化して体積が膨張する。その結果、絶縁膜５
０３あるいは上部電極５０４が突き破られる。このと
き、下部電極５０２の液相がレーザビーム照射によって
発生した穴の周囲に付着し、上部電極５０４と電気的コ
ンタクトをとる働きをする。その結果、上部電極５０４
と下部電極５０２とが電気的に接続される。なお、図１
１では基板５０５の裏面からレーザビームを照射するよ
うにしているが、基板５０５の表面からの照射でも同様
の過程により、電気的な接続が可能である。また、上部
電極５０４上にパッシベーション膜が形成された構造に
おいても適用できる。

【０００９】最近では、上記構造と冗長構造とを併用す
ることが考えられている。すなわち、１画素あたり２個
のＴＦＴを設ける。第１のＴＦＴは信号線、走査線およ
び画素電極に接続される。第２のＴＦＴは予備で設けら
れており、常時は信号線に接続されていない。したがっ
て、この第２のＴＦＴは画素電極への信号書き込みに対
しては実質的に関与していない。もし、第１のＴＦＴが
何らかの原因で正常な動作をしない場合に、レーザビー
ムを使って第１のＴＦＴを回路から切断分離する。次
に、レーザビームを使って第２のＴＦＴを信号線に接続
する。この結果、第１のＴＦＴの代わりに第２のＴＦＴ
を動作させることができ、不良画素を救済することがで
きる。

【００１０】冗長構造の別の例として、ＴＦＴを並列に
接続し、両方のＴＦＴを正常な状態で動作させる方法も
考えられる。ただし、この場合はＴＦＴのオン特性不良
に対しては効果があるが、オフ特性不良に対しては効果
がない。したがって、画素を完全に修復するためには予
備構造を設けることが理想である。

【００１１】ところで、ＴＦＴアレイでは、ＴＦＴのオ
フ時にスイッチングノイズにより画素電位がシフトする
ことが知られている。画素電位のシフト量をｄＶ_p をす
ると、ｄＶ_p は表示特性に大きな影響を及ぼす。したが
って、パネル内でｄＶ_p を均一にする必要がある。これ
は冗長構造を採用したものでも同じで、正常画素とリペ
ア後の画素とのｄＶ_p の差を十分小さな値に抑える必要
がある。しかしながら、従来の液晶表示装置にあって
は、冗長構造を採用し、なおかつｄＶ_p の差を十分に小
さくしたものが存在していないのが実情である。

【００１２】

【発明が解決しようとする課題】そこで本発明は、冗長
構造を採用し、高歩留まりが得られ、かつ正常画素とリ
ペア後の画素との表示特性の差を小さくできる液晶表示
装置を提供することを目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、隣接する２本の走査線と隣接する２本の
信号線との交差領域内に、少なくとも薄膜トランジスタ
と画素電極とを含む画素を設けてなる液晶表示装置にお
いて、前記薄膜トランジスタを１画素あたり複数個設
け、これら複数の薄膜トランジスタのうちの少なくとも
１個に前記画素電極から電気的に切離し可能な切断部を
設け、他の薄膜トランジスタのソース側電極経路に前記
画素電極に対して電気的に接続可能な接続部を設けてい
る。そして、前記接続部を備えた薄膜トランジスタの前
記ソース側電極経路の配置で決まる寄生容量を使って、
前記切断部を備えた薄膜トランジスタが前記画素電極に
電気的に接続されている状態下での走査線・画素電極間
容量と前記切断部を備えた薄膜トランジスタが前記画素
電極から電気的に切離される代りに前記接続部を備えた
薄膜トランジスタが前記画素電極に電気的に接続された
状態下での走査線・画素電極間容量との差を低減させて
いる。

【００１４】

【作用】冗長構造を採用したことによる高歩留り化は勿
論のこと、正常画素とリペア後の画素との走査線・画素
電極間容量の差を大幅に低減できるので、表示特性を向
上させることが可能となる。

【００１５】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１には本発明の一実施例に係る液晶表示装置の１
画素分の平面構成図が示されている。

【００１６】図中１０１は第１のＴＦＴを示し、１０２
は第２のＴＦＴを示し、１０３は走査線を示し、１０４
は補助容量線を示し、１０５は画素電極を示し、１０６
は信号線を示している。信号線１０６は第１のＴＦＴ１
０１および第２のＴＦＴ１０２のドレイン電極１０７に
接続されており、走査線１０３との交差部が絶縁膜で絶
縁されている。なお、補助容量線１０４は画素電極１０
５とは絶縁膜で絶縁されている。

【００１７】第２のＴＦＴ１０２のソース電極１０８
は、途中に設けられた接続部１０９を介して画素電極１
０５に接続されている。接続部１０９には、レーザビー
ム１１０が照射されたときに電極材を溶融してソース電
極１０８を画素電極１０５に電気的に接続する接続箇所
が設けられている。

【００１８】一方、第１のＴＦＴ１０１のソース電極１
０８は、途中に設けられた切断部１１１を介して画素電
極１０５に接続されている。切断部１１１には、レーザ
ビーム１１２が照射されたとき溶融切断して第１のＴＦ
Ｔ１０１を画素電極１０５から電気的に分離する切断箇
所が設けられている。

【００１９】本例では、接続部１０９に存在する寄生容
量、つまり第２のＴＦＴ１０２のソース電極１０８と画
素電極１０５との間に存在する寄生容量を使って正常画
素とリペア後の画素との走査線・画素電極間容量の差を
低減させている。

【００２０】ここで、具体的な例を説明する。洗浄され
たガラス基板上にＭｏ−Ｔａ合金を厚さ250nm 成膜し、
走査線１０３、補助容量線１０４および接続部１０９の
下部電極をパターニングした。

【００２１】次に、ゲート絶縁膜（ＳｉＯ）を厚さ350n
m 、ＳｉＮを厚さ50nm、ａ−Ｓｉ膜を厚さ50nm、エッチ
ングトスッパ（ＳｉＮ）を厚さ200nm 連続成膜した後、
エッチングストッパをパターニングし、続いてソース，
ドレイン領域のオーミックコンタクト層である燐などの
不純物をドープしたｎ⁺ ａ−Ｓｉ膜を厚さ50nm成膜した
後、ａ−Ｓｉ層を島状にパターニングした。さらに、Ｉ
ＴＯを厚さ100nm 成膜し、画素電極１０５を形成した。

【００２２】次に、ゲート電極の端子部分上の第１の絶
縁膜であるＳｉＯをエッチング除去した。その後、Ｍｏ
を厚さ100nm 、Ａｌを厚さ400nm 成膜し、信号線１０
６、ドレイン電極１０７およびソース電極１０８を形成
し、さらにｎ⁺ ａ−Ｓｉをエッチング除去してドレイン
電極１０７とソース電極１０８とを電気的に分離し、ア
クティブマトリクス基板を形成した。最後にパッシベー
ション膜としてＳｉＮを厚さ150nm 成膜し、パターニン
グした。

【００２３】このようにして得られたアクティブマトリ
クス基板は、図１に示すように１画素あたり２個のＴＦ
Ｔが設けられている。第１のＴＦＴ１０１は信号線１０
６と画素電極１０５とに接続されているが、第２のＴＦ
Ｔ１０２は待機した状態になっている。つまり、第２の
ＴＦＴ１０２は画素電極１０５に対して接続部１０９を
介して電気的に分離されている。

【００２４】第１のＴＦＴ１０１が不良であった場合、
切断箇所１１１に絞りを通してレーザビーム１１２を照
射してソース電極１０８を切断し、第１のＴＦＴ１０１
を画素電極１０５から電気的に切り離す。切断箇所１１
１からは電極膜が飛散するため、切断箇所１１１はでき
るだけ少ない照射回数で切断できるように断線の発生率
が高くならない程度に細くすることが好ましい。本例で
は切断箇所の幅を5 μｍ程度にした結果、良好な切断が
可能となった。

【００２５】次に、接続部１０９にレーザビーム１１０
を照射して電気的に接続することで第２のＴＦＴ１０２
を画素電極１０５に接続する。この結果、スイッチング
動作を行うＴＦＴは、第１のＴＦＴ１０１から予備の第
２のＴＦＴ１０２へ切り換えられる。第１のＴＦＴ１０
１と第２のＴＦＴ１０２との両方が不良となる確率は極
めて低いため、この方法によりＴＦＴに関する不良画素
はほぼ１００％修復できる。

【００２６】ところで、ＴＦＴアレイでは、ＴＦＴのオ
フ時にスイッチングノイズにより画素電位がシフトする
ことは既に述べた通りである。図２には参考例として、
図９に示されるＴＦＴアレイにおける１画素分の等価回
路が示されている。図中Ｓ点での電圧シフト量ｄＶ_p
は、ＴＦＴ７０１のオフ時のゲート電圧のシフト量をｄ
Ｖ_g 、ＴＦＴ７０１のゲート・ソース間の寄生容量７０
２をＣ_gs、液晶容量７０３をＣｌ_c 、補助容量７０４を
Ｃ_s とすると、ｄＶ_p ＝Ｃ_gs／（Ｃ_gs＋Ｃｌ_c ＋Ｃ_s ）×ｄＶ_g で求められる。

【００２７】ｄＶ_p は表示特性に大きな影響を及ぼすの
で、パネル内でｄＶ_p を均一にする必要がある。図１に
示す画素構造での画素電位シフトに関する等価回路は、
図３(a),(b) に示すようになる。

【００２８】図中Ｇ点とＳ点の間の容量が走査線・画素
電極間容量となる。正常画素では、図３(a) に示すよう
に、第１のＴＦＴ１０１のＣ_gs８０１と第２のＴＦＴ１
０２のＣ_gs８０２と接続部１０９の絶縁膜で分離されて
いる部分の寄生容量８０３とが合成された形で全体の走
査線・画素電極間容量が表される。

【００２９】一方、第１のＴＦＴ１０１の切断箇所１１
１を切断分離し、第２のＴＦＴ１０２の接続部１０９を
接続すると、画素電位シフトに関する等価回路は、図３
(b)に示すようになる。この場合には、第２のＴＦＴ１
０２のＣ_gs８０２が全体の走査線・画素電極間容量とな
る。

【００３０】正常画素において、第１および第２のＴＦ
Ｔ１０１、１０２が導通状態にあるときは、図中点Ｆと
点Ｓとの電位は信号線１０６の電位に等しくなる。その
ため、接続部１０９の寄生容量８０３は実質的には無い
ことと同等になる。つまり、このときの全体の走査線・
画素電極間容量は第１のＴＦＴ１０１のＣ_gs８０１とな
る。正常画素において、第１および第２のＴＦＴ１０
１、１０２が非導通状態のときには、図中点Ｆと点Ｓと
の電位が等しくないため、全体の走査線・画素電極間容
量は、第１のＴＦＴのＣ_gs８０１と、第２のＴＦＴ１０
２のＣ_gs８０２と接続部１０９の寄生容量８０３との合
成容量となる。

【００３１】図４には図３(a) ，図３(b) におけるＣ_gs
との挙動、つまりゲート・ソース間電圧依存性が示され
ている。図中、９０１で示す特性曲線は図３(b) に示さ
れるリペア後の状態を示し、特性曲線９０２は図３(a)
に示される正常画素の状態を示している。

【００３２】Ｖ_gsを大きくすると、しきい値以上でＣ_gs
が増加する。ＴＦＴが導通した後は、先の説明から判る
ように、正常画素とリペア後の画素との全体の走査線・
画素電極間容量はほぼ等しくなる。一方、ＴＦＴが非導
通状態のとき、正常画素とリペア後の画素との全体の走
査線・画素電極間容量は接続部１０９の寄生容量８０３
によって変化する。

【００３３】したがって、接続部１０９の寄生容量８０
３を変えることで、Ｃ_gs特性を調整することができる。
第２のＴＦＴ１０２の非導通状態でのＣ_gsをＣ_gs0ff
２、接続部１０９の寄生容量をＣ_x 、第１のＴＦＴ１０
１の導通状態、非導通状態のＣ_gsの差をｄＣ_gsとする
と、１／ｄＣ_gs＝１／Ｃ_x ＋１／Ｃ_gs0ff ２の関係のもとでは、図５に示すようにＣ_gsの電圧依存性
をなくすことができる。この結果、電圧シフト量のドレ
イン電圧依存性を消すことができる。さらにＣ_xを大き
くすると、非導通状態のＣ_gsが導通状態のＣ_gsより大き
くなるような状態も実現可能である。

【００３４】図６には本発明の別の実施例に係る液晶表
示装置の１画素分の平面構成図が示されている。なお、
この図では図１と同一部分が同一符号で示されている。
この実施例では、第２のＴＦＴ１０２のソース電極１０
８の一部１１３を走査線１０３と平行に延ばして第１の
ＴＦＴ１０１のソース電極１０８に接続している。そし
て、途中に接続部１０９を介在させている。

【００３５】すなわち、この例では接続部１０９に寄生
容量を持たせるとともに部分１１３と走査線１０３との
間にも寄生容量を持たせ、これらの寄生容量で正常画素
とリペア後の画素との走査線・画素電極間の容量変動を
抑制している。

【００３６】以下、具体例を説明する。洗浄されたガラ
ス基板上にＭｏ−Ｔａ合金を厚さ250nm 成膜し、走査線
１０３、補助容量線１０４および接続部１０９の下部電
極をパターニングした。次に、ゲート絶縁膜（ＳｉＯ）
を厚さ350nm 、ＳｉＮを厚さ50nm、ａーＳｉ膜を厚さ50
nm、エッチングストッパ（ＳｉＮ）を厚さ200nm 連続成
膜した後、エッチングストッパをパターニングした。ソ
ース、ドレイン領域のオーミックコンタクト層である燐
などの不純物をドープしたｎ⁺ ａ−Ｓｉ膜を厚さ50nm成
膜した後、ａ−Ｓｉ層を島状にパターニングした。さら
に、ＩＴＯを厚さ100nm 成膜し、画素電極１０５を形成
した。

【００３７】次に、ゲート電極の端子部分の上の第１の
絶縁膜であるＳｉＯをエッチング除去した。その後、Ｍ
ｏを厚さ100nm 、Ａｌを厚さ400nm 成膜し、信号線１０
６、ドレイン電極１０７およびソース電極１０８を形成
し、さらにｎ⁺ ａ−Ｓｉを金属をマスクにエッチング除
去してドレイン電極１０７とソース電極１０８を電気的
に分離し、アクティブマトリクス基板を形成した。最後
にパッシベーション膜としてＳｉＮを厚さ150nm 成膜
し、パターニングした。

【００３８】このようにして得られたアクティブマトリ
クス基板は、図１に示すものと同様に１画素あたり２個
のＴＦＴが設けられている。第１のＴＦＴ１０１は信号
線１０６と画素電極１０５とに接続されているが、第２
のＴＦＴ１０２は待機した状態になっており、画素電極
１０５とは接続部１０９を介して分離されている。

【００３９】第２のＴＦＴ１０２のソース電極１０８
は、走査線１０３に沿った部分１１３を有しており、こ
の部分１１３で走査線１０３と第２のＴＦＴ１０２のソ
ース電極１０８との間に寄生容量を持たせている。

【００４０】第１のＴＦＴ１０１が不良であった場合、
切断箇所１１１に絞りを通してレーザビーム１１２を照
射してソース電極１０８を切断し、第１のＴＦＴ１０１
を画素電極１０５から電気的に切り離す。

【００４１】なお、切断箇所１１１から電極膜が飛散す
るため、切断箇所１１１はできるだけ少ない照射回数で
切断できるように断線の発生率が高くならない程度に細
くすることが好ましい。本例では切断箇所１１１の幅を
5 μｍ程度にした結果、良好な切断が可能となった。

【００４２】次に、接続部１０９にレーザビーム１１０
を照射して電気的に接続することで第２のＴＦＴ１０２
を画素電極１０５に接続する。この結果、スイッチング
動作を行うＴＦＴは、第１のＴＦＴ１０１から第２のＴ
ＦＴ１０２へ切り換えられる。第１のＴＦＴ１０１と第
２のＴＦＴ１０２の両方が不良となる確率は極めて低い
ため、この方法によりＴＦＴに関する不良画素はほぼ１
００％修復できる。

【００４３】ここで、図１の例と同様に画素電位のシフ
トを等価回路で検討してみる。図６に示す画素構造での
画素電位シフトに関する等価回路は、図７(a) ,(b)に示
すようになる。

【００４４】図中、Ｇ点とＳ点の間の容量が走査線・画
素電極間容量となる。正常画素では、図７(a) に示すよ
うに、第１のＴＦＴ１０１のＣ_gs８０１と、第２のＴＦ
Ｔ１０２のＣ_gs８０２と接続部１０９の寄生容量８０３
と、走査線１０３に併設した部分１１３の寄生容量１１
０１とが合成された形で全体の走査線・画素電極間容量
が表される。

【００４５】一方、第１のＴＦＴ１０１の切断箇所１１
１を切断分離し、第２のＴＦＴ１０２の接続部１０９を
接続すると、画素電位シフトに関する等価回路は、図３
(b)に示すようになる。この場合には、第２のＴＦＴ１
０２のＣ_gs８０２と配線間寄生容量１１０１との合成容
量が全体の走査線・画素電極間容量となる。

【００４６】正常画素において、第１および第２のＴＦ
Ｔ１０１，１０２が導通状態にあるときは、図７(a) の
点Ｆと点Ｓとの電位は、信号線１０６の電位に等しい。
そのため、接続部１０９の寄生容量８０３は実質的には
無いことと同等になり、第２のＴＦＴ１０２のＣ_gs８０
２、配線間寄生容量１１０１は考慮しなくてよいことに
なる。

【００４７】正常画素において、第１および第２のＴＦ
Ｔ１０１、１０２が非導通状態にあるときは、図７(a)
の点Ｆと点Ｓとの電位は等しくないため、全体の走査線
・画素電極間容量は、第１のＴＦＴのＣ_gs８０１と、第
２のＴＦＴ１０２のＣ_gs８０２と接続部１０９の寄生容
量８０３と、配線間寄生容量１１０１との合成容量とな
る。

【００４８】リペア後、配線間寄生容量１１０１は、図
７(b) に示すように、第２のＴＦＴ１０２のＣ_gs８０２
と並列に接続される。このため、リペア後の全体の走査
線・画素電極間容量は、配線間寄生容量を持たない場合
に比べて大きくなる。したがって、配線間寄生容量１１
０１の大きさを適当に選ぶことで正常画素とリペア後の
画素のＣ_gsの差を小さくすることができる。

【００４９】Ｃ_gsの挙動について、図８を用いてさらに
説明する。特性曲線１２０３は図１の構造を持つ正常画
素のＣ_gs特性を、特性曲線１２０４はリペア後の画素の
Ｃ_gs特性を示す。前述したように、２つのＴＦＴが導通
状態のときのＣ_gsは、正常画素とリペア後で差は生じな
いが、２つのＴＦＴが非導通状態にあるときは、接続部
１０９の影響で正常画素のＣ_gsがリペア後に比べて大き
くなる。本例における正常画素のＣ_gs特性は、１２０１
のようになる。

【００５０】本例の場合、正常画素において、２つのＴ
ＦＴが非導通状態のときは、配線間寄生容量が第２のＴ
ＦＴ１０２と並列に接続されるため、特性曲線１２０３
に比べてわずかにＣ_gsが大きくなる。リペア後の画素の
Ｃ_gs特性は、１２０２で示すようになる。これは特性曲
線１２０４に配線間寄生容量１１０１を加えた形になっ
ている。

【００５１】したがって、正常画素のＣ_gs特性１２０１
とリペア後のＣ_gs特性１２０２との差が小さくなるよう
に配線間寄生容量１１０１を選べば、表示特性の差を小
さく抑えることができる。

【００５２】以下に具体例を示す。ＴＦＴの導通状態の
Ｃ_gs（以下、Ｃ_gsonと記す）を0.03ｐＦ、非導通状態の
Ｃ_gs（以下Ｃ_gsoff と記す）を0.02ｐＦとする。また、
接続部１０９の寄生容量を0.006 ｐＦとする。

【００５３】図１の構成では、正常画素はＣ_gson＝0.03
ｐＦ，Ｃｇ_gsoff ＝0.0247ｐＦとなり、リペア後はＣ
_gson＝0.03ｐＦ，Ｃ_gsoff ＝0.02ｐＦとなる。Ｃ_gsoff
に約0.005 ｐＦの差があり、画素電位シフトが生じる。
輝度差にして最大約 6％の差が生じることになる。

【００５４】次に、本例の構成では、配線間寄生容量を
0.002 ｐＦとすると、正常画素はＣ_gson＝0.03ｐＦ，Ｃ
_gsoff ＝0.0248ｐＦとなり、リペア後はＣ_gson＝0.032
ｐＦ，Ｃ_gsoff ＝0.022 ｐＦとなる。この結果、最大約
3％程度の輝度差に抑えることができる。画素電位シフ
トを小さくして輝度差を抑えているので、混液に印加さ
れる直流電圧成分も小さくすることができ、その結果、
表示の信頼性も高めることができる。

【００５５】なお、配線間寄生容量は、配線間のスペー
スを4 〜5 μｍ程度にすることで0.003 ｐＦ程度の寄生
容量が得られる。また、配線間寄生容量は接続部の寄生
容量の２分の１程度が適当である。また、上記各実施例
では１画素あたりＴＦＴを２個設けているが、この個数
に限定されるものではない。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
１画素あたり複数の薄膜トランジスタを配置した冗長構
造を採用し、しかもソース側電極経路の構成によって正
常画素とリペア後の画素との走査線・画素電極間容量の
差を低減しているので、構成の複雑化を招くことなく、
正常画素とリペア後の画素の表示特性の差異を小さくす
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る液晶表示装置における
１画素分の平面構成図

【図２】１画素について１個の薄膜トランジスタを組込
んだ場合の等価回路図

【図３】(a) は同実施例に係る液晶表示装置における正
常な１画素分の等価回路図で、(b) はリペア後の１画素
分の等価回路図

【図４】同実施例における走査線・画素電極間容量のゲ
ート・ソース間電圧依存性を示す図

【図５】寄生容量を変えた場合における走査線・画素電
極間容量のゲート・ソース間電圧依存性を示す図

【図６】本発明の別の実施例に係る液晶表示装置におけ
る１画素分の平面構成図

【図７】(a) は同実施例に係る液晶表示装置における正
常な１画素分の等価回路図で、(b) はリペア後の１画素
分の等価回路図

【図８】同実施例における走査線・画素電極間容量のゲ
ート・ソース間電圧依存性を図１の例と比較して示す図

【図９】１画素について１個の薄膜トランジスタを組込
んだ液晶表示装置の１画素分の平面構成図

【図１０】リペア手法の一例を説明するための図

【図１１】リペア手法の別の例を説明するための図

【符号の説明】

１０１…第１の薄膜トランジスタ１０２…第２
の薄膜トランジスタ１０３…走査線１０４…補助
容量線１０５…画素電極１０６…信号
線１０７…ドレイン電極１０８…ソー
ス電極１０９…接続部１１１…切断
部

Claims

【特許請求の範囲】

【請求項１】隣接する２本の走査線と隣接する２本の信
号線との交差領域内に、少なくとも薄膜トランジスタと
画素電極とを含む画素を設けてなる液晶表示装置におい
て、前記薄膜トランジスタは１画素あたり複数個設けら
れ、これら複数の薄膜トランジスタのうちの少なくとも
１個は前記画素電極から電気的に切離し可能な切断部を
備え、他の薄膜トランジスタはソース電極経路に前記画
素電極に対して電気的に接続可能な接続部を備えてお
り、前記接続部を備えた薄膜トランジスタは、前記切断
部を備えた薄膜トランジスタが前記画素電極に電気的に
接続されている状態下での走査線・画素電極間容量と前
記切断部を備えた薄膜トランジスタが前記画素電極から
電気的に切離される代りに前記接続部を備えた薄膜トラ
ンジスタが前記画素電極に電気的に接続された状態下で
の走査線・画素電極間容量との差を前記ソース電極経路
の配置で決まる寄生容量で低減させてなることを特徴と
する液晶表示装置。