JP4279265B2 - 薄膜トランジスタアレイ基板とその補修方法 - Google Patents
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Description
1.MIIストレージキャパシタを補修してMIMストレージキャパシタを形成することができる。この補修方法は実際的であり実施可能である。
2.本発明の補修方法により、パーティクル、欠陥、未開口コンタクトホールもしくは画素電極残渣をもつストレージキャパシタを補修することができる。欠陥が1つの画素は、欠陥がゼロの画素を形成するよう補修が可能である。このようにして歩留りが改善される。
20 欠陥
100 データ線
110 ゲート絶縁物
120 キャパシタ電極
130 不活性化層
132 コンタクト
140 画素電極
200 データ線
210 ゲート絶縁物
220 不活性化層
230 画素電極
300 薄膜トランジスタアレイ基板
310 基板
312 画素エリア
320 走査線
330 データ線
340 薄膜トランジスタ
350 画素電極
352 第1開口部
354 第1スリット
356 第2スリット
360 共通線
362 第2開口部
364 第4開口部
366 第5開口部
370 キャパシタ電極
372 第3開口部
380 接続導電層
382 接続エリア
384 補修エリア
400 誘電体層
500 不活性化層
510 第1コンタクトホール
520 第2コンタクトホール
600 画素電極残渣
700 画素電極残渣/ パーティクル
Cst ストレージキャパシタ
Claims (13)
- 薄膜トランジスタアレイ基板であって、この薄膜トランジスタアレイ基板が:
基板と;
基板上に配設された複数の走査線と;
基板上に配設された複数のデータ線であって、この走査線とデータ線とが基板上に複数の画素エリアを規定するところのデータ線と;
複数の薄膜トランジスタであって、各薄膜トランジスタが画素エリアの1つに配設される薄膜トランジスタと;
複数の画素電極であって、各画素電極が画素エリアの1つに配設されるとともにそれに対応する薄膜トランジスタの1つに結合され、各画素電極が第1の開口部をもつ画素電極と;
基板上に配設された複数の共通線であって、各画素電極の部分エリアが共通線の1つを覆うよう位置し、各共通線が第1開口部内に第2開口部をもつ共通線と;
第1開口部内に位置する第3開口部をもつ複数のキャパシタ電極であって、各キャパシタ電極が画素電極の1つと共通線の1つの間に配設され、第3開口部と第2開口部とが部分的に重なるとともに共通線の1つの部分エリアが第3開口部により露出されるキャパシタ電極と;
複数の接続導電層であって、各接続導電層が第1開口部内に配設され、各接続導電層が前記第2開口部と第3開口部との重なりエリアを少なくとも横切るように形成され、各接続導電層がキャパシタ電極の1つと共通線の1つとを接続する接続導電層と;
前記キャパシタ電極と共通線との間に配設された誘電体層と;
前記画素電極とキャパシタ電極との間に配設された不活性化層とを備える薄膜トランジスタアレイ基板。 - 各共通線がさらに第4開口部と第5開口部とを備え、第2開口部が第4開口部と第5開口部との間に形成される請求項1に記載の薄膜トランジスタアレイ基板。
- 前記誘電体層が第4開口部と第5開口部とを覆う請求項2に記載の薄膜トランジスタアレイ基板。
- 前記不活性化層が複数の第1コンタクトホールと複数の第2コンタクトホールとを備え、各接続導電層が第1コンタクトホールの1つを通して共通線の1つと結合されるとともに第2コンタクトホールの1つを通してキャパシタ電極の1つに結合される請求項2に記載の薄膜トランジスタアレイ基板。
- 各接続導電層が第1接続エリア、第2接続エリアおよび補修エリアを備え、第1接続エリアがキャパシタ電極の1つに結合されるとともに第2接続エリアが共通線の1つに結合され、補修エリアが第2開口部と第3開口部との重なりエリアに対応する請求項1に記載の薄膜トランジスタアレイ基板。
- 各画素電極が第1スリットと第2スリットとを備え、第1スリットの延長方向が第2スリットの延長方向と実質的に異なり、第1スリットと第2スリットとが第1開口部に接続される請求項2に記載の薄膜トランジスタアレイ基板。
- 接続導電層と画素電極とが同一材料である請求項1に記載の薄膜トランジスタアレイ基板。
- 請求項1に記載の薄膜トランジスタアレイ基板を補修するための方法であって、欠陥が画素電極の1つと共通線の1つとの間にあり、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
欠陥ストレージキャパシタのキャパシタ電極をそれに対応する共通線から隔離するよう欠陥ストレージキャパシタの接続導電層の部分エリアを除去するステップと;
画素電極を欠陥ストレージキャパシタの共通線から隔離するよう欠陥ストレージキャパシタの画素電極の部分エリアを除去するステップと;
共通線内に形成された開口部を通して画素電極と欠陥ストレージキャパシタのキャパシタ電極とを溶着させるステップとを含む方法。 - 請求項1に記載の薄膜トランジスタアレイ基板を補修するための方法であって、パーティクルもしくは欠陥が画素電極の1つとキャパシタ電極の1つとの間にあり、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
欠陥ストレージキャパシタのキャパシタ電極をそれに対応する共通線から隔離するよう欠陥ストレージキャパシタの接続導電層の部分エリアを除去するステップと;
共通線内に形成された開口部を通して画素電極と欠陥ストレージキャパシタのキャパシタ電極とを溶着させるステップとを含む方法。 - 請求項1に記載の薄膜トランジスタアレイ基板を補修するための方法であって、画素電極残渣が2つの画素電極間にあり、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
欠陥ストレージキャパシタのキャパシタ電極をそれに対応する共通線から隔離するよう欠陥ストレージキャパシタの接続導電層の部分エリアを除去するステップと;
2つの画素電極をそれぞれ隔離するよう欠陥ストレージキャパシタの画素電極の部分エリアと画素電極残渣の部分エリアとを除去するステップと;
共通線内に形成された開口部を通して画素電極と欠陥ストレージキャパシタのキャパシタ電極とを溶着させるステップとを含む方法。 - 請求項1に記載の薄膜トランジスタアレイ基板を補修するための方法であって、画素電極残渣が画素電極の1つにあるとともにこの画素電極残渣が接続導電層の1つの部分に接触し、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
欠陥ストレージキャパシタのキャパシタ電極をそれに対応する共通線から隔離するよう欠陥ストレージキャパシタの接続導電層の部分エリアを除去するステップと;
画素電極を接続導電層から隔離するよう欠陥ストレージキャパシタの画素電極の部分エリアと画素電極残渣の部分エリアとを除去するステップと;
共通線内に形成された開口部を通して画素電極と欠陥ストレージキャパシタのキャパシタ電極とを溶着させるステップとを含む方法。 - 請求項4に記載の薄膜トランジスタアレイ基板を補修するための方法であって、不活性化層内の第1コンタクトホールが形成されず、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
第1コンタクトホールに対応する接続導電層と共通線の部分エリアとを溶着させるステップを含む方法。 - 請求項4に記載の薄膜トランジスタアレイ基板を補修するための方法であって、不活性化層内の第2コンタクトホールが形成されず、画素電極の1つとそれに対応するキャパシタ電極の1つとで形成されるストレージキャパシタが欠陥であるとされる方法であって、この方法が:
第2コンタクトホールに対応する接続導電層とキャパシタ電極の部分エリアとを溶着させるステップを含む方法。
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